TWI429056B

TWI429056B - 半導體濾波器結構和製造方法

Info

Publication number: TWI429056B
Application number: TW096117606A
Authority: TW
Inventors: 夏斯特利蘇德哈瑪; 赫利萊恩; 溫言廷; 林漢艾蜜利Ｍ; 湯瑪斯馬克Ａ; 福克斯厄爾Ｄ
Original assignee: 半導體組件工業公司
Priority date: 2006-06-16
Filing date: 2007-05-17
Publication date: 2014-03-01
Also published as: CN101090261A; US20070290298A1; HK1115240A1; TW200818463A; CN101090261B; KR101402632B1; US7466212B2; KR20070120059A

Description

半導體濾波器結構和製造方法

本發明一般涉及電子裝置，尤其是涉及半導體裝置結構及其製造方法。

電子濾波器現今是用於抑制雜訊、拒絕有害信號或以某種方式處理輸入信號的特性。典型的以半導體為基礎的濾波器設計包括電感器、電阻器及/或電容器網路。這樣的網路通常與分立的瞬態電壓抑制(TVS)裝置如穩壓二極體(Zener diode)置於一起，除提供信號處理外還提供靜電放電(ESD)防護。TVS裝置的電容分配通常用於進一步形成濾波器的特性。

橢圓或Cauer濾波器是利用電感器和電容器的一類濾波器設計。在某些應用如電磁干涉(EMI)或通用串列匯流排(USB)濾波器應用中，需要橢圓濾波器，因為其有在通帶和阻帶中相等的波紋(ripple)、銳截止(sharp cut-off)特性、對指定阻帶的低的群延遲特性、和與其他標準濾波器設計如Chebyshev濾波器相比優良的阻帶衰減。

以半導體為基礎的濾波器設計者面臨的一個挑戰是，在盡可能小的空間裏提供有效的設計以滿足一些應用要求的尺寸需要。這個挑戰常常很艱難，特別是當濾波器設計包括電感器和電容器結構以及TVS裝置。

因此，為了迎接以上所述及其它挑戰，需要一種結構和製造方法以改善無源元件及TVS裝置的集成。

為了說明的簡潔和清楚，附圖中的元件不一定按比例繪製，不同圖中相同的元件符號表示相同的元件。此外，為了描述的簡要而省略了習知的步驟和元件的說明與詳述。如這裏所使用的載流電極表示裝置的一個元件，其承載通過該裝置的電流，如MOS電晶體的源極或汲極、或雙極電晶體的集電極或發射極、或二極體的陰極或陽極；控制電極表示裝置的一個元件，其控制通過該裝置如MOS電晶體的閘極或雙極電晶體的基極的電流。雖然這些裝置在這裏被解釋為某個N通道或P通道裝置，但本領域中具有通常知識者應該認識到，依照本發明，互補裝置也是可以的。為了製圖清楚，裝置結構的摻雜區域通常有直線邊緣和精確角度的角。然而，本領域中具有通常知識者應理解，由於摻雜物的擴散和活化作用，通常摻雜區域的邊緣不是直線且角也不是精確的角度。

圖1示意性地描述了表示橢圓濾波器結構215的電路的習知技術實施例，橢圓濾波器結構215具有輸入201和輸出203。濾波器215包括與線性電容器207並聯耦合以形成第一諧振電路的電感器211。電感器212與線性電容器208並聯耦合以形成第二諧振電路。第一分立TVS裝置237連接在電感器211的第一端子226和公共返回(return)端子209之間。第二分立TVS裝置238連接在端子209和一公共連接之間，該公共連接是電感器211的第二端子227與電感器212的第一端子229之間的連接。第三分立TVS裝置239連接在電感器12的第二端子228和端子209之間。

圖2示意性地描述了根據本發明實施例的表示橢圓濾波器結構15的電路的實施例，其具有輸入101和輸出103。結構15包括一個與浮動電容器17並聯耦合以形成第一諧振電路的電感器11。電感器11包括輸入端子26和輸出端子27。結構15進一步包括與浮動電容器18和19並聯的電感器12。電感器12包括輸入端子29和輸出端子28，該端子29是與輸出端子27的公共連接。第一TVS裝置337連接在輸入端子26和公共返回端子109之間。第二TVS裝置338連接在輸入端子29和公共返回端子109之間，且第三TVS裝置339連接在輸出端子28和公共返回端子109之間。

根據本發明，浮動電容器17包括例如第一MOS電容器，並與TVS裝置337合併或集成入一單一裝置或裝置46中。浮動電容器18包括例如第二MOS電容器，並與TVS裝置338合併或集成入一單一裝置或裝置43中。浮動電容器19包括例如第三MOS電容器，並與TVS裝置339合併或集成入一個單裝置或裝置44中。根據濾波器或結構15的輸出要求或規格來調節這些裝置的電容。

下列描述參考圖3、圖4和圖5。圖3示出根據本發明的半導體裝置10的實施例的一部分的放大平面圖，該半導體10裝置包括圖2中的結構15。一般用一個箭頭來識別結構15。裝置43、44和46被示出與電感器11和12連接。在本實施例中，電感器11和12包括疊層或多層結構。正如本領域中具有通常知識者應必須理解的，集成半導體電感器如電感器11或電感器12或其組合可以用來形成幾種類型的濾波器，包括Bessel、帶通、Chebyschev及/或橢圓濾波器。應進一步理解，電感器11和12可以包括單層電感器。圖4示出圖3所示電感器結構11和12的一部分的放大分解圖。圖5用一般方式示出圖3所示的帶有基準線5-5的第一疊層電感器11的一部分的放大剖視圖。圖5的剖視圖示出貫穿圖3所示電感器11的管腳30、31、32、33和34。

電感器11的構成包括第一電感器元件14和第二電感器元件13。第一電感器元件14覆蓋在基板37表面的第一部分上而形成，而第二電感器元件13覆蓋在元件14上而形成。元件14以一種圖案形成，其在元件14相鄰部分之間提供電磁耦合，以使元件14的電感大於直線式導體的電感。元件13覆蓋於元件14以類似的圖案形成，因此元件13的圖案在元件13的相鄰部分之間提供電磁耦合，以使元件13的電感大於直線式導體的電感。進一步地，元件13和14彼此磁耦合。

另外，元件14和13的圖案和近距離覆蓋在元件13和14之間提供了電磁耦合，從而元件13和14為電感器11形成的電感大於元件13的分立電感加上元件14的分立電感的和。典型地，元件14的相鄰部分相隔約一到六(1-6)微米，而元件13的相鄰部分相隔約一到十(1-10)微米。為了確保其間有足夠的耦合，通常，元件13離元件14約零點五到二(0.5-2)微米。為了在元件13和元件14之間提供電連接，元件13的一個末端或端子與元件14的一個末端或端子在節點16處電連接。元件14的第二端子用作電感器11的端子26，而元件13的第二端子用作電感器11的端子27。

電感器12的構成包括第一電感器元件22和第二電感器元件21。第一電感器元件22覆蓋在基板37表面的第二部分上而形成，而第二電感器元件21覆蓋在元件22上而形成。元件22以一種圖案形成，其在元件14的相鄰部分之間提供電磁耦合，以使元件22的電感大於直線式導體的電感。元件21覆蓋於元件22以類似的圖案而形成，因此元件21的圖案在元件21的相鄰部分之間提供電磁耦合，以使元件21的電感大於直線式導體的電感。另外，元件22和21的圖案和近距離覆蓋在元件22和21之間提供了電磁耦合，從而元件22和21為電感器12形成的電感大於元件21的分立電感加上元件22的分立電感的和。

為了在元件22和元件21之間提供電連接，元件21的一個末端或端子與元件22的一個末端或端子在節點23處電連接。元件22的第二端子用作電感器12的端子28，而元件21的第二端子用作電感器12的端子29。

在一實施例中，元件13和14以正方形螺旋的形狀形成。然而，每個元件13和14可以以其他形狀形成，只要其在元件13的相鄰部分之間提供相互的磁通量耦合，並在元件14的相鄰部分之間以及元件13和14之間提供相互的磁通量耦合。例如，元件13和14可以以圓形螺旋、或拉長螺旋、或任何提供磁通量耦合的習知的形狀形成。在本較佳實施例中，元件14在節點26開始，並以順時針方向在基板37的表面上方延伸，直到在端子16結束。元件13在節點16開始，並以順時針方向覆蓋元件14的部分延伸，直到在端子27結束，該覆蓋部分實質上與元件13的相應部分有相同的半徑。電感器12的構成與電感器11類似。元件22在節點23開始，並以順時針方向在基板37的表面上方延伸，直到在端子28結束。元件21在節點29，開始並以順時針方向覆蓋元件22的相似部分延伸，直到在端子23結束。圖4的分解圖有助於說明元件13和14以及元件21和22之間的覆蓋關係。

參照圖3和圖5，元件14典型地包括導體41和覆蓋電介質39。元件13典型地包括導體42和覆蓋電介質40。典型地，導體41和42由低阻抗導體材料如金屬組成，以便減少串聯電阻。用於導體41和42的材料通常有一個不大於約四到五(4-5)微歐姆-釐米的電阻係數。典型地，元件13和14覆蓋基板37的第一部分而形成。電介質38通常在基板37的表面上形成，以便從基板37電絕緣導體11。導體41以元件14的期望圖案在電介質38的表面上形成。例如，可對電介質38應用遮罩並圖案化來暴露電介質38的部分，在其中形成導體41。或者，一層導電材料經沉積而覆蓋於電介質層38上，隨後利用習用的光刻等技術將其圖案化以形成導體41。其後，覆蓋導體41而形成電介質39。電介質39不可以在導體41上節點16形成的部分形成。導體42在電介質39的表面形成，電介質39覆蓋於導體41的頂部表面。導體42也可在導體41上節點16形成的表面上形成。可選擇使用電介質40來覆蓋導體42使導體42與裝置10的其他元件電絕緣。

電感器12的形成方式與電感器11類似。元件22包括與導體41相似的導體和與電介質39相似的覆蓋電介質。元件21包括與導體42相似的導體和與電介質40相似的覆蓋電介質。節點23的形成方式與節點16類似。

圖6示出根據本發明第一實施例的適合用作結構15中裝置43、44及或46的集成線性(即，與電壓無關)浮動電容器或MOS電容器結構或電容器/TVS結構或裝置81的高度放大局部剖視圖。裝置81被稱為是集成的，因為其為既用作電容元件(即，MOS閘二極體(gated diode))又用作瞬態電壓元件的單一裝置。裝置81被稱為是浮動的，因為電容器的兩個接觸面(例如，下列描述的接觸層69和76)與地或公共返回端子109絕緣。這支援某些濾波器或電路設計如橢圓濾波器。

裝置81包括半導體基板或區域37，其為例如摻雜物濃度在大約1.0x10¹⁹ atoms/cm³ 量級的<100>P型導電基板。在一實施例中，基板37包括矽。或者，基板37包括其他半導體材料如IV-IV或III-V材料。另外，應該理解，術語"半導體基板"表示半導體材料的區域，其可能包括半導體晶片、在半導體晶片內形成的半導體材料區域、覆蓋在半導體晶片上形成的半導體材料層、或覆蓋在絕緣層或絕緣材料上形成的半導體材料層。

井、分裂井、摻雜或擴散區域72在區域37內形成並從主表面84延伸。在本實施例中，井區域72有n型傳導性且摻雜濃度在約為1.0x10²⁰ atoms/cm³ 的量級。作為例子，離子植入和光遮罩技術用來形成分裂井區域72。或者，硬遮罩處理用來形成分裂井區域72。覆蓋主表面84和井區域72而形成絕緣或鈍化層67，其包括矽二氧化矽、沉積的氧化物、氮化物、旋塗氧化矽(spin-on glass)、其組合或類似材料。然後在井區域72分裂部分上方的層67的一部分中形成孔口60，且鈍化或電容層68在孔口60內形成並覆蓋層67。電容層68包括例如氧化物，並具有根據裝置61的期望電容/電壓特性來選擇的厚度。作為例子，當層68包括矽氧化物時，其具有從約0.005微米到約0.05微米的厚度。應該理解，層68也可以包括其他材料如矽氮化物、鉭五氧化物、鋇鈦酸鍶、鈦二氧化物或其組合，該組合包括與矽氧化物或類似材料的組合。

覆蓋層68而形成第一接觸或傳導層69以提供MOS電容器的一塊板片(plate)而井區域72提供另一板片。作為例子，第一接觸層69包括摻雜的多晶半導體材料(例如，經摻雜的多晶矽)或另外的導電材料，並可以包括矽化物層或包括在分層結構中形成的幾種不同材料。在一實施例中，第一接觸層69包括以高劑量磷植入(例如，1.0x10¹⁵ atoms/cm² 到約1.0x10¹⁶ atoms/cm² )摻雜的約0.4微米到約0.8微米的多晶矽。接下來，第二鈍化層71覆蓋於主表面84而形成，並包括例如約0.5微米的沉積氧化物，如用四乙基正矽酸鹽(TEOS)形成的氧化物。

利用習用的光阻抗蝕劑(photoresist)和蝕刻技術形成孔口73和74，其中孔口73覆蓋井區域72的一部分而孔口74覆蓋井區域72的分裂部分。接著，覆蓋於主表面84在孔口73和74內形成一傳導層，其經圖案化為嵌槽(formed)接觸層76和77。作為例子，接觸層76和77包括鋁、鋁合金或另外的導電材料。在一實施例中，接觸層76和77包括約2.0微米的鋁/矽合金。

根據本發明，裝置81具有一分裂井區域72，其在層68下面不連續。即，電容層68與區域37和井區域72都毗連或接觸，以形成MOS閘二極體裝置。以另一方式說明，井區域72的部分是由區域37的部分所分離。同樣根據本發明，分裂井區域72形成電容器元件的板片以及形成TVS元件的電極或接面。在本發明中，術語"分裂井區域"表示摻雜井區域，其中，摻雜井區域的一部分是分立的或不連續的，使得基板37的一部分、摻雜區域272(圖7和圖9所示)的一部分、或半導體層237(圖8所示)的一部分是暴露在井區域內，其被井區域環繞、在一邊被井區域部分限制、在所有邊被井區域限制、或在主表面84被井區域包圍。這在下面圖11-15中分裂井72的平面圖中進一步示出。

另外，根據本發明，選擇基板37的濃度以使電容器的臨界電壓V_T 為正，且電容特性在一個期望工作電壓範圍內實質上是恒定的。例如，對於在3伏特及更高範圍內的閘極-井(gate-to-well)電壓，基板37中高摻雜濃度(舉例來說，表面濃度大於約1.0x10¹⁸ atoms/cm³ )將導致恒定的電容閘極-源極(C_GS )特性。進一步根據本發明，電子或載流子充足的井區域72疊覆MOS閘極69的邊緣181及或182，從而確保一條到通道的低阻抗通路，其在MOS閘極下形成。

在另一實施例中，形成井區域72，利用高劑量磷離子植入提供一個約3.0x10¹⁹ atoms/cm³ 的峰值濃度，接著以高劑量砷離子植入來提供一個約5.0x10¹⁹ atoms/cm³ 的峰值濃度。在一可選實施例中，離子植入的順序可以顛倒。一連串的植入提供了一個量級約為8.0x10¹⁹ atoms/cm³ 的淨峰值摻雜。根據本發明，該一連串的植入將井區域72的串聯和接觸電阻減小了90%，這增強了例如結構的射頻(RF)特性。

裝置81中，由接觸層69、層68和井區域72的一部分形成的MOS電容器為裝置43、44及或46提供了浮動電容元件(例如，圖2所示的電容器17、18及或19)，且在井區域72和基板37間形成的pn接面為裝置43、44及或46提供了TVS元件(例如，圖2所示二極體337、338及或339)。根據本發明，因為裝置81是集成的，所以其具有諸如與習知技術的非集成裝置相比而較低的阻抗。

裝置81中，在分裂井區域72和基板37之間構成的井/基板電容器形成一個較小的面積，其在某些應用中允許較小的佈局。然而，如果設計要求一個較大的井/基板二極體，裝置81只允許增加井的面積而不影響MOS電容器本身的大小。下面結合圖11和圖12來充分描述該特徵的一個例子。進一步地，裝置81中MOS電容器的面積(即，孔口60中接觸層69和層68的面積)和井區域72是獨立的，這在某些應用中提供了對電容/電壓特性的更準確的控制。

圖7示出根據本發明第二實施例的適合用作結構15中裝置43、44及或46的集成線性(即，與電壓無關)浮動電容器或MOS電容器結構或電容器/TVS結構或裝置91的高度放大局部剖視圖。裝置91與裝置81類似，除了區域37包括輕度摻雜的P型區域237，該區域237覆蓋於重度摻雜P型基板137而形成。

在某些應用中，例如在MOS FET裝置與本發明的集成MOS電容器聯合的情況下，當高度摻雜區域37被其本身使用時，如在裝置81中，存在一些設計挑戰。例如，P型基板37可導致正的且量級高的臨界電壓。此外，重摻雜可以影響MOS FET裝置的通道區域中載流子的活動性。而且，當井區域72直接在高摻雜區域37中形成時，如在裝置81中，在這些區域之間形成的pn接面的漏電流可能比期望值高，且每單位面積的電容也比期望值高。在裝置91中，提供了較低電容和較低漏電流的pn接面，以便在要求這些特性的應用中使用。

在裝置91中，井區域72和輕摻雜區域237間的接面的作用更像一個單邊接面，其中接面電容是由區域237的摻雜濃度和厚度所控制。對區域237的摻雜濃度和厚度的一個約束是，選擇這些變數以為TVS裝置支援期望的擊穿電壓和ESD特性。本發明的作者發現，根據本發明的裝置91將比電容(specific capacitance)降低了約5-10倍。這允許以去耦和獨立的方式為二極體和浮動MOS電容器電容進行更準確的調諧，從而增加了設計目標的自由度。

作為例子，基板137包括一個摻雜濃度大約為1.0x10¹⁹ atoms/cm³ 量級的<100>P型傳導基板。在一實施例中，基板137包括矽。或者，基板137包括其他半導體材料如IV-IV或III-V材料。層237包括諸如使用如外延生長技術而形成的P型層，且其摻雜濃度小於基板137的摻雜濃度。在一實施例中，層237的摻雜濃度為約1.0x10¹⁵ atoms/cm³ 到約1.0x10¹⁶ atoms/cm³ 量級，且其厚度為約一微米到十微米量級。層237的摻雜濃度和厚度根據期望擊穿電壓和ESD要求依照習知原理變化。

層237另外的一個特徵是提供輕度摻雜n型區域272，其在主表面84內電容層68的下面形成並與井區域72毗連。區域272是可選的並方便地提供或設置為控制V_T 到一期望負電壓，從而確保在零和十伏特之間實質恒定的MOS電容。在一實施例中，區域272包括峰值摻雜濃度在約1.0x10¹⁶ atoms/cm³ 量級的磷或砷摻雜區域。

圖8示出根據本發明第三實施例的適合用作結構15中裝置43、44及或46的集成線性(即，與電壓無關)浮動電容器或MOS電容器結構或電容器/TVS結構或裝置101的高度放大局部剖視圖。裝置101與裝置81和91類似，除了井區域72包括一個單邊分裂井，其僅疊覆MOS電容器的邊緣181，而邊緣182與半導體層237疊覆。在本實施例中，電子充分的井區域72僅疊覆MOS電容器的邊緣181，從而為MOS電容器中通道的形成而確保電荷的迅速供應。這依次啟動電容器結構的高頻運作。裝置101進一步示出可選的摻雜區域238，其為n型或p型，並與井區域72的至少一部分毗連而形成。在一實施例中，可選的摻雜區域238通過層237延伸到半導體基板137。可選的摻雜區域238具有比半導體層237更高的摻雜濃度，且經設置為控制、改變或減小井區域72和半導體層237之間的接面的擊穿電壓或箝位電壓。

圖9示出根據本發明第四實施例的適合用作結構15中裝置43、44及或46的集成線性(即，與電壓無關)浮動電容器或MOS電容器結構或電容器/TVS結構或裝置201的高度放大局部剖視圖。裝置201與裝置101類似，並進一步包括n型區域272，其在MOS電容器的下面在主表面84形成並與井區域72毗連。在本實施例中，區域272延伸直到疊覆MOS電容器的邊緣182。裝置201進一步包括與井區域72的至少一部分毗連而形成的可選摻雜區域239。在本實施例中，可選摻雜區域239包括一個摻雜濃度比半導體層237更高的p型區域。可選摻雜區域239經設置為控制、改變或減小井區域72和半導體層237之間的接面的擊穿電壓或箝位電壓。

圖10示出根據本發明的帶有基準線10-10的圖3所示裝置10的高度放大局部剖視圖。在本局部剖視圖中，圖3所示結構15的技術實現中的裝置46、44和43顯示為圖7所示的集成裝置91，集成裝置91包括可選摻雜區域272。在可選實施例中，裝置46、44及或43包括圖6所示的裝置81、圖8所示的裝置101及或圖9所示的裝置201。

圖11示出根據本發明的裝置81和91的實施例的平面圖。在本實施例中，分裂井區域72輕度陰影以顯示基板37的一部分(或摻雜區域272或半導體層237)通過孔口70暴露在層67中。井區域72包括用於定義裝置81和91的浮動MOS電容器元件的像環的部分720和像矩形的部分721，從而為電極76(圖6和圖7所示)提供了一個方便的結構以通過層67、68和71(圖6和圖7所示)中的孔口73而與井區域72接觸。所示的層67(如圖6和圖7所示)中孔口60的例子用以進一步定義裝置81和91的浮動MOS電容器元件。應該理解，井區域72的部分720和721可以由包括正方形、多邊形、圓形、三角形、其組合或類似形狀的其他形狀構成。此外，部分721可以具有圓角。

圖12示出根據本發明的裝置81和91的另一實施例的平面圖。除了孔口731比圖11的孔口73大及分裂井區域72的部分722比圖11的部分721大外，本實施例與圖11所示實施例類似。在裝置91的實施例中，區域272或半導體層237暴露在孔口60而不是基板37中。圖12說明了本發明的一個優點，因為可以增加井基板二極體或TVS裝置的面積(例如，部分722的面積比部分721的面積大)而不影響MOS電容器(部分720)的面積。即，本發明中浮動MOS電容器的面積獨立於井基板二極體的面積。

圖13示出根據本發明的裝置81和91的再一實施例的平面圖。在本實施例中，分裂井區域72的陰影部分包括矩形部分726和半圓環部分727。在裝置91的實施例中，區域272 或半導體層237暴露在孔口60而不是基板37中。半圓環部分727的直徑827等於矩形部分726的高度826。

圖14示出根據本發明的裝置81和91的又一實施例的平面圖。在本實施例中，分裂井區域72的陰影部分包括矩形部分726和半圓環部分728。在裝置91的實施例中，區域272或半導體層237暴露在孔口60而不是基板37中。半圓環部分728的直徑828小於矩形部分726的高度826。即，對於矩形部分726，半圓環部分728不重合地插入或嵌入其中。

圖15示出根據本發明的裝置81和91的附加的一實施例的平面圖。在本實施例中，分裂井區域72的陰影部分包括半圓環部分729和半圓部分731。在裝置91的實施例中，區域272或半導體層237暴露在孔口60而不是基板37中。半圓環部分729的直徑829小於半圓部分730的直徑830。即，相對於半圓部分730，半圓環部分729不重合地插入或嵌入其中。

鑒於上述內容，很明顯提供了一種集成浮動電容器/TVS裝置的結構和製造方法。該結構節省空間，在構成諧振結構如橢圓濾波器時方便與其他裝置的元件集成，並提供了相當於或優於習知技術濾波器設計的工作特性。

雖然本發明是參考其具體實施例來描述和說明的，但並不意味著本發明侷限於這些說明性的實施例。本領域中具有通常知識者應該認可，不偏離本發明的實質可進行一些修改和變化。因此，這意味著本發明包含在所附申請專利範圍的範圍內所有這樣的變化和修改。

5‧‧‧帶有基準線

10‧‧‧帶有基準線

11‧‧‧第一諧振電路的電感器

12‧‧‧電感器

13‧‧‧第二電感器元件

14‧‧‧第一電感器元件

15‧‧‧橢圓濾波器結構

16‧‧‧節點

17‧‧‧浮動電容器

18‧‧‧浮動電容器

19‧‧‧浮動電容器

21‧‧‧第二電感器元件

22‧‧‧第一電感器元件

23‧‧‧節點

26‧‧‧輸入端子

27‧‧‧輸出端子

28‧‧‧輸出端子

29‧‧‧輸入端子

30‧‧‧管腳

31‧‧‧管腳

32‧‧‧管腳

33‧‧‧管腳

34‧‧‧管腳

37‧‧‧基板

38‧‧‧電介質

39‧‧‧覆蓋電介質

40‧‧‧覆蓋電介質

41‧‧‧導體

42‧‧‧導體

43‧‧‧一單一裝置或裝置

44‧‧‧一個單裝置或裝置

46‧‧‧單一裝置或裝置

60‧‧‧孔口

67‧‧‧絕緣或鈍化層

68‧‧‧鈍化或電容層

69‧‧‧接觸層

71‧‧‧第二鈍化層

72‧‧‧摻雜或擴散區域

73‧‧‧孔口

74‧‧‧孔口

76‧‧‧嵌槽(formed)接觸層

77‧‧‧嵌槽(formed)接觸層

81‧‧‧電容器/TVS結構或裝置

84‧‧‧主表面

91‧‧‧電容器/TVS結構或裝置

101‧‧‧輸入

103‧‧‧輸出

109‧‧‧公共返回端子

137‧‧‧重度摻雜P型基板

181‧‧‧MOS閘極69的邊緣

182‧‧‧MOS閘極69的邊緣

201‧‧‧輸入

203‧‧‧輸出

207‧‧‧線性電容器

208‧‧‧線性電容器

209‧‧‧公共返回(return)端子

211‧‧‧第一諧振電路的電感器

212‧‧‧電感器

215‧‧‧橢圓濾波器結構

226‧‧‧第一端子

227‧‧‧電感器211的第二端子

228‧‧‧電感器12的第二端子

229‧‧‧電感器212的第一端子

237‧‧‧第一分立TVS裝置

238‧‧‧第二分立TVS裝置

239‧‧‧第三分立TVS裝置

272‧‧‧摻雜區域

337‧‧‧第一TVS裝置

338‧‧‧第二TVS裝置

339‧‧‧第三TVS裝置

720‧‧‧浮動MOS電容器元件的像環的部分

721‧‧‧浮動MOS電容器元件的像矩形的部分

722‧‧‧分裂井區域72的部分

726‧‧‧分裂井區域72的陰影部分之矩形部分

727‧‧‧分裂井區域72的陰影部分之半圓環部分

728‧‧‧分裂井區域72的陰影部分之半圓環部分

729‧‧‧分裂井區域72的陰影部分之半圓環部分

730‧‧‧半圓部分

731‧‧‧孔口

826‧‧‧矩形部分726的高度

827‧‧‧半圓環部分727的直徑

828‧‧‧半圓環部分728的直徑

829‧‧‧半圓環部分729的直徑

830‧‧‧半圓部分730的直徑

圖1示出已有技術的橢圓濾波器電路的示意圖；圖2示出根據本發明一實施例的濾波器電路的示意圖；圖3示出根據本發明的一個結構的一部分的放大平面圖，該結構包括圖2所示濾波器電路的技術實現；圖4示出圖3所示裝置的一部分的放大分解圖；圖5示出帶有基準線5-5的圖3所示裝置的一部分的放大剖視圖；圖6示出根據本發明的裝置的一實施例的放大局部剖視圖；圖7示出根據本發明另一實施例的裝置實施例的放大局部剖視圖；圖8示出根據本發明再一實施例的裝置實施例的放大局部剖視圖；圖9示出根據本發明又一實施例的裝置實施例的放大局部剖視圖；圖10示出帶有基準線10-10的圖3所示裝置的一部分的放大局部剖視圖；圖11示出根據本發明一實施例的圖6和圖7所示裝置的放大平面圖；圖12示出根據本發明另一實施例的圖6和圖7所示裝置的放大平面圖；圖13示出根據本發明附加實施例的圖6和圖7所示裝置的放大平面圖；圖14示出根據本發明再一實施例的圖6和圖7所示裝置的放大平面圖；以及圖15示出根據本發明又一實施例的圖6和圖7所示裝置的放大平面圖；