HK1115240B - 半導體濾波器結構和製造方法 - Google Patents

Description

半导体滤波器结构和制造方法

技术领域

本发明一般涉及电子器件，尤其是涉及半导体器件结构及其制造方法。

背景技术

电子滤波器现在用于抑制噪声、拒绝有害信号或以某种方式处理输入信号的特性。典型的以半导体为基础的滤波器设计包括电感器、电阻器和/或电容器网络。这样的网络通常与分立的瞬态电压抑制(TVS)器件如稳压二极管(Zener diode)置于一起，除提供信号处理外还提供静电放电(ESD)防护。TVS器件的电容分配通常用于进一步形成滤波器的特性。

椭圆或Cauer滤波器是利用电感器和电容器的一类滤波器设计。在某些应用如电磁干涉(EMI)或通用串行总线(USB)滤波器应用中，需要椭圆滤波器，因为其有在通带和阻带中相等的波纹(ripple)、锐截止(sharp cut-off)特性、对指定阻带的低的群延迟特性、和与其它标准滤波器设计如Chebyshev滤波器相比优良的阻带衰减。

以半导体为基础的滤波器设计者面临的一个挑战是，在尽可能小的空间里提供有效的设计以满足一些应用要求的尺寸需要。这个挑战常常很艰难，特别是当滤波器设计包括电感器和电容器结构以及TVS器件。

因此，为了迎接以上所述及其它挑战，需要一种结构和制造方法以改善无源元件及TVS器件的集成。

附图说明

图1示出已有技术的椭圆滤波器电路的示意图；图2示出根据本发明一实施例的滤波器电路的示意图；图3示出根据本发明的一个结构的一部分的放大平面图，该结构包括图1所示滤波器电路的技术实现；图4示出图3所示器件的一部分的放大分解图；图5示出带有基准线5-5的图3所示器件的一部分的放大剖视图；图6示出根据本发明的器件的一实施例的放大局部剖视图；图7示出根据本发明另一实施例的器件实施例的放大局部剖视图；图8示出根据本发明再一实施例的器件实施例的放大局部剖视图；图9示出根据本发明又一实施例的器件实施例的放大局部剖视图；图10示出带有基准线10-10的图3所示器件的一部分的放大局部剖视图；图11示出根据本发明一实施例的图6和图7所示器件的放大平面图；图12示出根据本发明另一实施例的图6和图7所示器件的放大平面图；图13示出根据本发明附加实施例的图6和图7所示器件的放大平面图；图14示出根据本发明再一实施例的图6和图7所示器件的放大平面图；和图15示出根据本发明又一实施例的图6和图7所示器件的放大平面图；

为了说明的简洁和清楚，附图中的组成部分不一定按比例绘制，不同图中相同的附图标记表示相同的组成部分。此外，为了描述的简要而省略了公知的步骤和组成部分的说明与详述。如这里所使用的载流电极表示器件的一个组成部分，其承载通过该器件的电流，如MOS晶体管的源极或漏极、或双极晶体管的集电极或发射极、或二极管的阴极或阳极；控制电极表示器件的一个单元，其控制通过该器件如MOS晶体管的栅极或双极晶体管的基极的电流。虽然这些器件在这里被解释为某个N通道或P通道器件，但本领域里一般技术人员应该认识到，依照本发明，互补器件也是可以的。为了制图清楚，器件结构的掺杂区域通常有直线边缘和精确角度的角。然而，本领域的技术人员应理解，由于掺杂物的扩散和活化作用，通常掺杂区域的边缘不是直线且角也不是精确的角度。

具体实施方式

图1示意性地描述了表示椭圆滤波器结构215的电路的已有技术实施例，其有输入201和输出203。滤波器215包括与线性电容器207并联以形成第一谐振电路的电感器211。电感器212与线性电容器208并联以形成第二谐振电路。第一分立TVS器件237连接在电感器211的第一端子226和公共返回(return)端子209之间。第二分立TVS器件238连接在端子209和一公共连接之间，所述公共连接是电感器211的第二端子227与电感器212的第一端子229之间的连接。第三分立TVS器件239连接在电感器12的第二端子228和端子209之间。

图2示意性地描述了根据本发明实施例的表示椭圆滤波器结构15的电路的实施例，其有输入101和输出103。结构15包括一个与浮动电容器17并联以形成第一谐振电路的电感器11。电感器11包括输入端子26和输出端子27。结构15进一步包括与浮动电容器18和19并联的电感器12。电感器12包括输入端子29和输出端子28，所述端子29是与输出端子27的公共连接。第一TVS器件337连接在输入端子26和公共返回端子109之间。第二TVS器件338连接在输入端子29和公共返回端子109之间，且第三TVS器件339连接在输出端子28和公共返回端子109之间。

根据本发明，浮动电容器17包括例如第一MOS电容器，并与TVS器件337合并或集成入一个单器件或器件46中。浮动电容器18包括例如第二MOS电容器，并与TVS器件338合并或集成入一个单器件或器件43中。浮动电容器19包括例如第三MOS电容器，并与TVS器件339合并或集成入一个单器件或器件44中。根据滤波器或结构15的输出要求或规格来调节这些器件的电容。

下列描述涉及图3、图4和图5。图3示出根据本发明的半导体器件10的实施例的一部分的放大平面图，所述半导体器件包括图2中的结构15。一般用一个箭头来识别结构15。器件43、44和46被示出与电感器11和12连接。在本实施例中，电感器11和12包括叠层或多层结构。正如本领域技术人员应必须理解的，集成半导体电感器如电感器11或电感器12或其组合可以用来形成几种类型的滤波器包括Bessel、带通、Chebyschev和/或椭圆滤波器。应进一步理解，电感器11和12可以包括单层电感器。图4示出图3所示电感器结构11和12的一部分的放大分解图。图5用一般方式示出图3所示的带有基准线5-5的第一多层电感器11的一部分的放大剖视图。图5的剖视图示出贯穿图3所示电感器11的管脚30、31、32、33和34。

电感器11的构成包括第一电感器元件14和第二电感器元件13。第一电感器元件14覆盖在基底37表面的第一部分上形成，而第二电感器元件13覆盖在元件14上形成。元件14以一种图案形成，其在元件14相邻部分之间提供电磁耦合，以使元件14的感应系数大于直线式导体的感应系数。元件13覆盖于元件14以类似的图案形成，因此元件13的图案在元件13的相邻部分之间提供电磁耦合，以使元件13的感应系数大于直线式导体的感应系数。进一步地，元件13和14彼此磁耦合。

另外，元件14和13的图案和近距离覆盖在元件13和14之间提供了电磁耦合，从而元件13和14为电感器11形成的感应系数大于元件13的分立感应系数加上元件14的分立感应系数的和。典型地，元件14的相邻部分相隔约一到六(1-6)微米而元件13的相邻部分相隔约一到十(1-10)微米。为了确保其间有足够的耦合，通常，元件13离元件14约零点五到二(0.5-2)微米。为了在元件13和元件14之间提供电连接，元件13的一个末端或端子与元件14的一个末端或端子在节点16处电连接。元件14的第二端子用作电感器11的端子26，而元件13的第二端子用作电感器11的端子27。

电感器12的构成包括第一电感器元件22和第二电感器元件21。第一电感器元件22覆盖在基底37表面的第二部分上形成，而第二电感器元件21覆盖在元件22上形成。元件22以一种图案形成，其在元件14的相邻部分之间提供电磁耦合，以使元件22的感应系数大于直线式导体的感应系数。元件21覆盖于元件22以类似的图案形成，因此元件21的图案在元件21的相邻部分之间提供电磁耦合，以使元件21的感应系数大于直线式导体的感应系数。另外，元件22和21的图案和近距离覆盖在元件22和21之间提供了电磁耦合，从而元件22和21为电感器12形成的感应系数大于元件21的分立感应系数加上元件22的分立感应系数的和。为了在元件22和元件21之间提供电连接，元件21的一个末端或端子与元件22的一个末端或端子在节点23处电连接。元件22的第二端子用作电感器12的端子28，而元件21的第二端子用作电感器12的端子29。

在一实施例中，元件13和14以正方形螺旋的形状形成。然而，每个元件13和14可以以其它形状形成，只要其在元件13的相邻部分之间提供相互的磁通量耦合，并在元件14的相邻部分之间以及元件13和14之间提供相互的磁通量耦合。例如，元件13和14可以以圆形螺旋、或拉长螺旋、或任何提供磁通量耦合的公知的形状形成。在本优选实施例中，元件14在节点26开始，并以顺时针方向在基底37的表面上方延伸，直到在端子16结束。元件13在节点16开始，并以顺时针方向覆盖元件14的部分延伸，直到在端子27结束，所述覆盖部分实质上与元件13的相应部分有相同的半径。电感器12的构成与电感器11类似。元件22在节点23开始，并以顺时针方向在基底37的表面上方延伸，直到在端子28结束。元件21在节点29，开始并以顺时针方向覆盖元件22的相似部分延伸，直到在端子23结束。图4的分解图有助于说明元件13和14以及元件21和22之间的覆盖关系。

参照图3和图5，元件14典型地包括导体41和覆盖电介质39。元件13典型地包括导体42和覆盖电介质40。典型地，导体41和42由低阻抗导体材料如金属组成以便减少串联电阻。用于导体41和42的材料通常有一个不大于约四到五(4-5)微欧姆/厘米的电阻系数。典型地，元件13和14覆盖基底37的第一部分而形成。电介质38通常在基底37的表面上形成，以便从基底37电绝缘导体11。导体41以元件14的期望图案在电介质38的表面上形成。例如，可对电介质38应用掩模并图案化来暴露电介质38的部分，在其中形成导体41。作为选择，利用常规的光刻和蚀刻技术形成导体41，覆盖于电介质层38之上沉积一层导电材料并随后将之图案化，。其后，覆盖导体41而形成电介质39。电介质39不可以在导体41上节点16形成的部分形成。导体42在电介质39的表面形成，电介质39覆盖于导体41的顶部表面顶部。导体42也可在导体41上节点16形成的表面上形成。可选择使用电介质40来覆盖导体42使导体42与器件10的其它元件电绝缘。

电感器12的形成方式与电感器11类似。元件22包括与导体41相似的导体和与电介质39相似的覆盖电介质。元件21包括与导体42相似的导体和与电介质40相似的覆盖电介质。节点23的形成方式与节点16类似。

图6示出根据本发明第一实施例的适合用作结构15中器件43、44和/或46的集成线性(即，与电压无关)浮动电容器或MOS电容器结构或电容器/TVS结构或器件91的高度放大局部剖视图。器件81被称为是集成的，因为其为既用作电容元件(即，MOS门电路二级管(gated diode))又用作瞬态电压元件的单器件。器件81被称为是浮动的，因为电容器的两个接触面(例如，下列描述的接触层69和76)与地或公共返回端子109绝缘。这支持某些滤波器或电路设计如椭圆滤波器。

器件81包括半导体基底或区域37，其为例如掺杂物浓度在大约1.0×10¹⁹atoms/cm³量级的<100>P型导电基底。在一实施例中，基底37包括硅。作为选择，基底37包括其它半导体材料如IV-IV或III-V材料。另外，应该理解，术语“半导体基底”表示半导体材料的区域，其可能包括半导体晶片、在半导体晶片内形成的半导体材料区域、覆盖在半导体晶片上形成的半导体材料层、或覆盖在绝缘层或绝缘材料上形成的半导体材料层。

阱、分裂阱、掺杂或扩散区域72在区域37内形成并从主表面84延伸。在本实施例中，阱区域72有n型传导性且掺杂浓度在约为1.0×10²⁰atoms/cm³的量级。作为例子，离子注入和光掩模技术用来形成分裂阱区域72。作为选择，硬掩模处理用来形成分裂阱区域72。覆盖主表面84和阱区域72而形成绝缘或钝化层67，其包括硅二氧化物、沉积氧化物、氮化物、旋制氧化硅(spin-on glass)、其组合或类似材料。然后在阱区域72分裂部分上方的层67的一部分中形成孔口60，且钝化或电容层68在孔口60内形成并覆盖层67。电容层68包括例如一氧化物，并具有根据器件61的期望电容/电压特性来选择的厚度。作为例子，当层68包括硅氧化物时，其具有从约0.005微米到约0.05微米的厚度。应该理解，层68也可以包括其它材料如硅氮化物、钽五氧化物、钡钛酸锶、钛二氧化物或其组合，所述组合包括与硅氧化物或类似材料的组合。

覆盖层68而形成第一接触或传导层69以提供MOS电容器的一块板片(plate)而阱区域72提供另一板片。作为例子，第一接触层69包括掺杂的多晶半导体材料(例如，掺杂多晶硅)或另外的导电材料，并可以包括硅化物层或包括几种不同的在分层结构中形成的材料。在一实施例中，第一接触层69包括以高剂量磷注入(例如，1.0×10¹⁵atoms/cm²到约1.0×10¹⁶atoms/cm²)掺杂的约0.4微米到约0.8微米的多晶硅。接下来，第二钝化层71覆盖于主表面84而形成，并包括例如约0.5微米的沉积氧化物，如用四乙基正硅酸盐(TEOS)形成的氧化物。

用常规的光致抗蚀剂(photoresist)和蚀刻技术形成孔口73和74，其中孔口73覆盖阱区域72的一部分而孔口74覆盖阱区域72的分裂部分。接着，覆盖于主表面84在孔口73和74内形成一传导层，其被设计为嵌槽(formed)接触层76和77。作为例子，接触层76和77包括铝、铝合金或另外的导电材料。在一实施例中，接触层76和77包括2.0微米的铝/硅合金。

与本发明一致，器件81有一分裂阱区域72，其在层68下面不连续。即，电容层68与区域37和阱区域72都毗连或接触，以形成MOS门电路二极管器件。以另一方式表达，阱区域72的部分被区域37的部分分离。同样与本发明一致，分裂阱区域72既形成电容器元件的板片又形成TVS元件的电极或结。在本发明中，术语“分裂阱区域”表示掺杂阱区域，其中，掺杂阱区域的一部分是分立的或不连续的，所以基底37的一部分、掺杂区域272(图7和图9所示)的一部分、或半导体层237(图8所示)的一部分暴露在阱区域内，其被阱区域环绕、在一边被阱区域部分限制、在所有边被阱区域限制、或在主表面84被阱区域包围。这在下面图11-15中分裂阱72的平面图中进一步示出。

另外，与本发明一致，选择基底37的浓度以使电容器的阈值电压VT为正，且电容特性在一个期望工作电压范围内是基本恒定的。例如，对于在3伏及更高范围内的栅极-阱(gate-to-well)电压，基底37中高掺杂浓度(举例来说，表面浓度大于约1.0×10¹⁸atoms/cm³)将导致恒定的电容栅极-源极(C_GS)特性。进一步与本发明一致，电子或载流子充足的阱区域72叠覆MOS栅极69的边缘181和/或182，从而确保一条到通道的低阻抗通路，其在MOS栅极下形成。

在另一实施例中，形成阱区域72，利用高剂量磷离子注入提供一个约3.0×10¹⁹atoms/cm³的峰值浓度，接着以高剂量砷离子注入来提供一个约5.0×10¹⁹atoms/cm³的峰值浓度。在一可选实施例中，离子注入的顺序可以颠倒。注入链提供了一个量级约为8.0×10¹⁹atoms/cm³的净峰值掺杂。与本发明一致，该注入链将阱区域72的串联和接触电阻减小了90％，这增强了例如结构的射频(RF)特性。

器件81中，由接触层69、层68和阱区域72的一部分形成的MOS电容器为器件43、44和/或46提供了浮动电容元件(例如，图2所示电容器18、18和/或19)，且在阱区域72和基底37间形成的pn结为器件43、44和/或46提供了TVS元件(例如，图2所示二极管337、338和/或339)。与本发明一致，因为器件81是集成的，所以其具有诸如与已有技术的非集成器件相比而较低的阻抗。

器件81中，在分裂阱区域72和基底37之间构成的阱/基底电容器形成一个较小的面积，其在某些应用中允许较小的布局。然而，如果设计要求一个较大的阱/基底二极管，器件81只允许增加阱的面积而不影响MOS电容器本身的大小。下面结合图11和图12来充分描述该特征的一个例子。进一步地，器件81中MOS电容器的面积(即，孔口60中接触层69和层68的面积)和阱区域72是独立的，这在某些应用中提供了对电容/电压特性的更准确的控制。

图7示出根据本发明第二实施例的适合用作结构15中器件43、44和/或46的集成线性(即，与电压无关)浮动电容器或MOS电容器结构或电容器/TVS结构或器件91的高度放大局部剖视图。器件91与器件81类似，除了区域37包括轻度掺杂的P型区域237，所述区域237覆盖于重度掺杂P型基底137而形成。

在某些应用中，例如在MOS FET器件与本发明的集成MOS电容器联合的情况下，当高度掺杂区域37被其本身使用时，如在器件81中，存在一些设计挑战。例如，P型基底37可导致正的且量级高的阈值电压。此外，重掺杂可以影响MOS FET器件的通道区域中载流子的活动性。而且，当阱区域72直接在高掺杂区域37中形成时，如在器件81中，在这些区域之间形成的pn结的漏电流可能比期望值高，且每单位面积的电容也比期望值高。在器件91中，提供了较低电容和较低漏电流的pn结，以便在要求这些特性的应用中使用。

在器件91中，阱区域72和轻掺杂区域237间的结的作用更象一个单边结，其结电容由区域237的掺杂浓度和厚度控制。对区域237的掺杂浓度和厚度的一个约束是，选择这些变量以为TVS器件支持期望击穿电压和ESD特性。本发明的作者发现，根据本发明的器件91将单位电容(specific capacitance)降低了约5-10倍。这允许以去耦和独立的方式为二极管和浮动MOS电容器电容进行更准确的调谐，从而增加了设计目标的自由度。

作为例子，基底137包括一个掺杂浓度大约为1.0×10¹⁹atoms/cm³量级的<100>P型传导基底。在一实施例中，基底137包括硅。作为选择，基底137包括其它半导体材料如IV-IV或III-V材料。层237包括诸如使用如外延生长技术而形成的P型层，且其掺杂浓度小于基底137的掺杂浓度。在一实施例中，层237的掺杂浓度为约1.0×10¹⁵atoms/cm³到约1.0×10¹⁶atoms/cm³量级，且其厚度为约一微米到十微米量级。层237的掺杂浓度和厚度根据期望击穿电压和ESD要求依照公知原理变化。

层237另外的一个特征是提供轻度掺杂n型区域272，其在主表面84内电容层68的下面形成并与阱区域72毗连。区域272是可选的并方便地提供或设置为控制V_T到一期望负电压，从而确保基本恒定的MOS电容在零和十伏之间。在一实施例中，区域272包括峰值浓度在约1.0×10¹⁶atoms/cm³量级的磷或砷掺杂区域。

图8示出根据本发明第三实施例的适合用作结构15中器件43、44和/或46的集成线性(即，与电压无关)浮动电容器或MOS电容器结构或电容器/TVS结构或器件101的高度放大局部剖视图。器件101与器件81和91类似，除了阱区域72包括一个单边分裂阱，其仅叠覆MOS电容器的边缘181而边缘182与半导体层237叠覆。在本实施例中，电子充分的阱区域72仅叠覆MOS电容器的边缘181，从而为MOS电容器中通道的形成而确保电荷的迅速供应。这依次启动电容器结构的高频运行。器件101进一步示出可选的掺杂区域238，其为n型或p型，并与阱区域72的至少一部分毗连而形成。在一实施例中，可选掺杂区域238通过层237延伸到半导体基底137。可选掺杂区域238具有比半导体层237更高的掺杂浓度，且设置为控制、改变或减小阱区域72和半导体层237之间的结的击穿电压或箝制电压。

图9示出根据本发明第四实施例的适合用作结构15中器件43、44和/或46的集成线性(即，与电压无关)浮动电容器或MOS电容器结构或电容器/TVS结构或器件201的高度放大局部剖视图。器件201与器件101类似，并进一步包括n型区域272，其在MOS电容器的下面在主表面84形成并与阱区域72毗连。在本实施例中，区域272延伸直到叠覆MOS电容器的边缘182。器件201进一步包括与阱区域72的至少一部分毗连而形成的可选掺杂区域239。在本实施例中，可选掺杂区域239包括一个掺杂浓度比半导体层237更高的p型区域。可选掺杂区域239设置为控制、改变或减小阱区域72和半导体层237之间的结的击穿电压或箝制电压。

图10示出根据本发明的带有基准线10-10的图3所示器件10的高度放大局部剖视图。在本局部剖视图中，图3所示结构15的技术实现中的器件46、44和43显示为图7所示的包括可选掺杂区域272的集成器件91。在可选实施例中，器件46、44和/或43包括图6所示器件81、图8所示器件101和/或图9所示器件201。

图11示出根据本发明的器件81和91的实施例的平面图。在本实施例中，分裂阱区域72轻度阴影以显示基底37的一部分(或掺杂区域272或半导体层237)通过孔口70暴露在层67中。阱区域72包括一个用于规定器件81和91的浮动MOS电容器元件的象环一样的部分720和象矩形一样的部分721，从而为电极76(图6和图7所示)提供了一个方便的结构以通过层67、68和71(图6和图7所示)中的孔口73接触阱区域72。示出层67(图6和图7所示)中孔口60的例子以进一步规定器件81和91的浮动MOS电容器元件。应该理解，阱区域72的部分720和721可以由其它形状包括正方形、多边形、圆形、三角形、其组合或类似形状构成。此外，部分721可以有圆角。

图12示出根据本发明的器件81和91的另一实施例的平面图。本实施例与图11所示实施例类似，除了孔口731比图11的孔口73大，及分裂阱区域72的部分722比图11的部分721大。在器件91的实施例中，区域272或半导体层237暴露在孔口60而不是基底37中。图12说明了本发明的一个优点，因为可以增加阱基底二极管或TVS器件的面积(例如，部分722的面积比部分721的面积大)而不影响MOS电容器(部分720)的面积。即，本发明中浮动MOS电容器的面积独立于阱基底二极管的面积。

图13示出根据本发明的器件81和91的再一实施例的平面图。在本实施例中，分裂阱区域72的阴影部分包括矩形部分726和半圆环部分727。在器件91的实施例中，区域272或半导体层237暴露在孔口60而不是基底37中。半圆环部分727的直径827等于矩形部分726的高度826。

图14示出根据本发明的器件81和91的又一实施例的平面图。在本实施例中，分裂阱区域72的阴影部分包括矩形部分726和半圆环部分728。在器件91的实施例中，区域272或半导体层237暴露在孔口60而不是基底37中。半圆环部分728的直径828小于矩形部分726的高度826。即，对于矩形部分726，半圆环部分728不重合地插入或嵌入其中。

图15示出根据本发明的器件81和91的附加的一实施例的平面图。在本实施例中，分裂阱区域72的阴影部分包括半圆环部分729和半圆部分730。在器件91的实施例中，区域272或半导体层237暴露在孔口60而不是基底37中。半圆环部分729的直径829小于半圆部分730的直径830。即，相对于半圆部分731，半圆环部分729不重合地插入或嵌入其中。

鉴于上述内容，很明显提供了一种集成浮动电容器/TVS器件的结构和制造方法。该结构节省空间，在构成谐振结构如椭圆滤波器时方便与其它器件的组成部分集成，并提供了相当于或优于已有技术滤波器设计的工作特性。

虽然本发明是参考其具体实施例来描述和说明的，但并不意味着本发明局限于这些说明性的实施例。本领域技术人员应该认可，不偏离本发明的实质可进行一些修改和变化。因此，这意味着本发明包含在所附权利要求范围内的所有这样的变化和修改。

Claims (10)

1.一种滤波器，包括：

半导体基底，所述半导体基底为第一传导类型且具有第一掺杂浓度；

覆盖于所述半导体基底而形成的半导体层，所述半导体层为第一传导类型且具有小于所述第一掺杂浓度的第二掺杂浓度，所述半导体层具有第一主表面；

第一浮动电容器器件，所述第一浮动电容器器件毗连所述第一主表面而形成；和

第一瞬态电压抑制器件，所述第一瞬态电压抑制器件毗连所述第一主表面而形成，其中，所述第一浮动电容器器件和所述第一瞬态电压抑制器件共享第二传导类型的第一掺杂区域，所述第一掺杂区域在所述半导体层中形成，且其中，所述第一掺杂区域在所述第一主表面终止以使所述第一浮动电容器器件覆盖所述半导体层的一部分及所述第一掺杂区域的一部分。

2.如权利要求1所述的滤波器，其中，所述第一掺杂区域包括一个分裂阱区域，所述分裂阱区域在所述第一主表面分离以使所述半导体层的一部分被所述分裂阱区域环绕。

3.如权利要求1所述的滤波器，进一步包括一个第一电感器，所述第一电感器至少覆盖所述半导体基底的一部分。

4.一种半导体滤波器，包括：

半导体基底，所述半导体基底为第一传导类型且具有第一掺杂浓度；

半导体层，所述半导体层为所述第一传导类型，覆盖于所述半导体基底而形成，其中，所述半导体层具有小于所述第一掺杂浓度的第二掺杂浓度；和

第一掺杂区域，所述第一掺杂区域为与所述第一传导类型相反的第二传导类型，在所述半导体层中形成，其中，所述第一掺杂区域设置为与所述半导体层一起形成TVS器件，且其中所述第一掺杂区域进一步设置为形成浮动MOS电容器的一个板片。

5.如权利要求4所述的半导体滤波器，其中，所述第一掺杂区域包括一个分裂阱区域，其中所述浮动MOS电容器与所述半导体层的一部分毗连并进一步与所述第一掺杂区域的一部分毗连。

6.如权利要求5所述的半导体滤波器，进一步包括一个第二掺杂区域，所述第二掺杂区域为所述第二传导类型，在所述半导体层中毗连所述第一掺杂区域而形成，其中，所述第二掺杂区域设置为控制所述浮动MOS电容器的阈值电压。

7.如权利要求4所述的半导体滤波器，进一步包括一个第一多层电感器，所述第一多层电感器至少覆盖所述半导体基底的一部分，所述第一多层电感器有第一端子和第二端子，所述第一多层电感器还有第一导体和第二导体及第一电介质，所述第一导体覆盖所述半导体基底的所述一部分，所述第二导体至少覆盖所述第一导体的一部分，所述第一电介质放置在所述第一导体和所述第二导体之间，其中，所述第一端子和第二端子中的一个与所述浮动MOS电容器耦合。

8.一种形成半导体滤波器的方法，包括以下步骤：

提供第一传导类型的半导体基底和所述第一传导类型的半导体层，所述半导体层覆盖所述半导体基底而形成并具有第一主表面；和

在所述半导体层中形成第二传导类型的第一掺杂区域，其中，所述第一掺杂区域包括一个分裂阱区域，及其中所述第一掺杂区域设置为与所述半导体层一起形成TVS器件，且其中所述第一掺杂区域进一步设置为形成浮动MOS电容器的一个板片。

9.如权利要求8所述的方法，进一步包括以下步骤：在所述半导体层中毗连所述第一掺杂区域而形成所述第二传导类型的第二掺杂区域，其中，所述第二掺杂区域设置为控制所述浮动MOS电容器的阈值电压。

10.如权利要求8所述的方法，进一步包括以下步骤：至少覆盖所述半导体基底的一部分而形成第一多层电感器，所述第一多层电感器有第一端子和第二端子，所述第一多层电感器还有第一导体和第二导体及第一电介质，所述第一导体覆盖所述半导体基底的所述一部分，所述第二导体至少覆盖所述第一导体的一部分，所述第一电介质放置在所述第一导体和所述第二导体之间。