TWI422171B - 減少電磁輻射之系統 - Google Patents

Description

減少電磁輻射之系統

本發明一般有關於一種時脈產生器，且更特別有關於一種低輻射信號產生器及分佈系統，用於減少所給定信號之輻射。此藉由修正原始信號、且從此所修正信號恢復為原始信號而達成。

時脈產生器已經使用了許多年。此等時脈產生器典型地是由來自使用展頻技術之半導體廠商之晶片所構成。使用此技術以減少電磁干擾(EMI)。

此等傳統式時脈產生器之主要問題為時脈信號之高頻率會造成增加之電磁干擾。當使用此展頻技術以減少電磁干擾時，會將顫動(jitter)導入時脈信號，而會影響電路操作。使用此展頻技術之傳統式時脈產生器之另一個問題為其輻射減少僅可以達到大約－10dB。使用此展頻技術之此等傳統式時脈產生器之還有另一個問題為當與並未使用展頻技術之此等時脈產生器相比較時，其電路複雜性增加。

雖然此等裝置可以適用於其所處理之特殊目的，但其並不適用於減少任何給定信號之輻射。此輻射之減少可以藉由操縱此信號且恢復原始信號而達成。

美國專利US 6292507 B1揭示一種展頻時脈產生器電路，其自動補償在被動元件值、系統增益、以及在鎖相回路中充電泵電流中之變化。此時脈產生器為單晶片產生器。經修正之時脈具有顫動，且其電磁干擾之減少受到限制。

美國專利US 6647052揭示一種展頻主(master)時脈、以及複數個相位偏移展頻從(slave)時脈之產生。使用相位延遲以產生不同之相位偏移。此等相位延遲為預先確定或動態地計算。此種時脈產生器提供有限的電磁干擾減少。

美國專利US 6975148揭示一種展頻時脈產生器。此設計使用電流控制振盪器。此時脈產生器具有有限的電磁干擾減少。此時脈產生器會將顫動導入於所修正之時脈信號中。

美國專利US 7095260 B2揭示一種展頻時脈產生器，其使用單一晶片以產生展頻時脈。

上述此等專利各使用單一晶片以產生具有顫動之展頻時脈。

在此等方面，此根據本發明之低輻射信號操控電路與傳統觀念以及習知技術設計實質上不同，且在如此實施中提供一種裝置，其主要發展用於藉由使用一個發射器與多個接收器以減少一給定信號之輻射之目的。此發射器修正該信號以降低電磁輻射，以及此等接收器所恢復之原始信號。

由於在習知技術中目前所存在已知型式之時脈產生器中所固有上述之此等缺點，本發明提供一種新式低輻射信號操控電路結構，其中此電路可以被使用以減少任何給定信號之輻射。這可以藉由修正原始信號且從此經修正信號恢復為原始信號而達成。

本發明在以下將更詳細說明之一般目的為提供一種新式之低輻射信號操控電路，其具有上述時脈產生器之許多優點，且具有許多新穎特性而造成一種新式低輻射信號操控電路，其由任何習知技術時脈產生器不論以單獨或任何組合方式所無法預期、使得明顯、建議、或甚至暗示。

為達成此目的，本發明通常包括：一發射器，其修正一給定信號；一分割器，其存在於此發射器中，且將進入信號分割；一脈衝成形電路，其產生兩個脈衝，一個在進入信號之前緣且一個在進入信號之後緣；一接收器，其由此經修正信號恢復為原始信號；一暫存器，其根據進入脈衝而產生一信號；以及一鎖相回路電路，其在輸出產生一信號。此發射器具有一分割電路，其將此進入信號分割。此發射器亦具有脈衝成形電路，以產生此等脈衝。分割器具有正反器，其以預定數量分割此進入信號之頻率。脈衝成形電路具有積分器與邏輯閘。接收器具有暫存器電路與鎖相回路。暫存器具有一正反器。鎖相回路具有一相位比較器、充電泵、電壓控制振盪器與一分割器。

經由如此大致廣泛描述本發明之更重要特性，以便更佳地瞭解其詳細說明，且以便更佳地瞭解其對於此技術之貢獻。以下將說明本發明額外之特性。

在此方面，在詳細說明本發明之至少一個實施例之前，應瞭解本發明之應用並不受限於：在以下描述或圖式中說明所揭示之結構之細節與組件之配置。本發明可以作成其他實施例，且以各種方式實施與執行。而且，應瞭解在此所使用之片語與術語，是用於說明之目的，而不應被認為是限制。

本發明之主要目的為提供一種低輻射信號操控電路，其可以克服習知技術裝置之缺點。

本發明之另一個目的為提供一種用於減少一給定信號之輻射之低輻射信號操控電路。這可以藉由修正此信號、且從此經修正信號恢復為原始信號而達成。

本發明之另一個目的為提供一種低輻射信號操控電路，其可以將輻射降低達－30dB。

本發明之另一個目的為提供一種低輻射信號操控電路，其可以降低輻射而不會導入任何顫動。目前技術並無法達成輻射減少而不將顫動導入於信號中。

本發明之另一個目的為提供一種低輻射信號操控電路，其可以非常簡單地設計與製造，但可以提供具有非常低顫動之輻射大幅減少。

本發明之其他目的與優點將對於讀者成為明顯，且其用意為此等目的與優點是在本發明之範圍中。

為達成以上與相關之目的，本發明可以此等所附圖式中所說明之形式實現。然而，必須注意的事實為此等圖式僅用於說明，且可以在所說明此特定結構中作該等改變。

本發明之各種其他目的、特性、以及附帶優點將由於參考所附此等圖式而獲得更佳瞭解。其中，在數個圖式中相同之元件符號代表相同或類似之零件。

現在描述地參考此等圖式，其中在數個圖式中，類似的元件符號代表類似元件，此等所附圖式說明一種低輻射信號操控電路，其包括：一發射器，其修正一給定信號；一分割器，其設置於此發射器中，且將進入信號分割；一脈衝成形電路，其在進入信號之前緣產生一脈衝且在其後緣產生一脈衝；一接收器，其從此經修正信號恢復為原始信號；一暫存器，其根據進入脈衝而產生一信號；以及一鎖相回路電路，其在輸出產生一信號。發射器具有一分割電路，其將進入信號分割。發射器亦具有一脈衝成形電路，以產生此等脈衝。分割器具有正反器，其以預定數量分割此進入信號之頻率。脈衝成形電路具有積分器與邏輯閘。接收器具有暫存器電路與鎖相回路。暫存器具有一正反器。鎖相回路具有一相位比較器、充電泵、電壓控制振盪器與一分割器。

發射器具有一分割器電路，其將進入信號分割。發射器亦具有一脈衝成形電路，以產生兩個脈衝。發射器2在其輸入處接收信號4，且以預定數目分割此信號。此分割是由分割單元5實施，且降低信號頻率。在此分割之後，將所產生之信號6施加於脈衝成形單元27。此脈衝成形單元27具有：兩個積分器7與21，以及邏輯閘9、22、23。此電路產生脈衝10。一脈衝產生於經分割信號之前緣。另一脈衝產生於經分割信號之後緣。發射器2可以其本身為一各別電路。其亦可以併入於較大之晶片例如時脈產生器、時脈分配器、或微處理器中。其亦可以併入於橋式電路中且支援一微處理器系統之晶片。分割器5可以為固定式或可程式。當其為可程式時，可以由外部電路將分割數目輸入至此電路。積分器電路7與21可以使用簡單的電阻器－電容器網路、或使用運算放大器來建立、或亦可以使用數位信號處理技術來建立。積分器電路7與21可以任何其他電路取代，而在所分割信號之前緣與後緣產生此等脈衝。如果需要的話，此脈衝產生電路亦可以被程式化，以調整所產生信號之脈衝寬度。發射器電路2可以包括但並不受限於5V、3.3V、2.5V以及1.8V之此等不同電壓位準來工作。可以將發射器輸出10致能或失能以產生此等脈衝。如果將發射器2致能，則輸出信號10為在經分割進入信號之前緣與後緣之窄脈衝。如果將發射器2失能，則此輸出10與進入信號4相同。發射器2亦可以軟體或韌體執行。如果進入信號4被數位化，則可以使用數位處理技術以軟體分割此信號。此相同之軟體或韌體亦可以產生對應於經分割信號之前緣與後緣之此等脈衝25、26以及10。此外，軟體或韌體可以操控進入信號4而在輸出處產生信號，其頻譜接近於輸出信號10之頻譜。發射器電路2當以硬體執行時可以為晶片本身、較大晶片之一部份、或者可以建立為使用離散類比與數位組件之離散電路。

此分割器5具有正反器，而以預定數量分割此進入信號之頻率。分割器5接收進入信號4為其輸入，且以預定數目分割此信號之頻率。此數目可以為固定或可以由使用者與設計者規劃。可以將分割器5建立為發射器晶片2之一部份、或為離散硬體電路之一部份。分割器5亦可以軟體或韌體程式執行以作為數位信號處理區塊。此分割器可以為固定式或可程式。當以硬體執行時，其可以為類比或數位電路。

脈衝成形電路具有兩個積分器與邏輯閘。脈衝成形電路27接收經分割信號以作為其輸入6，以及產生對應於經分割進入信號前緣與後緣之信號10。藉由產生信號10，原始信號之脈衝寬度可以減少，此在頻率域中之信號的振幅因此減小。事實上，這會將能量擴散至其他頻率。此電路包括兩個積分器7與21，其由兩個電阻器與兩個電容器所構成。當將此進入信號6提供給第一積分器時，電容器經由輸入電阻器對進入信號充電。電容器之充電時間由此電阻器與電容器之值所決定。此充電時間再決定所產生信號之脈衝寬度。積分器7與21之輸出係連接至互斥或(OR)閘。此互斥或(XOR)閘接收兩個輸入6、8、24。其一為原始經分割信號6，且其另一為此積分器25之輸出。此XOR閘27之輸出29為一脈衝，其期間是由積分器之時間常數所決定。脈衝成形電路27可以硬體、軟體、或韌體來建立。當以軟體或韌體執行時，可以使用數位信號處理技術以獲得此等脈衝。當以硬體執行時，積分器7與21可以使用類比或數位組件來建立。輸出信號之脈衝期間可以為固定或可程式化。產生器電路可以使用數位或類比組件。此種設計使用XOR閘，然而可以使用任何其他閘或類比電路用於執行。此產生器功能亦可以軟體或韌體實施。

接收器具有一暫存器電路與鎖相電路。接收器3接收進入信號10且從其產生信號18。信號18與信號4為相同信號而施加於發射器電路2。此目的為將此原始信號4轉換成脈衝10，以致於可以減少其在頻域中之大小。接收器電路3接收由發射器2所產生之脈衝10，且由輸入脈衝10恢復為原始信號18。接收器電路3由暫存器11與鎖相回路電路28所構成。暫存器11由進入脈衝10產生經分割信號12。將此信號12提供給鎖相回路(PLL)電路28，以產生信號18。鎖相回路28可以為固定式或可程式。接收器3可以建立於晶片本身、或例如微處理器、微處理器支援晶片、橋晶片、或任何其他特殊應用積體電路(ASIC)之較大晶片之一部份。以此方式各ASIC可以將進入脈衝解碼，以及從此等脈衝產生原始信號。接收器電路3可以硬體、軟體、或韌體實施。如果以軟體或韌體實施，則可以使用數位信號處理技術。當在硬體中執行時，其可以為類比、數位或混合電路。接收器電路3可以設計於一晶片中、或可以為一離散電路。此接收器電路可以為可程式或固定式。

此暫存器具有一正反器。此暫存器11接收輸入脈衝10且從此等脈衝產生一信號12。暫存器11之主要功能為延伸此等進入脈衝10。在此設計中使用一正反器。將進入信號10施加於正反器之時脈信號。因此，正反器之輸出隨各脈衝改變。暫存器11可以使用例如正反器與邏輯閘之數位電路組件而建立。其亦可以使用類比電路組件。暫存器11之功能可以藉由軟體或韌體實施。當以軟體或韌體實施時，則可以使用數位信號處理技術。暫存器11亦可以例如微處器或特殊應用積體電路之較大電路來執行。

鎖相回路具有一相位比較器、充電泵、電壓控制振盪器、以及一分割器。鎖相回路28接收暫存器11之輸出12且產生信號18，其頻率為進入信號12倍數頻率。此鎖相回路由相位比較器13、充電泵15、電壓控制振盪器17、以及分割器20所構成。相位比較器13偵測進入信號12與回饋信號19間之相位差異。此相位比較器具有兩個輸出脈衝，其一稱為UP且其另一稱為DOWN。如果進入信號12之相位是大於此回饋信號19之相位，則此UP輸出為高，否則此DOWN輸出為高。將此等輸出施加於產生充電電流16之充電泵15。使用此等充電電流16在輸出處對濾波器電容器充電。電容器輸出16連接至電壓控制振盪器(VCO)17。VCO 17接收輸入電壓16，且輸出18之頻率是由此輸入電壓決定。將VCO 17之輸出18提供給分割器20。此分割器電路20接收來自VCO 17之輸入18，且以預定數目分割此信號18之頻率。將此分割器之輸出19施加至相位比較器13，以作為回饋信號19。因此，PLL電路28將進入信號12之頻率乘以一預定數目。鎖相回路28可以建立於接收器晶片3中，或可以建立於特殊應用積體晶片中。其可以建立為類比、數位或其組合。此鎖相回路可以在軟體或韌體中實施。此分割因數可以為固定式或可程式。

發射器單元2之輸入4為一被處理之信號。發射器單元2之內，將進入信號4施加於分割器5，其以預定值分割進入信號4之頻率。將分割器5之輸出6施加於脈衝成形電路27。脈衝成形電路27產生此等窄脈衝10，其一在進入信號之前緣，且另一在進入信號之後緣。脈衝成形電路27之輸出10連接至發射器2之輸出墊。信號10在媒體中傳送且抵達接收器電路3。接收器3接收此信號10作為進入信號，且將其施加至暫存器電路11。暫存器電路11之輸出12連接至鎖相回路之輸入12。鎖相回路之輸出18與至發射器電路2之進入信號4相同。此發射器可以為單獨式電路。其亦可以併入較大ASIC之內部。接收器亦可以為單獨式電路。其亦可以併入較大之特殊應用積體電路中。如果此等電路併入於特殊應用積體電路中，則將原始信號施加於設置有發射器電路之特殊應用積體電路。將此其中設置有發射器之特殊應用積體電路之輸出施加於其中設置有接收器之特殊應用電路。此其中設置有接收器電路之特殊應用電路之輸出為原始信號。鎖相回路電路可以隨著不同電路而改變，以產生相同或類似之結果，此結果為輸出信號，其頻率為進入信號頻率之倍數。可以使用不同方法例如數位、類比或其組合以設計暫存器電路。

本發明修正任何給定信號之頻譜，以致於可以縮小頻譜之大小，且將能量擴散至此等不同頻率。此電路是由發射器2與接收器3所構成。圖1顯示此等元件。板1在其他電路中具有發射器單元2與接收器單元3。板1在其上具有許多其他電路，且所有此等電路使用同步操作所用之共同時脈。此時脈信號之高頻率造成在頻域中大振幅之信號。此等信號會在基本頻率與諧波頻率發生。為了去除此等雜訊，可以將發射器單元2添加至此板。以此方式將時脈信號修正，以致於其頻譜改變以降低此雜訊。將此降低雜訊之信號傳輸至此板上之其他電路。在電路板1之另一側上，使用接收器3而從經發射信號恢復為原始時脈信號。在此板上可以有複數個接收器。在圖2中顯示發射器電路2之細節。將時脈信號4施加於分割器電路5。此進入信號4之頻率是由分割器電路5所分割。分割器電路5之輸出6施加於脈衝成形電路27。在圖2與圖5中顯示脈衝成形單元。參考圖5，將輸入6施加於積分器單元7與積分器單元21。此等單元將進入信號整合。將輸出8與24以及進入信號6一起施加於邏輯電路9與22。來自邏輯電路9與22之輸出26與25係施加於另一邏輯電路23。來自邏輯電路23之輸出10為發射器單元之輸出。圖3顯示接收器電路之細節。進入信號10為由發射器單元2所發出之經修正時脈信號。將信號10施加於暫存器11，其將進入脈衝轉換成具有較低頻率之脈衝。暫存器電路11之輸出12施加於PLL28。在圖3中顯示PLL 28之細節。此PLL之第一元件為相位比較器13，其由暫存器11接收輸入12、且由分割器20接收其他輸入19。在將此兩個進入信號12與19間之相位比較後，將相位比較器之輸出14施加於充電泵電路15。此電路產生用於電壓控制振盪器(VCO)17所需之電流16。VCO 17之輸出18為PLL 28之輸出。亦將此輸出18施加於分割此信號18頻率之分割器20。將分割器20之輸出19施加於相位比較器13，作為以上所討論之其他輸入。接收器3之輸出18為原始時脈信號。圖4顯示在此系統不同級之不同信號。信號4為施加於發射器2之原始時脈信號。此信號由分割器5分割以獲得信號6。脈衝成形電路27在其輸入接收信號6，且產生此在頻譜中具有較低數量之信號10。將信號10施加於接收器3之輸入。在接收器3中之暫存器11將信號10轉換成具有較低頻率之信號12之信號。PLL28之輸出為與原始時脈信號4相同之信號18。

關於本發明使用與操作方式之進一步討論，其相同部分有以上之說明而為明顯。因此，在此並不提供有關於使用與操作方式之進一步討論。

由於以上說明而可以實現用於本發明零件之最佳尺寸關係，此包括：在尺寸、材料、形狀、形式、操作功能與方式、組裝、以及使用，而被認為對於熟習此技術人士為明顯，且在圖式中所描述與在說明書中說明所有等同關係，其用意為包括於本發明中。

因此，以上之描述僅為對於本發明原理之說明。此外，由於對於熟習此技術人士可以容易地產生各種修正與改變，其用意並不在於將本發明限制於所顯示與說明之確實之結構與操作，以及因此所有適當之修正與等同物件可以位於本發明之範圍中。

1．．．電路板

2．．．發射器

3．．．接收器

4．．．進入信號

5．．．分割單元

6．．．輸入

7．．．積分器

8．．．輸入

9．．．邏輯閘

10．．．輸出信號

11．．．暫存器

12．．．輸出

13．．．相位比較器

14．．．輸出

15．．．充電泵

16．．．充電電流

17．．．電壓控制振盪器

18．．．信號

19．．．回饋信號

20．．．分割器

21．．．積分器

22．．．邏輯閘

23．．．邏輯閘

24．．．輸出

25．．．脈衝

27．．．脈衝成形電路

28．．．鎖相回路

圖1為發射器與接收器之方塊圖；圖2為發射器之結構圖；圖3為接收器之結構圖；圖4為脈衝之波形圖；以及圖5為脈衝成形單元之方塊圖。

1．．．電路板

2．．．發射器

3．．．接收器

Claims (9)

1. 一種積體電路系統，用於減少來自一電路板之電磁輻射，包括：一發射器，用於接收一輸入信號，並將該輸入信號轉換成一具有較該輸入信號為低之電磁輻射的輸出信號，該發射器包含：一頻率分割器，用於以一數目分割該輸入信號，因而產生低頻的中間信號；其中該數目可為固定式或可程式化；其中該中間信號具有脈衝，且各脈衝具有一前緣及一後緣；一脈衝成形器，用於產生在該中間信號之該前緣處具有一第一脈衝及在該中間信號之該後緣處具有一第二脈衝的該輸出信號，該脈衝成形器包含：一第一積分器，用於積分該中間訊號並輸出一第一整合信號；一第一邏輯接收該第一整合信號及該中間信號以產生一第一邏輯信號；一第二積分器，用於積分該中間訊號並輸出一第二整合信號；一第二邏輯接收該第二整合信號及該中間信號以產生一第二邏輯信號；一第三邏輯接收該第一及第二邏輯信號以產生該輸出信號； 其中該第一脈衝具有一第一脈衝期間，而該第二脈衝具有一第二脈衝期間；其中該等積分器係可程式化以調整該第一脈衝期間和該第二脈衝期間；其中該等積分器產生該輸出信號，其具有複數個該第一及第二脈衝，因而將能量散佈於該輸出信號中以減少該電磁輻射；一接收器，用於從該發射器接收該輸出信號，並從該輸出信號產生一具有與該輸入信號實質相同之頻率的信號。
2. 如申請專利範圍第1項之系統，其中，該發射器係以一獨立式積體電路實施。
3. 如申請專利範圍第1項之系統，其中，該發射器係在一較大積體電路中實施。
4. 如申請專利範圍第1項之系統，其中，該頻率分割器係可程式化以改變該用於改變該中間信號頻率的數目。
5. 如申請專利範圍第1項之系統，其中，該接收器進一步包含：一暫存器電路，用於增加該輸出信號之期間；及一鎖相回路，用於產生一具有與該輸入信號實質相同之頻率及脈衝寬度的信號。
6. 如申請專利範圍第1項之系統，其中，該接收器係以一獨立式積體電路實施。
7. 如申請專利範圍第1項之系統，其中，該接收器係在一較大積體電路中實施。
8. 一種積體電路系統，包括：一發射器，接收一具有輸入能量及輸入頻率之輸入信號，該發射器包含：用以降低該輸入信號之頻率及產生一中間信號之手段；其中該輸入信號具有複數個輸入脈衝；其中該等輸入脈衝各具有一輸入脈衝期間；用以從該中間信號產生一輸出信號之脈衝成形手段；其中該脈衝成形手段包含：一第一積分器，用於積分該中間訊號並輸出一第一整合信號；一第一邏輯接收該第一整合信號及該中間信號以產生一第一邏輯信號；一第二積分器，用於積分該中間訊號並輸出一第二整合信號；一第二邏輯接收該第二整合信號及該中間信號以產生一第二邏輯信號；一第三邏輯接收該第一及第二邏輯信號以產生在該中間信號之各個前緣處具有一第一脈衝及在該中間信號之各個後緣處具有一第二脈衝的該輸出信號；其中該輸出信號具有一輸出能量；其中該輸出信號具有一輸出頻率；其中該輸出信號具有複數個輸出脈衝；其中各個該輸出脈衝具有一可程式化之輸出脈衝期間；其中該輸出脈衝期間係比該輸入脈衝期間為短，因而散 佈該輸入信號之能量及產生具有較低電磁輻射的該輸出信號；一接收器，接收該發射器之在一電路板上傳導後之該輸出信號；該接收器包含：用以增加該輸出信號之該輸出脈衝期間之手段；用以將該輸出信號之該輸出頻率與該發射器中所使用之該數目相乘之手段；用以產生一具有複數個脈衝及一頻率的信號之手段；其中該等脈衝各個具有一脈衝期間；其中該脈衝期間與該輸入脈衝期間實質上相等；其中該頻率與該輸入頻率實質上相等。
9. 如申請專利範圍第8項之系統，其中，該接收器包含一鎖相回路(PLL)電路，用於從該輸出信號產生該輸入信號。