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TWI814098B - 片上系統裝置、擴頻時脈生成器及其離散時間迴路濾波方法 - Google Patents

片上系統裝置、擴頻時脈生成器及其離散時間迴路濾波方法 Download PDF

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TWI814098B
TWI814098B TW110136788A TW110136788A TWI814098B TW I814098 B TWI814098 B TW I814098B TW 110136788 A TW110136788 A TW 110136788A TW 110136788 A TW110136788 A TW 110136788A TW I814098 B TWI814098 B TW I814098B
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美商聖圖爾科技公司
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Abstract

本申請提供了一種片上系統裝置、擴頻時脈生成器及其方法。在一個實施例中，一種擴頻時脈生成器包括耦接到N分頻鎖相迴路(PLL)的數位delta sigma調製器，其中，所述PLL包括離散時間電容倍增器迴路濾波器。

Description

片上系統裝置、擴頻時脈生成器及其離散時間迴路濾波方法
本發明是有關於一種擴頻時脈生成器，且特別是有關於一種在片上系統(SoC)中使用的擴頻時脈生成器。
擴頻時脈生成器(spread spectrum clock generator，SSCG)普遍存在於現代片上系統(system-on-chip，SoC)裝置和微處理器中。需要SSCG來減少電磁干擾(EMI)，電磁干擾可能導致系統彼此干擾。通常使用數位delta sigma(三角積分)調製器(DDSM)將SSCG實現為N分頻鎖相迴路(phase-locked loop，PLL)，其需要低PLL頻寬來濾波量化雜訊。低迴路頻寬需要大體積片上電容器，這可能導致過高的面積消耗。除了電容器之外，迴路濾波器通常採用電阻器來實現。電阻器和電容器一起形成穩定PLL的控制迴路所必需的極點和零點。由於壓模電阻器和電容器不能在製程上配合，因此PLL的控制迴路可能降級，從而導致EMI抑制減小和抖動增加。
本發明的一個實施例中，一種擴頻時脈生成器包括耦接至N分頻鎖相迴路(phase-locked loop，PLL)的數位delta sigma調製器，該PLL包括離散時間電容倍增器迴路濾波器。
透過檢查以下附圖和詳細描述，本發明的其它系統、方法、特徵和優點對於本領域具有通常知識者將是或變得顯而易見。旨在將所有這樣的附加系統、方法、特徵和優點包括在本說明書內、在本發明的範圍內，並由所附申請專利範圍保護。
公開了一種具有離散時間電容倍增器迴路濾波器的不依賴於製程的擴頻時脈生成器(SSCG)以及相關聯方法的某些實施例，該SSCG將開關式電容電阻器的組合用於電容倍增器迴路濾波器並且使用與經縮放的電流基準組合的經校準的壓控振盪器(VCO)來提供不依賴於製程的SSCG。
另外，通常使用數位delta sigma調製器將SSCG實現為N分頻鎖相迴路(PLL)。SSCG的製造涉及針對電阻器和電容器的不同製程，並且因此一個製程不能很好地配合另一個製程，這可能導致PLL的性能降低。相反，不依賴於製程的SSCG的某些實施例使用離散時間電容倍增器濾波器，其與基於VCO增益動態選擇(即動態調整)的開關電容器(可程式設計)電荷泵電流基準相結合，這保持PLL控制迴路增益恒定，實現了改進PLL的性能並且因此改進SSCG性能(例如，更小的面積消耗、改進的EMI抑制和/或減少的抖動)的不依賴於製程的操作。
已經總結了本發明的不依賴於製程的SSCG的某些特徵，現在將詳細參考如附圖中所示的不依賴於製程的SSCG的描述。雖然將結合這些附圖描述不依賴於製程的SSCG，但是不旨在將其限制為本文所公開的一個或多個實施例。即，雖然本發明容許修改和替代形式，但是其具體實施例在附圖中以示例的方式示出並且本文將詳細描述為足以使本領域具有通常知識者理解。然而，應當理解，附圖及其詳細描述不旨在將本發明限制為所公開的特定形式。相反，本發明將覆蓋落在由所附申請專利範圍限定的本發明的精神和範圍內的所有修改、等同物和替代物。如貫穿本申請所使用的，詞語“可以”是以許可的意義(即，意味著具有潛在性)而不是強制的意義(即，意味著必須)來使用的。類似地，詞語“包括”意味著包括但不限於。
現在參考圖1A，示出了示例環境10，在該示例環境10中，可以使用不依賴於製程的擴頻時脈生成器(SSCG)的實施例。該環境包括向片上系統(SoC) 14提供基準時脈的晶體振盪器12。SoC 14包括不依賴於製程的SSCG 16，其被配置為控制多個鎖相迴路(PLL) 18。PLL 18中的各個PLL被配置為向SoC 14上的不同功能區域或邏輯(在圖1A中被描繪為SoC F(x)，其中，x等於1、2、...N)提供輸出。例如，PLL0 18可以被配置為基於SSCG 16的輸出來驅動SoC 14上的多核處理器的多個處理器核(例如，對核提供時脈)。作為另一示例，PLL1 18可以被配置為基於SSCG的輸出生成雙倍數據速率(DDR)基準時脈。如本領域具有通常知識者將認識到的，可以存在作為PLL 18的輸出的接收者的附加和/或其它邏輯，並且因此為了簡潔起見而在這裡省略了對其的進一步討論，因為這與本發明沒有密切關係。
圖1B是示出示例性的不依賴於製程的SSCG的實施例的示意圖。具體地，圖1B更詳細地示出圖1A的SSCG 16。眾所周知，頻率基準(諸如晶體振盪器12)可能是SoC上的電磁干擾(EMI)的主要來源(除了EMI的其它來源之外)。擴頻時脈生成器實現一種技術，其中時脈頻率被稍微調製以降低由時脈生成的峰值能量。擴頻時脈降低來自基頻和後續諧波這兩者的時脈生成的EMI，由此降低總的系統EMI。換言之，擴頻時脈生成器被配置為將能量在給定頻譜的更大部分上展開。如上所述，SSCG 16包括N分頻PLL，其除了本文所提到的創新之外，還使用作為工業中通常使用的配置的數位delta sigma調製器(DDSM)。晶體振盪器12向SSCG 16的PLL提供基準頻率，PLL進而實現向多個PLL 18提供擴頻時脈的頻率合成器的功能。SSCG 16包括相位頻率檢測器(PFD) 20、電荷泵電流基準生成器22、電荷泵(CP) 24、離散時間電容迴路濾波器26、壓控振盪器(VCO) 28、1/M頻分30、多模分頻器(N/N+P) 32、DDSM 34和斜坡生成器36。組件20、22、24、28、30、32、34和36的功能在工業中是眾所周知的，並且因此為了簡潔在這裡省略了對其的討論。關於SSCG的附加資訊可以在出版文獻(諸如德州儀器公司(Texas Instruments™)技術簡介SWRA029，“分數/積分-N PLL基礎(Fractional/Integer-N PLL Basics)”)中找到。相反，為了本發明的目的，將重點放在迴路濾波器26 (下面結合圖2A-2D進一步描述)和電荷泵電流基準生成器22與VCO 28之間的可配置操作及其對用以確保不依賴於製程的相應增益係數的影響上(下面結合圖3進一步描述)。
首先關注圖2A-2C，示出了圖示電容倍增器迴路濾波器的連續時間到離散時間轉換的示意圖。圖2A具體示出從電荷泵24接收電流I p(例如，如由電荷泵電流基準生成器22生成)的連續時間電容倍增器迴路濾波器38。連續時間電容倍增器迴路濾波器38包括連續時間電容倍增器40、電路中除了電容倍增器40之外的電容器C2 42、電阻器R3 44和另一電容器C3 46。連續時間電容倍增器40包括放大器48，該放大器48具有連接到反相輸入(-)的輸出；在非反相輸入(+)處的串聯佈置的電阻器Rx 50和電容器C1 52；以及在放大器48的輸出處的另一電阻器Ry 54。不依賴於製程的SCCG的某些實施例使用等效的開關電容器迴路濾波器來有效地實現連續時間電容倍增器迴路濾波器38的功能，除了其它益處之外，這降低了晶片面積。為示出該實現，下文提供從連續時間到離散時間的轉換的說明。
圖2B示出了連續時間電容倍增器迴路濾波器38的版本38A，其中，電容倍增器40被示出為由電容倍增器40A替代，該電容倍增器40A具有有效阻抗，即與C 1eff串聯佈置的R 1eff。以下等式1-5可以從對圖2A-2B的檢驗而匯出如下： (等式1) (等式2) (等式3) (等式4) (等式5)
圖2C示出由上述轉換得到的離散時間電容倍增器濾波器26。具體地，圖2A的電阻器Rx 50、Ry 54和R3 44已由開關式電容電阻器56、58和60代替，而放大器48以及電容器C1 52、C2 42和C3 46保留。因此，離散時間電容倍增器濾波器26包括在放大器48的非反相輸入處的開關式電容電阻器Rx 56和電容器C1 52的並聯佈置，並且在放大器48的輸出處在迴路內的是開關式電容電阻器Ry 58，其輸出回饋到開關式電容電阻器Rx 56的輸入的輸出，開關式電容電阻器Rx 56也接收電荷泵電流I p。在迴路之外，在迴路濾波器26的輸出(Vc)處存在電容器C2 42、開關式電容電阻器R3 60和電容器C3 46的並聯佈置。
具體參考開關式電容電阻器56、58和60，開關式電容電阻器Rx 56和R3 60被類似地配置，而開關式電容電阻器Ry 58包括雙線性開關式電容電阻器。參考開關式電容電阻器Rx 56，開關式電容電阻器Rx 56在Cx分支節點(包括(在該分支中的)電容器Cx)的各側包括由第一時脈ᶲ 1驅動的第一開關和由第二時脈ᶲ 2驅動的第二開關。第一時脈ᶲ 1和第二時脈ᶲ 2包括非重疊時脈62和64，如圖2D所示，其是針對開關電容器電路使用已知時脈生成技術而生成的，因此，為了簡潔起見，這裡省略了對其的討論。注意，可以根據與用於SSCG 16的製造方法一致的任何已知電晶體和/或開關邏輯來實現這些開關。類似地，開關式電容電阻器R3 60在CR3分支節點(包括(在該分支中的)電容器CR3)的各側包括由第一時脈ᶲ 1驅動的第一開關以及由第二時脈ᶲ 2驅動的第二開關。
如以上所指示的，開關式電容電阻器Ry 58包括雙線性開關式電容電阻器。開關式電容電阻器Ry 58在分支(包括電容器Cy)的相對側節點的各側上包括一組開關。例如，在圖2C中所描繪的頂部節點處，在該節點的各側是由第一時脈ᶲ 1驅動的第一開關以及由第二時脈ᶲ 2驅動的第二開關。在圖2C中所描繪的底部節點上，在該節點的各側是由第二時脈ᶲ 2驅動的第三開關以及由第一時脈ᶲ 1驅動的第四開關。進一步解釋，由於放大器48用於以單組開關驅動負載Cy，因此針對時脈狀態之一(例如，ᶲ 2)，放大器48變為無負載的，這可能導致放大器48(例如，緩衝器)變得不穩定。透過使用雙線性開關式電容器配置，避免了無負載，這是因為放大器48總是暴露於相同的負載。
如圖2A-2C中所示，連續時間電容倍增器濾波器38使用實際的電阻器Rx 50、Ry 54和R3 44，如圖2C中所示，實際的電阻器Rx 50、Ry 54和R3 44分別透過實現為開關式電容電阻器Rx 56、Ry 58和R3 60而被轉換成離散時間。因此，可以描述以下等式6-8： Rx = T/Cx = 1/fCx                            (等式6) Ry = T/4Cy = 1/4Cy                           (等式7) R3 = T/CR3 = 1/fCR3                        (等式8)
在等式6-8中，T = 時脈ᶲ 1、ᶲ 2的週期，並且f = 時脈ᶲ 1、ᶲ 2的頻率。注意的是，在進行電容倍增的連續時間電容倍增器迴路濾波器38的部分(例如，連續時間電容倍增器)中，有效電容C1eff由等式2給出，而Ry由等式5給出。檢驗等式2和5，當增大nr以增大有效電容時，Ry減小。因此，nr的加倍使Ry以2為因數減少。由於對於標準開關式電容電阻器Cy = T/Ry，使Ry以2為因數減少將使Cy加倍。如上述等式7所示，使用雙線性開關式電容電阻器Ry 58使增加nr的面積損失以4為因數減少。此外，由於圖2C中PLL控制迴路的極點和零點是電容器(由電容器替代的電阻器)的比率的函數，並且進一步由於開關式電容電阻器根據的是電流基準的基準頻率(其取決於片外晶體振盪器12)，因此實現了離散時間倍增器迴路濾波器26相對於製程的獨立性。
下面討論SSCG傳遞函數的分析，特別是相對於製程的獨立性，其可以透過查看開迴路傳遞函數(類似地，在相同參數的情況下的閉迴路的傳遞函數)的增益係數來評估。圖3是示出鎖相迴路的小信號相位域模型66的示意圖，從其中匯出不依賴於製程的SSCG的實施例的開迴路傳遞函數。對小信號相位域模型66的檢驗揭示了以下等式9-15(其中 = 平均分頻比，a=1，以及R 1e= R 1eff並且C 1e= C 1eff)： (等式9) (等式10) (等式11) (等式12) (等式13) (等式14) (等式15)
透過以下等式16-17給出開迴路增益(或迴路增益)LG(s)： (等式16) (等式17)
替代z(s)得到以下等式18： (等式18)
可以實現將等式18的第一被除數和除數分組為一個項，記為以下等式19： (等式19)
具體而言，LG(s)可以重寫如下： (等式20) (等式21) (等式22)
針對ω p1、ω p2以及b和c的等式如等式12-15所示(a仍等於1)。對LG(s)的檢驗表明，在常規系統中，K、ω z、ω p1、ω p2是電阻器、電容器、I p和K VCO的絕對值的函數。因此，LG(s)相對於製程不是獨立的。然而，如圖2C所示，可以透過將(圖2A的)電容倍增器濾波器38中的電阻器實現為開關式電容電阻器來實現相對於製程的獨立性。在將濾波器從連續時間版本轉換為離散時間版本時，注意如上所述，對於Rx和R3，R=T/C，並且對於Ry，R=T/4C。只要SSCG 16的PLL的頻寬遠小於基準時脈頻率(例如，BW ＜＜ F ref)，這些近似就是有效的。回顧LG(s)，參考等式20，並且注意，如果K、ω z、ω p1、ω p2是不依賴於製程的，則LG(s)是不依賴於製程的。透過對上述等式的簡單代數運算，可以示出以下等式23： (等式23)
換言之，ω z是穩定的頻率f和電容器的比率(並且由於由相同製程製造，在電容的增加或減少之間具有類似的效應，因此是不依賴於製程的)的函數。對於ω p1、ω p2，從等式12和13注意到，如果b和c是不依賴於製程的(並且參考a=1)，則ω p1和ω p2是不依賴於製程的。透過對這裡描述的等式的簡單代數運算，可以示出以下等式24和25： (等式24) (等式25)
即，b是穩定的基準時脈頻率f和電容器的比率之和的函數。Nr等於4Cy/Cx，並且因此是電容器的比率。c也是穩定的基準頻率f和電容器的比率的函數。由於a、b和c是不依賴於製程的，因此ω p1和ω p2是不依賴於製程的。
現在注意增益係數K，並且記住等式21，I p是由開關式電容器電流基準生成器22 (圖1B)生成的。針對I p的等式如下所示(等式26)： ,                      (等式26)
其中T 1= 2 T ref，其中T ref是基準時脈週期，並且f 1= f ref/2，其中f ref是如上所述的基準時脈頻率。注意，CI與用於生成電荷泵電流基準的主電容器相對應。即，電荷泵電流基準包括生成I p的開關式電容器電路，並且該塊內的電容器用於生成上述等式26。使用對上述等式的代數運算，可以示出等式27： (等式27)
換言之，透過校準使I p和K VCO的乘積保持恒定。另外，VCO提供控制電壓，根據該控制電壓生成時脈。當控制電壓變化時，頻率變化。VCO由將電壓轉換為電流的可程式設計開關電路或器件(例如，可程式設計電晶體)組成，其中電流驅動電流控制振盪器。在校準處理中，控制電壓保持恒定，並且電晶體被切換成用於控制電流控制振盪器的電流的倍數。透過保持控制電壓恒定，可以將頻率微調到期望的值。此外，可以測量增益，其中調整控制電壓導致透過由控制電壓的改變引起的頻率改變而確定的增益。一旦確定了K VCO，則確定電荷泵電流值。通常，校準的目標是確定VCO的增益(K VCO)，使得一旦被確定，就可以改變電荷泵電流以保持K (例如，開迴路傳遞函數K)恒定，並因此獲得相對於製程的獨立性。因此，測量增益K VCO，然後對I p進行縮放(注意等式18中K VCO和I p之間的逆關係，因此可以保持恒定)。I p透過C1的製程可能會發生偏移。然而，對於K，在V ref不依賴於製程的情況下，等式27中的第二被除數和除數將使得變化消失，從而使得K是不依賴於製程的。V ref是從帶隙電壓(其是不依賴於製程的)匯出的。實際上，實現基於VCO增益動態選擇(即動態調整)的開關式電容器可程式設計電荷泵電流基準生成器使PLL控制迴路增益保持恒定。
雖然上面的描述針對開迴路徑傳遞函數，但是由於閉迴路函數使用相同的參數，因此可以示出對相對於製程的獨立性的類似推導，但是為了簡潔和清楚，在這裡省略。
在描述了不依賴於製程的SSCG的某些實施例之後，應當理解，在SSCG中實現的示例離散時間迴路濾波方法的一個實施例(在圖4中表示為方法68)，該方法包括從電荷泵接收信號(步驟70)；以及使用離散時間電容倍增器迴路濾波器對信號進行濾波(步驟72)。
流程圖中的任何處理描述或方塊應被理解為表示代碼的模組、段、邏輯或部分(其包括用於在過程中實現特定邏輯功能或步驟的一個或多個可執行指令)，並且替代實現包括在實施例的範圍內，其中如本發明領域技術人員將理解的，功能可以不按所示或討論的順序地執行(包括基本上併發執行或以不同循序執行)，這取決於所涉及的功能。
雖然已經在附圖和前面的描述中詳細示出和描述了本發明，但是這樣的示出和描述應被認為是說明性的或示例性的而不是限制性的；本發明不限於所公開的實施例。本領域具有通常知識者透過研究附圖、公開內容和所附申請專利範圍，在實踐要求保護的發明時可以理解並實現所公開的實施例的其它變化。
注意，可以使用所公開的實施例的不同組合，因此參考實施例或一個實施例並不意味著排除來自該實施例的特徵與來自其它實施例的特徵一起使用。在申請專利範圍中，詞語“包括”不排除其它要素或步驟。
10:示例環境 12:晶體振盪器 14:片上系統 16:擴頻時脈生成器 18:鎖相迴路 20:相位頻率檢測器 22:電荷泵電流基準生成器 24:電荷泵 26:離散時間電容迴路濾波器 28:壓控振盪器 30:1/M頻分 32:多模分頻器 34:數位delta sigma調製器 36:斜坡生成器 38、38A:連續時間電容倍增器迴路濾波器 40、40A:連續時間電容倍增器 42:電容器 44:電阻器 46:電容器 48:放大器 50:電阻器 52:電容器 54:電阻器 56:開關式電容電阻器 58:開關式電容電阻器 60:開關式電容電阻器 62:非重疊時脈 64:非重疊時脈 66:小信號相位域模型 68:方法 70-72:步驟
參考以下附圖可以更好地理解本發明的各個方面。附圖中的組件不一定按比例繪製，而是著重於清楚地示出本發明的原理。此外，在附圖中，在所有的各圖中相同的附圖標記指代對應的部分。 圖1A是示出可以使用不依賴於製程的擴頻時脈生成器(SSCG)的實施例的示例環境的方塊圖。 圖1B是示出示例性的不依賴於製程的SSCG的實施例的示意圖。 圖2A-2C是示出不依賴於製程的SSCG的電容倍增器迴路濾波器的連續時間到離散時間轉換的示意圖。 圖2D是示出在不依賴於製程的SSCG的實施例的離散時間電容倍增器迴路濾波器的開關式電容電阻器中使用的示例非重疊時脈的示意圖。 圖3是示出鎖相迴路的小信號相位域模型的示意圖，從其中匯出不依賴於製程的SSCG的實施例的開迴路傳遞函數。 圖4是示出示例離散時間迴路濾波方法的實施例的流程圖。
68:方法
70:步驟
72:步驟

Claims (17)

  1. 一種擴頻時脈生成器，其包括耦接到N分頻鎖相迴路的數位delta sigma調製器，其中，所述PLL包括離散時間電容倍增器迴路濾波器，所述離散時間電容倍增器迴路濾波器包括：一放大器，包括一非反相輸入以及一反相輸入；一第一開關式電容電阻器以及一電容，耦接至所述非反相輸入，所述電容耦接於所述第一開關式電容電阻器與所述非反相輸入之間；一第二開關式電容電阻器，耦接至所述反相輸入，所述第二開關式電容電阻器耦接於所述放大器的輸出以及所述第一開關式電容電阻器的輸入之間。
  2. 如請求項1所述的擴頻時脈生成器，其中，各所述第一及第二開關式電容電阻器包括一個電容器和由非重疊時脈驅動的至少兩個開關。
  3. 如請求項1所述的擴頻時脈生成器，其中，所述第二開關式電容電阻器包括雙線性開關式電容電阻器。
  4. 如請求項1所述的擴頻時脈生成器，其中，所述離散時間電容倍增器迴路濾波器是不依賴於製程的。
  5. 如請求項1所述的擴頻時脈生成器，其中，所述PLL還包括被配置為要被校準的壓控振盪器即VCO、以及開關電容器電荷泵電流基準生成器基準，所述電荷泵電流基準生成器基準被 配置為基於所述VCO的增益而被動態調整，其中，所得到的增益係數是不依賴於製程的。
  6. 一種片上系統裝置，包括：擴頻時脈生成器，其包括耦接到N分頻鎖相迴路即N分頻PLL的數位delta sigma調製器，所述PLL包括離散時間電容倍增器迴路濾波器；以及耦接到所述擴頻時脈生成器的多個PLL，所述多個PLL各自被配置為服務於所述片上系統裝置上的不同邏輯，所述離散時間電容倍增器迴路濾波器包括：一放大器，包括一非反相輸入以及一反相輸入；一第一開關式電容電阻器以及一電容，耦接至所述非反相輸入，所述電容耦接於所述第一開關式電容電阻器與所述非反相輸入之間；一第二開關式電容電阻器，耦接至所述反相輸入，所述第二開關式電容電阻器耦接於所述放大器的輸出以及所述第一開關式電容電阻器的輸入之間。
  7. 如請求項6所述的片上系統裝置，其中，各所述第一及第二開關式電容電阻器包括一個電容器和由非重疊時脈驅動的至少兩個開關。
  8. 如請求項6所述的片上系統裝置，其中，所述第二開關式電容電阻器包括雙線性開關式電容電阻器。
  9. 如請求項6所述的片上系統裝置，其中，所述離散時間電容倍增器迴路濾波器是不依賴於製程的。
  10. 如請求項6所述的片上系統裝置，其中，所述N分頻PLL還包括被配置為要被校準的壓控振盪器即VCO、以及開關電容器電荷泵電流基準生成器基準，所述電荷泵電流基準生成器基準被配置為基於所述VCO的增益而被動態調整，其中，所得到的增益係數是不依賴於製程的。
  11. 如請求項6所述的片上系統裝置，其中，所述多個PLL其中至少之一被配置為基於所述擴頻時脈生成器的輸出來驅動所述片上系統裝置上的多個處理器核。
  12. 如請求項6所述的片上系統裝置，其中，所述多個PLL其中至少之一被配置為基於所述擴頻時脈生成器的輸出生成雙倍數據速率基準時脈，即DDR基準時脈。
  13. 一種在擴頻時脈生成器中實現的離散時間迴路濾波方法，所述方法包括：從電荷泵接收信號；以及使用離散時間電容倍增器迴路濾波器對所述信號進行濾波，所述離散時間電容倍增器迴路濾波器包括：一放大器，包括一非反相輸入以及一反相輸入；一第一開關式電容電阻器以及一電容，耦接至所述非反相輸入，所述電容耦接於所述第一開關式電容電阻器與所述非反相輸入之間； 一第二開關式電容電阻器，耦接至所述反相輸入，所述第二開關式電容電阻器耦接於所述放大器的輸出以及所述第一開關式電容電阻器的輸入之間。
  14. 如請求項13所述的方法，其中，各所述第一及第二開關式電容電阻器包括一個電容器和由非重疊時脈驅動的至少兩個開關。
  15. 如請求項13所述的方法，其中，所述第二開關式電容電阻器包括雙線性開關式電容電阻器。
  16. 如請求項13所述的方法，其中，所述離散時間電容倍增器迴路濾波器是不依賴於製程的。
  17. 如請求項13所述的方法，更包括對壓控振盪器即VCO進行校準以及對電流基準進行縮放以維持不依賴於製程的增益係數。
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