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TWI421947B - 氮化鎵電晶體的製作方法 - Google Patents

氮化鎵電晶體的製作方法 Download PDF

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TWI421947B
TWI421947B TW099139011A TW99139011A TWI421947B TW I421947 B TWI421947 B TW I421947B TW 099139011 A TW099139011 A TW 099139011A TW 99139011 A TW99139011 A TW 99139011A TW I421947 B TWI421947 B TW I421947B
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Description

氮化鎵電晶體的製作方法
本發明是有關於一種氮化鎵電晶體的製作方法，特別是指一種增強式(Enhancement mode，E-mode)氮化鎵電晶體的製作方法。
參閱圖1，圖1是一傳統氮化鎵電晶體結構，包含一基板11、一具有依序由該基板11表面形成的一第一氮化鎵磊晶膜121、一氮化鋁鎵磊晶膜122，與一第二氮化鎵磊晶膜123的半導體層12、一形成在該半導體層12頂面的介電層13、一形成在該介電層13頂面的閘極14，及分別形成在該介電層13兩側的一源極15及一汲極16。
而該氮化鎵電晶體由於其結構中的該第一氮化鎵磊晶膜121與該氮化鋁鎵磊晶膜122會產生大量的極化電荷以形成二維電子氣(2DEG)，使得電晶體需在空泛模式(Depletion mode)操作，在此空泛模式操作的電晶體一般稱為常開式(normal on)電晶體，由於常開式電晶體的臨界電壓(threshold voltage)為負值，因此，在閘極零偏壓時電晶體仍會導通電流，而會形成額外的功率耗損；此外，當前述的氮化鎵電晶體應用於高功率電路系統時，由於高功率電路系統需在極高的偏壓環境下操作，容易產生瞬間脈衝電壓，如電晶體的臨界電壓不夠高，也會導致高功率元件不正常導通，造成元件誤動作而影響系統的穩定度。
為了改善傳統氮化鎵電晶體，使其具有高臨界電壓、 耐高壓、高輸出功率及增強式操作之特性，美國專利第US7655962號專利揭露一種在AlGaN通道下方加入阻障層，利用阻障層的極化電荷空乏通道的電荷，並同時利用深凹陷式閘極結構(deep recessed gate)，使得電晶體在零偏壓時不導通，而成為增強式電晶體；此外，在美國第2007/0295993公開號專利，則揭露一種CF4電漿處理方式，令氟離子進入AlGaN通道中空乏通道的電荷，使得電晶體在零偏壓時不導通，而成為增強式電晶體；然而，前述的深凹陷式閘極結構須導入表面蝕刻，此方式容易造成電晶體的表面狀態(surface state)密度增加，容易影響電晶體的電流特性及可靠度；而利用CF4電漿處理方式，雖然可藉由將氟離子導入元件中而提高臨界電壓，然而受限於氟離子的擴散能力，利用CF4電漿處理方式提昇的臨界電壓範圍最多為+0.9V，仍無法滿足需求。
因此，如何在維持氮化鎵電晶體元件可靠度的條件下，提供一具有高臨界電壓、耐高壓、高輸出功率及增強式操作特性的氮化鎵電晶體則為本技術領域者不斷發展的方向之一。
因此，本發明之目的，即在提供一種製備具有高臨界電壓的增強式氮化鎵電晶體的方法。
於是，本發明一種氮化鎵電晶體的製作方法包含一準備步驟、一開口形成步驟、一離子佈植步驟、一介電層形成步驟、一源/汲極沉積步驟，及一閘極沉積步驟。
該準備步驟是先準備一發光元件，該發光元件具有一基板，及一形成在該基板上之半導體磊晶層，且該半導體磊晶層含有N型氮化鎵系半導體材料。
該開口形成步驟是先於該半導體磊晶層表面形成一由絕緣材料構成的第一遮覆層，及一形成於該第一遮覆層表面的第二遮覆層，且該第二遮覆層定義出一令將該第一遮覆層部分表面裸露之開口。
該離子佈植步驟，是以離子佈植方式自該開口向下對該半導體磊晶層進行P型離子佈植，於該半導體磊晶層形成一摻雜區，之後將該第一、二遮覆層移除，令該半導體磊晶層露出。
該介電層形成步驟是於該半導體磊晶層上沉積一層由高介電常數材料構成的介電層。
該源/汲極沉積步驟是以微影蝕刻方式將該介電層對應該摻雜區兩側的結構移除至該半導體磊晶層裸露出，接著於該裸露出的半導體磊晶層沉積金屬，於該摻雜區兩側形成一源極及一汲極。
該閘極沉積步驟是於該介電層的預定表面沉積金屬形成一閘極，即可完成該氮化鎵電晶體的製作。
本發明之功效在於：利用離子佈植方式直接於該半導體磊晶層中形成一P型摻雜區，得到一P-N接面，而得以提高臨界電壓，並再於該半導體磊晶層的摻雜區上形成介電層，即可得到一同時具有高臨界電壓及低漏電流的增強式氮化鎵電晶體。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一個較佳實施例的詳細說明中，將可清楚的呈現。
參閱圖2，本發明一種氮化鎵電晶體的製作方法的較佳實施例，是可用以製作如圖2所示的氮化鎵電晶體。
該氮化鎵電晶體包含一基板21、一半導體磊晶層22、一介電層23，及一電極單元24。
該基板21可選自透明或不透明的絕緣材料構成，例如藍寶石(sapphire)、矽(silicon)，或碳化矽(silicon carbide)，由於該基板21及該半導體磊晶層22的材料選擇為此技術領域者所周知，且非為本發明之重點，因此不再多加贅述。
於本實施例中，該基板21是以藍寶石構成，該半導體磊晶層22是由N-型氮化鎵系半導體材料構成，具有一由該基板21表面依序向上形成的一第一氮化鎵(GaN)磊晶膜221、一氮化鋁鎵(AlGaN)磊晶膜222、一第二氮化鎵磊(GaN)晶膜223，及一自該第二氮化鎵磊晶膜223頂面的預定區域向下形成的p型摻雜區224。
該介電層23形成在該第二氮化鎵磊晶膜223頂面的預定區域並遮覆該p型摻雜區224，由高介電常數材料構成，可使該氮化鋁鎵磊晶膜222的載子及電荷增加，而提升閘極243偏壓(正值)，適用於本發明該較佳實施例的高介電常數材料為Al2O3、HfO2、La2O3、CeO2，HfAlO，TiO2， ZrO2。
該電極單元24由導電材料構成，具有形成在該氮化鎵磊晶膜223頂面，並位於該介電層23兩側的一源極241、一汲極242，及一形成在該介電層23遠離該摻雜區224的表面的閘極243。
由於氮化鎵材料本身即具有以電子為多數載子的n型特性，因此透過該P-型摻雜區224與該第二氮化鎵磊晶膜223的p-n接面(p-n junction)所形成的內建電壓即可用以提升該氮化鎵電晶體的臨界電壓，並再利用形成於該摻雜區224上的介電層23，可再進一步提升該氮化鎵電晶體的臨界電壓並降低其漏電流，而得到一具有高臨界電壓，並可同時改善電晶體的汲極輸出電流(drain output current)，及轉移電導(transconductance)等特性，而可更適用於次世代高效能高壓驅動及控制電路系統的增強式氮化鎵電晶體。
上述的氮化鎵電晶體，在配合以下本發明氮化鎵電晶體的製作方法的較佳實施例說明，當可更清楚明白。
參閱圖3，本發明氮化鎵電晶體的製作方法的較佳實施例，是包含以下六個步驟。
配合參閱圖4，首先，進行一準備步驟31，準備一發光元件2a。
該準備步驟31是先準備一具有一基板21，及一形成在該基板21上之半導體磊晶層22的發光元件2a。
詳細地說，該發光元件2a即為一般之氮化鎵系電晶體，於本實施例中，該基板21是以藍寶石構成，該半導體 磊晶層22是具有自該基板21表面依序形成的一第一氮化鎵磊晶膜221、一氮化鋁鎵磊晶膜222，及一第二氮化鎵磊晶膜223的三膜層結構。
接著進行一開口形成步驟32，於該半導體磊晶層22上形成一被定義出一開口226的第一遮覆層225。
該步驟32是先於該第二氮化鎵磊晶膜223的表面以電漿輔助化學氣相沉積(PECVD)方式於該第二氮化鎵磊晶膜223的表面形成一由二氧化矽、氮化矽、氧化鋁等絕緣材料構成的第一遮覆層225，接著於該第一遮覆層225表面塗佈一由光阻材料構成的第二遮覆層225a，該光阻材料可選自正型光阻或負型光阻，由於該光阻材料的種類選擇為本技術領域所周知且非為本技術重點，因此不再多加贅述，接著，以微影方式將該第二遮覆層225a的預定結構移除，令該第一遮覆層225部份表面露出，定義出一開口226。
值得一提的是，該第一遮覆層225是用以控制後續離子佈植的深度，當該第一遮覆層225厚度太厚，則離子無法進入該半導體磊晶層22中，達成摻雜之效果；反之，當該第一遮覆層225厚度不足，則佈植離子將穿過欲佈植的區域，而無法形成PN接面，較佳地，該第一遮覆層225的厚度不小於50nm，更佳地，該第一遮覆層225的厚度介於50~150nm之間。
續配合參閱圖4，接著進行一離子佈植步驟33，於該半導體磊晶層22形成一p型摻雜區224。
該步驟33是以離子佈植方式經由該開口226向下對該 第二氮化鎵磊晶膜223進行P型離子佈植，於該第二氮化鎵磊晶膜223中形成一p型摻雜區224，再將該殘留的第二遮覆層225a及該第一遮覆層225移除令該第二氮化鎵磊晶膜223露出。
具體的說，該步驟33的佈植離子是選自例如鎂離子、硼離子等可形成p-型氮化鎵接面的離子，自該開口226向下對該第二氮化鎵磊晶膜223進行P型離子佈植。
值得一提的是，當該形成的p型摻雜區224深度過深時，會影響該第二氮化鎵磊晶膜223/氮化鋁鎵磊晶膜222形成二維電子氣(2DEG)通道的能力，而當p型摻雜區224深度過淺，則其提升導通電壓(turn-on voltage)的效能不足，較佳地，該p型摻雜區224的深度不大於該第二氮化鎵磊晶膜223厚度的二分之一。
配合參閱圖5，進行一介電層形成步驟34，於該半導體磊晶層22上形成一介電層23。
接著再進行一源/汲極沉積步驟35，於該半導體磊晶層22上形成一源極241及一汲極242。
續參閱圖5，詳細地說，該步驟35是先在該介電層23上形成一由光阻材料構成的光阻層100，以微影蝕刻方式將該介電層23對應該p型摻雜區224兩側的結構移除至該第二氮化鎵磊晶膜223表面裸露出，接著於該裸露出的半導體磊晶層22上沉積金屬24a，之後再將該殘留的光阻層100及對應沉積在該光阻層上的金屬24a移除，於該p型摻雜區224兩側形成一源極241及一汲極242。
配合參閱圖6，最後進行一閘極沉積步驟36，於該介電層23上形成一閘極243。
詳細地說，該步驟36是先於該介電層23及該源極241、汲極242表面形成一光阻層200，再以微影方式將該光阻層200對應該p型摻雜區224的預定結構移除至該介電層23露出，接著於該露出的介電層23上沉積金屬24a，最後再將殘留的該光阻層200及沉積在該光阻層200上的金屬24a移除，於該介電層23形成一閘極243，即可完成該氮化鎵電晶體2的製作。
此外，值得一提的是，本發明氮化鎵電晶體的製作方法的該較佳實施例可更包含一實施在該離子佈植步驟33之前的電漿處理步驟，先利用四氟化碳(CF4)電漿，自該開口226將氟離子導入該氮化鋁鎵磊晶膜222中，可更進一步提昇該氮化鎵電晶體2的電流輸出，而增加該氮化鎵電晶體2的導通電壓。
綜上所述，本發明利用離子佈植方式直接於該具有n型特性的氮化鎵磊晶膜中形成一p型摻雜區，而得到p-n接面，透過該p-n接面形成的內建電壓，提升該氮化鎵電晶體的臨界電壓，使其能在增強模式下操作，製程簡單、容易控制，不像一般須利用額外形成一p型磊晶層以形成p-n接面，因此不會有磊晶接面缺陷的問題產生；也不會像習知因為使用蝕刻掘深製程，而對元件表面造成損害，增加缺陷密度的問題，或是以電漿處理方式無法調整至較高位準的臨界電壓的缺點；同時，本發明再輔以高介電常數材料 構成的介電層，進一步提升臨界電壓，並降低電晶體的漏電流，而有助於減少元件待機時的功率耗損、降低元件應用至電路的複雜度，而可得到一更適用於次世代高效能高壓驅動及控制電路系統的增強式氮化鎵電晶體，故確實能達成本發明之目的。
惟以上所述者，僅為本發明之較佳實施例與具體例而已，當不能以此限定本發明實施之範透光，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範透光內。
100‧‧‧光阻層
200‧‧‧光阻層
2‧‧‧氮化鎵電晶體
2a‧‧‧發光單元
21‧‧‧基板
22‧‧‧半導體磊晶層
221‧‧‧第一氮化鎵磊晶膜
222‧‧‧氮化鋁鎵磊晶膜
223‧‧‧第二氮化鎵磊晶膜
224‧‧‧p型摻雜區
225‧‧‧第一遮覆層
225a‧‧‧第二遮覆層
226‧‧‧開口
23‧‧‧介電層
24‧‧‧電極單元
241‧‧‧源極
242‧‧‧汲極
243‧‧‧閘極
31‧‧‧準備步驟
32‧‧‧開口形成步驟
33‧‧‧離子佈植步驟
34‧‧‧介電層形成步驟
35‧‧‧源/汲極沉積步驟
36‧‧‧閘極沉積步驟
圖1是一示意圖，說明習知氮化鎵電晶體；圖2是一示意圖，說明由氮化鎵電晶體的製作方法的該較佳實施例製得的氮化鎵電晶體；圖3是一流程圖，說明本發明氮化鎵電晶體的製作方法的較佳實施例；圖4是一流程示意圖，說明本發明該較佳實施例的該步驟31~33；圖5是一流程示意圖，說明本發明該較佳實施例的步驟34~35；及圖6是一流程示意圖，說明本發明該較佳實施例的步驟36。
31‧‧‧準備步驟
32‧‧‧開口形成步驟
33‧‧‧離子佈植步驟
34‧‧‧介電層形成步驟
35‧‧‧源/汲極沉積步驟
36‧‧‧閘極沉積步驟

Claims (6)

  1. 一種氮化鎵電晶體的製作方法，包含：一準備步驟，準備一發光元件，該發光元件具有一基板，及一形成在該基板上之半導體磊晶層，且該半導體磊晶層含有N型氮化鎵系半導體材料；一開口形成步驟，先於該半導體磊晶層表面形成一由絕緣材料構成的第一遮覆層，及一形成於該第一遮覆層表面的第二遮覆層，且該第二遮覆層定義出一令該第一遮覆層部分表面裸露之開口；一離子佈植步驟，以離子佈植方式自該開口向下對該半導體磊晶層進行P型離子佈植，於該半導體磊晶層形成一摻雜區，之後將該第一、二遮覆層移除，令該半導體磊晶層露出；一介電層形成步驟，於該半導體磊晶層上沉積一層由高介電常數材料構成的介電層；一源/汲極沉積步驟，以微影蝕刻方式將該介電層對應該摻雜區兩側的結構移除至該半導體磊晶層裸露出，接著於該裸露出的半導體磊晶層沉積金屬，於該摻雜區兩側形成一源極及一汲極；及一閘極沉積步驟，於該介電層的預定表面沉積金屬形成一閘極，即可完成該氮化鎵電晶體的製作。
  2. 依據申請專利範圍第1項所述之氮化鎵電晶體的製作方法，其中，該半導體磊晶層具有由該基板依序向上形成的一第一氮化鎵磊晶膜、一氮化鋁鎵磊晶膜，及一第二 氮化鎵磊晶膜。
  3. 依據申請專利範圍第2項所述之氮化鎵電晶體的製作方法，其中，該離子佈植步驟形成之摻雜區的深度不大於該第二氮化鎵磊晶膜厚度的二分之一。
  4. 依據申請專利範圍第3項所述之氮化鎵電晶體的製作方法，更包含一實施在該離子佈植步驟之前的電漿處理步驟，是先以電漿處理方式令氟離子經由該開口進入該氮化鋁鎵磊晶膜中。
  5. 依據申請專利範圍第1項所述之氮化鎵電晶體的製作方法，其中，該第一遮覆層選自二氧化矽、氮化矽，厚度介於50~150nm之間。
  6. 依據申請專利範圍第1項所述之氮化鎵電晶體的製作方法，其中，該介電層是選自Al2O3、HfO2、La2O3、CeO2，HfAlO，TiO2，ZrO2為材料。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012106352A1 (en) * 2011-01-31 2012-08-09 Efficient Power Conversion Corporation Ion implanted and self aligned gate structure for gan transistors
CN102856361B (zh) 2011-06-29 2015-07-01 财团法人工业技术研究院 具有双面场板的晶体管元件及其制造方法
FR2998709B1 (fr) * 2012-11-26 2015-01-16 Commissariat Energie Atomique Procede de fabrication d'un transistor a heterojonction de type normalement bloque
US10164038B2 (en) * 2013-01-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of implanting dopants into a group III-nitride structure and device formed
FR3005202B1 (fr) * 2013-04-30 2016-10-14 Commissariat Energie Atomique Procede de formation d'une zone implantee pour un transistor a heterojonction de type normalement bloque
WO2014190069A1 (en) 2013-05-21 2014-11-27 Massachusetts Institute Of Technology Enhancement-mode transistors with increased threshold voltage
CN106415846B (zh) * 2014-06-13 2021-06-29 英特尔公司 通过层转移在反向极化衬底上的高电子迁移率晶体管制造工艺
KR101697962B1 (ko) 2015-01-23 2017-02-02 주식회사 카본티씨지 제설장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070278518A1 (en) * 2005-11-29 2007-12-06 The Hong Kong University Of Science And Technology Enhancement-Mode III-N Devices, Circuits, and Methods
US20080203430A1 (en) * 2007-02-23 2008-08-28 Grigory Simin Enhancement mode insulated gate heterostructure field-effect transistor
TW200903858A (en) * 2007-03-09 2009-01-16 Univ California Method to fabricate III-N field effect transistors using ion implantation with reduced dopant activation and damage recovery temperature
TW200924201A (en) * 2007-09-17 2009-06-01 Transphorm Inc Gallium nitride diodes and integrated components
US20090200576A1 (en) * 2008-02-13 2009-08-13 Kabushiki Kaisha Toshiba Semiconductor device
TW200947703A (en) * 2007-12-10 2009-11-16 Transphorm Inc Insulated gate e-mode transistors

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63107018A (ja) * 1986-10-23 1988-05-12 Nippon Telegr & Teleph Corp <Ntt> イオン注入方法
JPH03125437A (ja) * 1989-10-09 1991-05-28 Sanyo Electric Co Ltd 半導体集積回路
JP2000277724A (ja) * 1999-03-26 2000-10-06 Nagoya Kogyo Univ 電界効果トランジスタとそれを備えた半導体装置及びその製造方法
JP2004273486A (ja) * 2003-03-05 2004-09-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2008027027A2 (en) * 2005-09-07 2008-03-06 Cree, Inc Transistor with fluorine treatment
US8044432B2 (en) 2005-11-29 2011-10-25 The Hong Kong University Of Science And Technology Low density drain HEMTs
JP5065616B2 (ja) * 2006-04-21 2012-11-07 株式会社東芝 窒化物半導体素子
JP2008277640A (ja) * 2007-05-02 2008-11-13 Toshiba Corp 窒化物半導体素子
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
US8163581B1 (en) * 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070278518A1 (en) * 2005-11-29 2007-12-06 The Hong Kong University Of Science And Technology Enhancement-Mode III-N Devices, Circuits, and Methods
US20080203430A1 (en) * 2007-02-23 2008-08-28 Grigory Simin Enhancement mode insulated gate heterostructure field-effect transistor
TW200903858A (en) * 2007-03-09 2009-01-16 Univ California Method to fabricate III-N field effect transistors using ion implantation with reduced dopant activation and damage recovery temperature
TW200924201A (en) * 2007-09-17 2009-06-01 Transphorm Inc Gallium nitride diodes and integrated components
TW200947703A (en) * 2007-12-10 2009-11-16 Transphorm Inc Insulated gate e-mode transistors
US20090200576A1 (en) * 2008-02-13 2009-08-13 Kabushiki Kaisha Toshiba Semiconductor device

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