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TWI418131B - The use of synchronous rectification of the comparator mode DC-DC converter - Google Patents

The use of synchronous rectification of the comparator mode DC-DC converter Download PDF

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TWI418131B
TWI418131B TW099102457A TW99102457A TWI418131B TW I418131 B TWI418131 B TW I418131B TW 099102457 A TW099102457 A TW 099102457A TW 99102457 A TW99102457 A TW 99102457A TW I418131 B TWI418131 B TW I418131B
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TW099102457A
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Shogo Hachiya
Ko Takemura
Original Assignee
Thine Electronics Inc
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Publication date
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Description

使用同步整流之比較器方式DC-DC轉換器
本發明係關於使用同步整流方式之比較器方式DC-DC轉換器。
所知的有自輸入電壓生成安定化之輸出電壓的DC-DC轉換器。DC-DC轉換器具有藉由將開關元件予以開關而生成使輸入電壓予以電壓變換之輸出電壓的電壓變換部；和為了使電壓變換部之輸出電壓安定化，控制開關元件之開關的控制部。
就以電壓變換部之構成而言，有在高(High)側使用開關元件，在低(Low)側使用二極體之構成，或在高側及低側使用開關元件之構成，即是使用同步整流方式之構成等。該同步整流方式中，因在低側也使用電壓下降量比二極體小之開關元件，故可以提高電力變換效率。在專利文獻1揭示有電壓變換部使用同步整流方式之DC-DC轉換器。在該同步整流方式DC-DC轉換器中，為了防止兩個開關元件同時成為導通狀態而造成短路，設置有同時使該些開關元件同時為截止(OFF)狀態之期間，即是空檔時間(Dead Time)。
另外，就以控制部之控制手法而言，例如有使用PWM(脈波寬度調變)方式之手法或使用比較器方式之手法等。在使用PWM方式之手法中，藉由將開關元件之開 關頻率設為一定，調整導通脈波寬度，使電壓變換部之輸出電壓安定化。另外，比較器方式係使用比較器，將開關元件之開關頻率設為一定，調整截止脈波寬度(即是，開關頻率)，依此使電壓變換部之輸出電壓安定化。
藉由該些控制手法之不同，比較器方式比起PWM方式，具有以下之優點。DC-DC轉換器係當作PU(Processor Unit)等之電壓源使用。在PU中，當自待機狀態移至處理狀態時，消耗電流快速增加。藉由負荷電流之快速增加，當輸出電壓快速下降時，在比較器方式DC-DC轉換器中，因藉由比較器檢測出輸出電壓之下降而立即輸出導通脈波，故在特定之截止脈波期間中比起無法輸出脈波之PWM方式，可使輸出電壓更快安定化。如此一來，比較器方式比起PWM方式，具有對負荷電流之快速增加應答特性佳的特徵。
在該比較器方式DC-DC轉換器中，設置有用以決定固定之導通脈波寬度之導通時間，或用以決定截止脈波之最小寬度之最小截止時間。該最小截止時間係藉由下述理由被設置。在比較器方式DC-DC轉換器中，於開關元件之導通/截止切換之時，有因用以驅動開關元件之驅動電路之動作狀態切換而引起高電位側之電源電壓變動之情形。尤其，高側之開關元件從導通切換至截止，低側之開關元件從截止切換至導通之時，即是輸出電壓低於基準電壓之時，比較器則動作。此時，因高電位側之電源電壓之變動而引起比較器用之電源電壓或基準電壓變動時，則有 可能比較器執行錯誤動作。因此，設置有在高電位側之電源電壓及基準電壓之變動安定之特定期間，即使比較器執行錯誤動作，也不被切換成生成導通脈波，即是用以持續生成截止脈波之最小截止時間。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2007-185050號公報
但是，在使用同步整流方式之比較器方式DC-DC轉換器中，為了設置值不同之空擋時間、導通時間及最小截止時間，必須多數具備由電阻元件和電容元件所構成之類比型延遲電路，難以小型化及低價格化。
再者，以半導體內部構成類比型延遲電路之時，因電阻元件及電容元件之製造偏壓或溫度變動引起類比型延遲電路之延遲時間，即是空檔時間、導通時間及最小截止時間之精度變差。為了提升類比型延遲電路之延遲時間之精度，雖然考慮類比型延遲電路使用修整電路元件而予以調整，但是又更加妨礙小型化及低價格化。
在此，本發明之目的係提供不妨礙小型化及低價格化，可提高導通時間、最小截止時間及空檔時間之精度的使用同步整流方式之比較器方式DC-DC轉換器。
本發明之使用同步整流方式之比較器方式DC-DC轉換器，具有：擁有開關元件，藉由因應控制訊號控制該開關元件而生成將輸入電壓予以電壓變換之輸出電壓的電壓變換部；和生成令電壓變換部之輸出電壓安定化之控制訊號的控制部，控制部具有：檢測出電壓變換部之輸出電壓小於基準電壓的比較器；於接收最小截止時間訊號之後，即於接收到來自比較器之輸出訊號之時，生成觸發訊號的觸發訊號生成部；生成僅使基準時脈延遲基準延遲量之基準延遲時脈，並且生成具有因應該基準延遲量之值的基準延遲訊號的DLL(Delay locked loop：延遲鎖定迴路)部；根據來自DLL部之基準延遲訊號，生成自來自觸發訊號生成部之觸發訊號僅延遲特定延遲量之觸發延遲訊號、自觸發延遲訊號僅延遲對應於所期待之第1空檔時間(Dead Time)之延遲量的第1空檔時間延遲訊號、自第1空檔時間延遲訊號僅延遲對應於所期待之導通時間之延遲量的導通時間延遲訊號、自導通時間延遲訊號僅延遲對應於所期待之第2空檔時間之延遲量的第2空檔時間延遲訊號，及自第2空檔時間延遲訊號僅延遲對應於所期待之最小截止時間之延遲量之最小截止時間延遲訊號的延遲部；和時序控制部，因應來自延遲部之觸發延遲訊號，決定控制訊號中之截止脈波(OFF Pulse)之結束時點，因應來自延遲部之第1空檔時間延遲訊號，決定控制訊號中之導通脈波(ON Pulse)之開始時點，因應來自延遲部之導通時間延 遲訊號，決定導通脈波之結束時點，因應來自延遲部之第2空檔時間延遲訊號，決定截止脈波之開始時點，因應來自延遲部之最小截止時間延遲訊號，生成最小截止時間訊號。
若藉由使用該同步整流方式的比較器方式DC-DC轉換器，因可以由一個DSP(Digital Signal Processor)構成決定空檔時間、導通時間及最小截止時間之DLL部及延遲部，故比起多數使用以往由電阻元件和電容元件所構成之類比型延遲電路之時，可以使控制部小型化及低價格化。
再者，若藉由使用該同步整流方式之比較器方式DC-DC轉換器時，因延遲部根據來自DLL部之基準延遲訊號，決定空檔時間、導通時間及最小截止時間，故僅提高該基準延遲訊號中之基準延遲量的精度，即是僅提高DLL部之精度，則可提高延遲部所決定之空檔時間、導通時間及最小截止時間之精度。因此，比起以往之多數類比型延遲電路之各個使用修整電路元件之時，不會妨礙小型化及低價格化，可提高空檔時間、導通時間及最小截止時間之精度。
上述DLL部以具有生成使基準時脈僅延遲基準延遲量之基準延遲時脈的DLL基準部；根據基準延遲訊號使基準時脈延遲的DLL延遲時脈之DLL延遲部；生成具有因應基準延遲時脈之相位和DLL延遲時脈之相位之差之值的基準延遲訊號之DLL比較部，藉由生成基準延遲訊號使DLL延遲時脈之相位與基準延遲時脈之相位一致， 生成具有因應基準延遲量之值的基準延遲訊號為佳。
若藉由該構成，僅提高DLL基準部之精度，則可以生成具有高精度之基準延遲量的基準延遲訊號。因此，更不會妨礙小型化及低價格化，可提高空檔時間、導通時間及最小截止時間之精度。
上述延遲部係以具有根據來自DLL部之基準延遲訊號，自來自觸發訊號生成部之觸發訊號生成具有不同延遲量之多數延遲用延遲時脈之延遲用延遲部；和生成將來自延遲用延遲部之多數延遲用延遲時脈予以分頻之分頻時脈的計數器部，自多數延遲用延遲時脈及分頻時脈決定觸發延遲訊號、第1空檔時間延遲訊號、導通時間延遲訊號、第2空檔時間延遲訊號及最小截止時間延遲訊號為佳。
若藉由該構成，計數器部因生成藉由延遲用延遲部所生成之延遲時脈之分頻時脈，故可以降低延遲用延遲部所生成之延遲時脈之數量。即是，可以縮小延遲用延遲部之電路規模。因此，可使控制部更小型化及低價格化。
上述時序控制部係以具有：因應來自延遲部之觸發延遲訊號而生成表示控制訊號中之截止脈波之結束時點的截止脈波結束訊號的截止脈波結束用比較部；因應來自延遲部之第1空檔時間延遲訊號而生成表示控制訊號中之導通脈波之開始時點的導通脈波開始訊號之導通脈波開始用比較部；因應來自延遲部之導通時間延遲訊號而生成表示導通脈波之結束時點的導通脈波結束訊號的導通脈波結束用比較部；因應來自延遲部之第2空檔時間延遲訊號而生成 表示截止脈波之開始時點的截止脈波開始訊號之截止脈波開始用比較部；因應來自延遲部之最小截止時間延遲訊號而生成最小截止時間訊號的最小截止時間用比較部；藉由執行導通脈波開始訊號和導通脈波結束訊號之邏輯運算，生成控制訊號中之導通脈波的導通脈波用邏輯運算部；和 藉由執行截止脈波結束訊號和截止脈波開始訊號之邏輯運算，生成控制訊號中之截止脈波的截止脈波用邏輯運算部為佳。
若藉由該構成，例如因可以利用與構成DLL部及延遲部之DSP相同之DSP構成時序控制部，故可以使控制部更小型化及低價格化。
若藉由本發明，則不會妨礙使用同步整流方式之比較器方式DC-DC轉換器之小型化及低價格化，可提高導通時間、最小截止時間及空檔時間之精度。
以下，針對本發明之較佳實施型態參照圖面予以詳細說明。並且，在各圖面中，對於相同或相當之部分賦予相同符號。
[第1實施型態]
第1圖為表示本發明之第1實施型態所涉及之使用同 步整流方式之比較器方式DC-DC轉換器之電路圖。第1圖所示之DC-DC轉換器1係由電壓變換器100和控制部200所構成。
電壓變換部100構成同步整流電路，因應來自控制部200之開關控制訊號SSWHG、SSWLG，在輸出端子3產生將被施加至輸入端子2之輸入電壓Vin予以電壓變換之輸出電壓Vout。電壓變換部100具備兩個開關元件11、12、驅動電路13、線圈14和電容元件15。
開關元件11、12為N型MOSFET。高側之開關元件11之汲極連接於輸入端子2，源極連接於低側之開關元件12之汲極。開關元件12之源極被接地於GND5。開關元件11、12之閘極各被連接於驅動電路13。
驅動電路13自控制部200接受開關控制訊號SSWHG、SSWLG，各供給至開關元件11、12之閘極。在本實施型態中，驅動電路13具備有放大器或供給至開關元件11之驅動訊號用之昇壓電路等。
在開關元件11之源極及開關元件12之汲極連接有線圈14之一端。線圈14之另一端連接於輸出端子3。在輸出端子3和GND5之間連接有輸出電壓平滑化用之電容元件15。
控制部200使用比較器方式，生成用以使電壓變換部100之輸出電壓Vout安定化之開關控制訊號SSWHG、SSWLG。控制部200具備有比較器20、觸發訊號生成部30、DLL部40、延遲部50和時序控制部60。
比較器20之正輸入端子連接於電壓變換部100之輸出端子3，在負輸入端子輸入基準電壓Vref。比較器20係比較來自電壓變換部100之輸出電壓Vout和基準電壓Vref，於輸出電壓Vout小於基準電壓Vref時，生成用以結束開關控制訊號SSWHG、SSWLG中之截止脈波的脈波電壓Voff1。比較器20之輸出端子係連接於觸發訊號生成部30之一方之輸入端子。
觸發訊號生成部30之另一方之輸入端子被輸入來自時序控制部60之最小截止時間訊號。觸發訊號生成部30構成AND電路，於接受到最小截止時間訊號之後，即接受到脈波電壓Voff1之時，生成用以結束開關控制訊號SSWHG、SSWLG中之截止脈波之脈波狀之觸發電壓(觸發訊號)Voff2。觸發訊號生成部30之輸出端子係連接於延遲部50之輸入端子。
如此一來，比較器20及觸發訊號生成部30於輸出電壓Vout小於基準電壓Vref之時，為了提升輸出電壓Vout，即是為了作成導通脈波，將觸發電壓Voff2輸出至延遲部50。如此一來，將該觸發電壓Voff2設為觸發，如後述般，開關控制訊號SSWLG成為低位準，於開關元件11、12之貫通防止用之空擋時間後，開關控制訊號SSWHG成為高位準。
在本實施型態中，雖然表示使用比較器20及觸發訊號生成部30之一例，但是比較器20及觸發訊號生成部30係如上述般，若可以作成用以移行至下一個脈波作成程序 之訊號即可，亦可使用各種電路方式以取代比較器20及觸發訊號生成部30。
DLL部40係接受基準時脈Cref，生成使該基準時脈Cref僅延遲基準延遲量之基準延遲時脈Cref2。再者，DLL部40係生成具有因應基準延遲量之值的基準延遲電壓(基準延遲訊號)Vd。
第2圖表示DLL部40之電路圖。如第2圖所示般，DLL部40具有高精度延遲部(DLL基準部)41，和DLL延遲部42，和放大器43，和電容元件44。並且，放大器43和電容元件44係構成記載於專利申請範圍之DLL比較部45。
高精度延遲部41具有高精度之基準延遲量。高精度延遲部41生成以該高精度之基準延遲量使基準時脈Cref延遲之基準延遲時脈Cref2。高精度延遲部41係將該基準延遲時脈Cref2輸出至放大器43之一方的輸入端子。
DLL延遲部42具有m個之DLL部分延遲部421~42m。DLL部分延遲部421~42m之各個係由電晶體Tr1~Tr6和反相器INV所構成。電晶體Tr1、Tr4為P型MOSFET，電晶體Tr2、Tr3、Tr5、Tr6為N型MOSFET。
電晶體Tr1和電晶體Tr2係反相器連接，在各個的閘極，輸入基準時脈Cref(在從輸入側起第2號以後之DLL部分延遲部中，來自前段之DLL部分延遲部之時脈)。電晶體Tr1之源極連接於高電位側之電源Vcc。另外，在電晶體Tr2之源極和GND5之間，疊接(Cadcode)電晶 體Tr3，在電晶體Tr3之閘極輸入基準延遲電壓Vd。
同樣，電晶體Tr4和電晶體Tr5係反相器連接，各個閘極連接有電晶體Tr1、Tr2之汲極。電晶體Tr4之源極連接於高電位側之電源Vcc。另外，在電晶體Tr5之源極和GND5之間，疊接(Cadcode)電晶體Tr6，在電晶體Tr6之閘極輸入基準延遲電壓Vd。電晶體Tr4和電晶體Tr5之汲極，係經反相器INV而連接於後段之DLL部分延遲部。
藉由如此之構成，因應基準延遲電壓Vd，決定電晶體Tr3、Tr6之電阻值，決定DLL部分延遲部421~42m各個之延遲量，即是DLL延遲部42之延遲量。DLL延遲部42係將具有如此決定之延遲量的DLL延遲時脈Cref3輸出至放大器43之另一方之輸入端子。
放大器43係當作推挽型之電流源而發揮功能，因應來自高精度延遲部41之基準延遲時脈Cref2之相位，和來自DLL延遲部42之DLL延遲時脈Cref3之相位之差，對電容元件44充放電，在電容元件44之端子間生成基準延遲電壓Vd。
如此一來，DLL部40係生成基準延遲電壓Vd使DLL延遲時脈Cref3之相位與基準延遲時脈Cref2之相位一致，依此生成具有高精度之基準延遲量之基準延遲電壓Vd。DLL部40係將基準延遲電壓Vd供給至延遲部50。
返回至第1圖，延遲部50係根據來自DLL部40之基準延遲電壓Vd，自來自觸發訊號生成部30之觸發電壓 Voff2生成具有不同延遲量之n個延遲時脈(延遲訊號)Cd1~Cdn。
第3圖表示延遲部50之電路圖。如第3圖所示般，延遲部50具有延遲用延遲部51，和計數器部54和解碼器55。
延遲用延遲部51係根據來自DLL部40之基準延遲電壓Vd，自來自觸發訊號生成部30之觸發電壓Voff2生成具有不同延遲量之m個(m<n)延遲用延遲訊號Sd1~Sdm。延遲用延遲部51具有AND電路52和m個之延遲用部分延遲部531~53m。在AND電路52之一方之輸入端子，輸入觸發電壓Voff2，在另一方之輸入端子，輸入來自延遲用延遲部53之延遲用延遲訊號Sdm。AND電路52之輸出端子係連接於延遲用部分延遲部531之輸入端子。延遲用部分延遲部531~53m之各個係與DLL部分延遲部421~42m之各個相同，由電晶體Tr1~Tr6和反相器INV所構成。
藉由如此之構成，因應基準延遲電壓Vd，決定電晶體Tr3、Tr6之電阻值，決定延遲用部分延遲部531~53m各個之延遲量。延遲用部分延遲部531~53m係將如此決定而具有延遲量之延遲用延遲訊號Sd1~Sdm供給至解碼器55，並且將延遲用延遲訊號Sdm供給至計數器部54之輸入端子。
計數器部54係生成將來自延遲用延遲部51之延遲用延遲訊號Sdm予以分頻之p個(p=n-m)之分頻訊號Sdm+1 ~Sdn。計數器部54具有p個之D-FF部541~54P。在D-FF部541之時脈端子輸入來自延遲用延遲部51之延遲訊號Sdm(在從輸入側起第2號之後的D-FF部中，來自前段之D-FF部之正轉訊號)，在資料輸入端子輸入反轉輸出訊號Sdm+1。D-FF部541之正轉輸出訊號被供給至D-FF部542之時脈端子(在從輸入側起第2號之後之D-FF部中，後段之D-FF部)，在重置端子輸入當作重置訊號之來自觸發訊號生成部30的觸發電壓Voff2。
藉由如此構成，D-FF部541~54P係將延遲用延遲訊號Sdm設為兩倍、4倍…之分頻訊號Sdm+1~Sdn供給至解碼器55。再者，D-FF部541~54P係因應觸發電壓Voff2而重置，依此至接著從延遲用延遲部51輸入延遲用延遲訊號Sdm，停止分頻訊號Sdm+1~Sdn之生成。
藉由解碼器55解碼來自延遲用延遲部51之延遲用延遲訊號Sd1~Sdm，和來自計數器部54之分頻訊號Sdm+1~Sdn，生成例如具有以1ns刻度不同之延遲量的n個延遲時脈Cd1~Cdn。該些延遲時脈Cd1~Cdn包含有相當於所期待之第1空檔時間、所期待之第2空檔時間、所期待之導通時間及所期待之最小截止時間之各個之延遲量的延遲時脈。
在此，所期待之導通時間，即是導通脈波寬度Ton係根據輸入電壓值Vin、輸出電壓值Vout、所期待之開關頻率f，可以藉由下述式予以設定。
Ton=(1/f)×(Vout/Vin)
例如，為Vin=5V，Vout=1V，欲將開關頻率設為f=500kHz之時，若設定成Ton-400ns即可。此時，所期待之第1空檔時間及所期待之第2空檔時間以40ns為佳，所期待之最小截止時間以200ns左右為佳。
依此，例如延遲部50生成n個延遲時脈Cd1~Cdn，並供給至時序控制部60，該n個延遲時脈Cd1~Cdn包含有自觸發電壓Voff2僅延遲最小延遲量1ns之觸發時脈(觸發延遲訊號)Cd1，和自該觸發延遲時脈Cd1僅延遲所期待之第1空檔時間40ns之延遲量的第1空檔時間延遲時脈(第1空檔時間延遲訊號)Cd41，和自該第1空檔時間延遲時脈Cd41僅延遲所期待之導通時間400ns之延遲量的導通時間延遲時脈(導通時間延遲訊號)Cd441，和自該導通時間延遲時脈Cd441僅延遲所期待之第2空檔時間40ns之延遲量的第2空檔時間延遲時脈(第2空檔時間延遲訊號)Cd481，和自該第2空檔時間延遲時脈Cd481僅延遲所期待之最小截止時間200ns之延遲量的最小截止時間延遲時脈(最小截止時間延遲訊號)Cd681。
返回第1圖，時序控制部60係根據來自延遲部50之延遲時脈Cd1~Cdn中之觸發延遲時脈Cd1、第1空檔時間延遲時脈Cd41、導通時間延遲時脈Cd441、第2空檔時間延遲時脈Cd481、最小截止時間延遲時脈Cd681及具有最大延遲量之延遲時脈Cdn，生成開關控制訊號SSWHG、SSWLG。
第4圖表示時序控制部60之電路圖。如第4圖所示 般，時序控制部60構成解碼器，具有截止脈波結束用比較部61、導通脈波開始用比較部62、導通脈波結束用比較部63、截止脈波開始用比較部64、最小截止時間用比較部65、反相器66、69、導通脈波用AND電路(導通脈波用邏輯運算部)67，和截止脈波用OR電路(截止脈波用邏輯運算部)68。
在截止脈波結束用比較部61之一方之輸入端子，輸入延遲時脈Cdn，在另一方之輸入端子輸入觸發延遲時脈Cd1。截止脈波結束用比較部61係因應該觸發延遲時脈Cd1，生成表示開關控制訊號SSWLG中之截止脈波之結束時點的截止脈波結束訊號Soffe。
在導通脈波開始用比較部62之一方之輸入端子，輸入延遲時脈Cdn，在另一方之輸入端子輸入第1空檔時間延遲時脈Cd41。導通脈波開始用比較部62係因應第1空檔時間延遲時脈Cd41，生成表示開關控制訊號SSWHG中之導通脈波之開始時點的導通脈波開始訊號Sons。
在導通脈波結束用比較部63之一方之輸入端子，輸入延遲時脈Cdn，在另一方之輸入端子輸入導通時間延遲時脈Cd441。導通脈波結束用比較部63係因應該導通時間延遲時脈Cd441，生成表示開關控制訊號SSWHG中之導通脈波之結束時點的導通脈波結束訊號Sone。
在截止脈波開始用比較部64之一方之輸入端子，輸入延遲時脈Cdn，在另一方之輸入端子輸入第2空檔時間延遲時脈Cd481。截止脈波開始用比較部64係因應第2空 檔時間延遲時脈Cd481，生成表示開關控制訊號SSWLG中之截止脈波之開始時點的截止脈波開始訊號Soffs。
在最小截止時間用比較部65之一方之輸入端子，輸入延遲時脈Cdn，在另一方之輸入端子輸入最小截止時間延遲時脈Cd681。最小截止時間用比較部65係因應該最小截止時間延遲時脈Cd681，生成最小截止時間訊號Soffmin。
導通脈波用AND電路67係求出來自導通脈波開始用比較部62之導通脈波開始訊號Sons，和藉由反相器66使來自導通脈波結束用比較部63之導通脈波結束訊號Sone反轉之訊號之邏輯積，生成開關控制訊號SSWHG中之導通脈波。如此一來，決定開關控制訊號SSWHG中之導通脈波之開始時點及結束時點。
截止脈波用OR電路68係求出藉由反相器69使來自截止脈波結束用比較部61之截止脈波結束訊號Soffe反轉之訊號，和來自截止脈波開始用比較部64之截止脈波開始訊號Soffs之邏輯和，生成開關控制訊號SSWLG中之截止脈波。如此一來，決定開關控制訊號SSWLG中之截止脈波之開始時點及結束時點。
如此一來，時序控制部60生成具有空擋時間40ns、導通時間400ns、最小截止時間200ns之開關控制訊號SSWHG、SSWLG。
接著，說明DC-DC轉換器1之動作。第5圖為表示DC-DC轉換器1中之各訊號波形之時序圖，第6圖為表示 DC-DC轉換器1之控制部200中之各訊號波形之時序圖。
當輸出電壓Vout下降，到達基準電壓Vref時(第5圖(a))，藉由控制部200之比較器20，生成高位準之脈波電壓Voff1(第5圖(c)、第6圖(a))。此時，當藉由時序控制部60生成最小截止時間訊號Soffmin時，則依據觸發訊號生成部30生成高位準之觸發電壓Voff2，依據延遲部50，根據來自DLL部40之基準延遲電壓Vd，生成以1ns間隔延遲的n個延遲時脈Cd1~Cdn(第6圖(b)至(d))。
首先，當生成藉由延遲部50延遲1ns之觸發延遲時脈Cd1之時，藉由時序控制部60之截止脈波結束用比較器61，生成截止脈波結束用訊號Soffe(第6圖(e))，藉由截止脈波用AND電路68，開關控制訊號SSWLG中之截止脈波Poff之產生在截止脈波Poff之結束時點Toffe結束(第6圖(k)、第5圖(e))。如此一來，開關元件12成為截止狀態。
之後，當生成藉由延遲部50延遲第1空檔時間40ns之第1空擋時間延遲時脈Cd41之時，藉由時序控制部60之導通脈波開始用比較器62，生成導通脈波開始訊號Sons(第6圖(f))，藉由導通脈波用AND電路67，開關控制訊號SSWHG中之導通脈波Pon之產生在導通脈波Pon之開始時點Tons開始(第6圖(j)、第5圖(d))。如此一來，開關元件11成為導通狀態，線圈電流IL增加(第5圖(b))，生成電壓Vout則上升(第5 圖(a))。
之後，當生成藉由延遲部50延遲導通時間400ns之導通時間延遲時脈Cd441之時，藉由時序控制部60之導通脈波結束用比較器63，生成導通脈波結束訊號Sone(第6圖(g))，藉由導通脈波用AND電路67，開關控制訊號SSWHG中之導通脈波Pon之產生在導通脈波Pon之結束時點Tone結束(第6圖(j)、第5圖(d))。如此一來，開關元件11成為截止狀態。
之後，當生成藉由延遲部50延遲第2空檔時間40ns之第2空擋時間延遲時脈Cd481之時，藉由時序控制部60之截止脈波開始用比較器64，生成截止脈波開始訊號Soffs(第6圖(h))，藉由截止脈波用OR電路68，開關控制訊號SSWLG中之截止脈波Poff之產生在導通脈波Poff之開始時點Toffs開始(第6圖(k)、第5圖(e))。如此一來，開關元件12成為導通狀態，線圈電流IL減少(第5圖(b))，輸出電壓Vout下降(第5圖(a))。
之後，當生成藉由延遲部50延遲最小截止時間200ns之最小截止時間延遲時脈Cd681時，則生成最小截止時間訊號Soffmin(第6圖(i))。依此，當接著輸出電壓Vout下降，到達至基準電壓Vref而藉由比較生成藉由比較器20而生成高位準之脈波電壓Voff1之時，則可返回上述動作。並且，藉由設置最小截止時間200ns，如上述般，以及後述般，可以防止在將開關元件11、12予以開 關之時所產生之變動及雜訊而引起之比較器20的錯誤動作。
如此一來，導通脈波Pon之脈波寬度係被設定在400ns之固定之導通時間。
再者，在導通脈波Pon和截止脈波Poff之間設置40ns之空檔時間，並且在截止脈波Poff和導通脈波Pon之間設置40ns之空檔時間，可以防止開關元件11、12之同時導通。即是，可以防止貫通電流流入開關元件11、12。其結果，可以提升電力轉換效率。
再者，設定200ns之最小截止時間，可以防止截止脈波Poff之脈波寬度變窄至200ns以下。在此，在比較器方式DC-DC轉換器中，於開關元件之導通/截止切換之時，有因用以驅動開關元件之驅動電路之動作狀態切換而引起高電位側之電源電壓變動之情形。尤其，高側之開關元件從導通切換至截止，低側之開關元件從截止切換至導通之時，輸出電壓低於基準電壓之時，比較器則動作。此時，因高電位側之電源電壓之變動而引起比較器用之電源電壓或基準電壓變動時，則有可能比較器執行錯誤動作。但是，在DC-DC轉換器中，因設定200ns之最小截止時間，故直至高電位側之電源電壓及基準電壓之變動安定為止，不會開始生成導通脈波。即是，200ns之最小截止時間之期間，例如即使比較器20執行錯誤動作，亦持續生成截止脈波。
若藉由使用該第1實施型態之DC-DC轉換器1時， 因可以由DSP(Digital Signal Processor)構成決定空檔時間、導通時間及最小截止時間之DLL部40及延遲部50，故比起多數使用以往由電阻元件和電容元件所構成之類比型延遲電路之時，可以使控制部200小型化及低價格化。再者，即使以DSP構成控制部200亦可。此時，可以由進行AD變換之AD變換部與DSP構成控制部200之輸出電壓Vout。
再者，若藉由第1實施型態之DC-DC轉換器1時，因延遲部50根據來自DLL部40之基準延遲電壓Vd，決定空檔時間、導通時間及最小截止時間，故僅提高該基準延遲電壓Vd中之基準延遲量的精度，即是僅提高DLL部40之精度，則可提高延遲部50所決定之空檔時間、導通時間及最小截止時間之精度。因此，比起以往之多數類比型延遲電路之各個使用修整電路元件之時，不會妨礙小型化及低價格化，可提高空檔時間、導通時間及最小截止之精度。
再者，若藉由第1實施型態之DC-DC轉換器1時，僅提高DLL部40中之高精度延遲部41之精度，則可以生成具有高精度之基準延遲量的基準延遲電壓Vd。因此，更不會妨礙小型化及低價格化，可提高空檔時間、導通時間及最小截止時間之精度。
再者，若藉由第1實施型態之DC-DC轉換器1時，因延遲部50中之計數器部54生成藉由延遲用延遲部51所生成之延遲用延遲訊號Sd1~Sdm之分頻訊號Sdm+1~ Sdn，故再用以生成所需之延遲時脈Cd1~Cdn之訊號中，可以降低延遲用延遲部51生成之延遲訊號之數量。即是，可以縮小延遲用延遲部51之電路規模。因此，可使控制部200更小型化及低價格化。
再者，若藉由第1實施型態之DC-DC轉換器1時，例如因可以利用與構成DLL部40及延遲部50之DSP相同之DSP構成時序控制部60，故可以使控制部200更小型化及低價格化。
[第2實施型態]
第7圖為表示本發明之第2實施型態所涉及之使用同步整流方式之比較器方式DC-DC轉換器之電路圖。第7圖所示之DC-DC轉換器1A係在DC-DC轉換器1中具備控制部200A以取代控制部200之構成，與第1實施型態不同。
控制部200A係在控制部200中，具備DLL部40A以取代DLL部40，又具備有調整部70A之點，與控制部200不同。控制部200A之其他構成與控制部200相同。
調整部70A係接受開關控制訊號SSWHG(或是SSWLG)，並且接受基準時脈Cref5。調整部70A係比較開關控制訊號SSWHG(或是SSWLG)和基準時脈Cref5，因應該比較結果，調整導通脈波之特定導通寬度，使開關控制訊號SSWHG、SSWLG之頻率一定。具體而言，調整部70A計數開關控制訊號SSWHG中之導通脈波(或是開關控制訊 號SSWLG中之截止脈波)，並且計數基準時脈Cref5，以開關控制訊號SSWHG(或是SSWLG)之計數值和基準時脈Cref5之計數值相等之方式，生成用以調整導通脈波之特定導通寬度之頻率控制號Sf。在本實施型態所涉及之比較器方式DC-DC轉換器中，將頻率控制訊號Sf設為4位元之數位訊號。
第8圖為表示第7圖所示之調整部70A的電路圖。如第8圖所示之調整部70A，具有兩個計數器71、72，和可逆計數器73。
在第1計數器71之輸入端子輸入開關控制訊號SSWHG，在重置端子輸入第2計數器72之輸出電壓。例如，第1計數器71為4位元計數器。第1計數器71計數開關控制訊號SSWHG之導通脈波，於計數值成為最大值「1111」時，輸出高位準之脈波電壓，並且於「1111」之下一個計數時，重置輸出電壓。再者，第1計數器71即使在第2計數器72之輸出電壓成為高位準之時，也重置輸出電壓。第1計數器71之輸出端子係連接於可逆計數器73之一方之輸入端子。
在第2計數器72之輸入端子輸入基準時脈Cref5，在重置端子輸入第1計數器71之輸出電壓。例如，第2計數器72為4位元計數器。第2計數器72計數基準時脈Cref5之週期，於計數值成為最大值「1111」時，輸出高位準之脈波電壓，並且於「1111」之下一個計數時，重置輸出電壓。再者，第2計數器72即使在第1計數器71之 輸出電壓成為高位準之時，也重置輸出電壓。第2計數器72之輸出端子係連接於可逆計數器73之另一方之輸入端子。
可逆計數器73係接受來自第1計數器71之脈波電壓和來自第2計數器72之脈波電壓Vdown、Vup，增減計數值。在本實施型態中，可逆計數器73係從第1計數器71輸入高位準之脈波電壓Vdown之時，減少計數值，於自第2計數器72輸入高位準之脈波電壓Vup之時，增加計數值。可逆計數值73係將4位元之數位頻率控制訊號Sf輸出至DLL部40A。
第9圖表示DLL部40A之電路圖。第9圖所示之DLL部40A係在DLL部40中又具備有數位/類比變換部(以下，稱為DAC)46和放大器47之構成，與DLL部40不同。
DAC46係將來自調整部70A之頻率控制訊號Sf予以數位/類比變換，輸出至放大器47之一方的輸入端子。在放大器47之另一方之輸入端子輸入基準電壓Vref2。放大器47係當作推挽型之電流源而發揮功能，例如於頻率控制訊號Sf為基準電壓Vref2以上之時，對電容元件44供給電流，於頻率控制訊號Sf小於基準電壓Vref2之時，從電容元件44除去電流。即是，放大器47係於頻率控制訊號Sf為基準電壓Vref2以上之時，增加基準延遲電壓Vd之值，於頻率控制訊號Sf小於基準電壓Vref2之時，減少基準延遲電壓Vd之值。
即使在該第2實施型態之DC-DC轉換器1A中，因具備與第1實施型態之DC-DC轉換器1相同之構成，故可以取得與第1實施型態之DC-DC轉換器1相同之優點。
在此，當例如環境溫度上升時，電路元件之內部電阻增加，內部損失增加。此時，在比較器方式DC-DC轉換器中，為了補償因內部損失之增加而造成輸出電壓下降，截止脈波寬度變短，增加導通負載。如此一來，在比較器方式DC-DC轉換器中，因環境溫度之變動，引起開關頻率也漸漸變動。即使藉由其他輸入電壓、輸出電壓及輸出電流之變動，截止脈波寬度也變動，開關頻率也變動。依據開關頻率之變動，輸出電壓之波紋變動，PU等之後段電路有可能執行錯誤動作。再者，有可能需要涵蓋寬頻域之EMI對策。
但是，若藉由第2實施型態之DC-DC轉換器1A時，當環境溫度下降時，例如開關元件11、12或線圈14等之內部電阻值下降，內部損失下降。此時，為了補償出電壓Vout之上升，截止脈波Poff之截止寬度變寬，減少導通負載。另外，導通脈波Pon之特定之導通寬度係藉由調整部70A被調整。
具體而言，因開關控制訊號SSWHG、SSWLG之開關頻率低於基準時脈Cref5之頻率(第10圖(a)、(c))，故第2計數器72較第1計數器71先結束計數，輸出高位準之脈波電壓Vup(第10圖((b))。另外，第1計數器71之輸出電壓Vdown保持低位準狀態(第10圖 (d))。其結果，可逆計數器73上升頻率控制訊號Sf之值(第10圖(e))。
如此一來，放大器47將與頻率控制訊號Sf和基準電壓Vref2之差量電壓呈比例之電流供給至電容元件44，基準延遲電壓Vd上升。依此，延遲部50中之延遲量減少，導通時間、第1及第2空檔時間及最小截止時間變小。其結果，導通脈波Pon之導通寬度變窄，因藉由Vin和Vout決定導通負載，故截止脈波Poff之截止寬度也變窄，開關頻率上升。如此一來，因調整部70A係控制成使開關頻率接近於基準時脈Cref5之頻率，故降低開關頻率之變動。
另外，當例如環境溫度上升時，例如開關元件11、12或線圈14等之內部電阻值增加，內部損失增加。此時，為了補償輸出電壓Vout之下降，截止脈波Poff之截止寬度變窄，增加導通負載。另外，導通脈波Pon之特定之導通寬度係藉由調整部70A被調整。
具體而言，因開關控制訊號SSWHG、SSWLG之開關頻率高於基準時脈Cref5之頻率，故第1計數器71較第2計數器72先結束計數，輸出高位準之脈波電壓Vdown。另外，第2計數器72之輸出電壓Vup保持低位準狀態。其結果，可逆計數器73降低頻率控制訊號Sf之值。
如此一來，放大器47從電容元件44除去與頻率控制訊號Sf和基準電壓Vref2之差量電壓呈比例之電流，基準延遲電壓Vd減少。依此，延遲部50中之延遲量增加， 導通時間、第1及第2空檔時間及最小截止時間變大。其結果，導通脈波Pon之導通寬度變寬，因藉由Vin和Vout決定導通負載，故截止脈波Poff之截止寬度也變寬，開關頻率減少。如此一來，因調整部70A係控制成使開關頻率接近於基準時脈Cref5之頻率，故降低開關頻率之變動。
如此一來，若藉由第2實施型態之比較器方式DC-DC轉換器1A，則不會損失相對於負荷電流之快速增加的應答特性，可以降低因環境溫度之變動等所引起之變換損耗之變動、輸入輸出電壓之變動、輸出電流之變動而產生之開關頻率之變動。其結果，可以降低輸出電壓之波紋的變動，並可以防止PU等之後段電路之錯誤動作。再者，不需要涵蓋寬頻域之EMI對策，可以容易且便宜執行EMI對策。
並且，本發明並不限定於上述本實施型態，可做各種變形。
在第2實施型態中，調整部70A中之基準時脈Cref5之頻率雖然設為與開關控制訊號SSWHG之頻率相同，但是基準時脈Cref5之頻率和開關控制訊號SSWHG之頻率之比即使為N：M(M及N為自然數)亦可。此時，調整部70A係以比較開關控制訊號SSWHG之計數值和基準時脈Cref5之計數值之比成為M：N之方式，調整開關控制訊號SSWHG中之導通脈波Pon之特定的導通寬度。尤其，以基準時脈Cref5之頻率低於開關控制訊號SSWHG之頻率為佳。若依 此，可降低消耗電流。
再者，在第2實施型態中，第1計數器71雖然計數開關控制訊號SSWHG中之導通脈波，但是即使計數開關控制訊號SSWLG中之截止脈波亦可。
再者，在第2實施型態中，為了使頻率一定，雖然藉由調整部70A調整DLL部40A之基準延遲電壓Vd，但即使藉由調整部70A僅調整延遲部50之導通時間延遲時脈Cd441亦可。若藉由此，藉由邊將空檔時間及最小偏移時間保持一定，邊僅使導通時間變動，可以使頻率成為一定。
再者，在本實施型態中，雖然使用n型MOSFET當作電壓變換部100中之開關元件11，但是即使使用p型MOSFET亦可。並且，本實施型態中之開關元件或電晶體，亦可適當如FET或雙極電晶體之各種電晶體。
[產業上之利用可行性]
可以適用於不會妨礙小型化及低價格化，並提昇使用同步整流方式之比較器方式DC-DC轉換器中之導通時間、最小截止時間及空檔時間之精度之用途上。
11、12‧‧‧開關元件
13‧‧‧驅動電路
14‧‧‧線圈
15‧‧‧電容元件
20‧‧‧比較器
30‧‧‧觸發訊號生成部
40、40A‧‧‧DLL部
41‧‧‧高精度延遲部(DLL基準部)
42‧‧‧DLL延遲部
421~42m‧‧‧DLL部分延遲部
43‧‧‧放大器
44‧‧‧電容元件
45‧‧‧DLL比較部
46‧‧‧DAC
47‧‧‧放大器
50‧‧‧延遲部
51‧‧‧延遲用延遲部
52‧‧‧AND電路
531~53m‧‧‧延遲用部分延遲部
54‧‧‧計數器部
541~54p‧‧‧D-FF部
60‧‧‧時序控制部
61‧‧‧截止脈波結束用比較部
62‧‧‧導通脈波開始用比較部
63‧‧‧導通脈波結束用比較部
64‧‧‧截止脈波開始用比較部
65‧‧‧最小截止時間用比較部
66‧‧‧反相器
67‧‧‧導通脈波用AND電路(導通脈波用邏輯運算部)
68‧‧‧截止脈波用OR電路(截止脈波用邏輯運算部)
70A‧‧‧調整部
71、72‧‧‧計數器
73‧‧‧可逆計數器
100‧‧‧電壓變換部
200、200A‧‧‧控制部
第1圖為表示本發明之第1實施型態所涉及之比較器方式DC-DC轉換器之電路圖。
第2圖為表示第1圖所示之DLL部的電路圖。
第3圖為表示第1圖所示之延遲部的電路圖。
第4圖為表示第1圖所示之時序控制部的電路圖。
第5圖為表示本發明之第1實施型態所涉及之比較器方式DC-DC轉換器之各訊號波形的時序圖。
第6圖為表示本發明之第1實施型態所涉及之比較器方式DC-DC轉換器中之控制部之各訊號波形的時序圖。
第7圖為表示本發明之第2實施型態所涉及之比較器方式DC-DC轉換器之電路圖。
第8圖為表示第7圖所示之調整部的電路圖。
第9圖為表示第7圖所示之延遲部的電路圖。
第10圖為表示第8圖所示之調整部之各訊號波形的時序圖。
1‧‧‧DC-DC轉換器
2‧‧‧輸入端子
3‧‧‧輸出端子
11、12‧‧‧開關元件
13‧‧‧驅動電路
14‧‧‧線圈
15‧‧‧電容元件
20‧‧‧比較器
30‧‧‧觸發訊號生成部
40‧‧‧DLL部
50‧‧‧延遲部
60‧‧‧時序控制部
100‧‧‧電壓變換部
200‧‧‧控制部
Vin‧‧‧輸入電壓
Vout‧‧‧輸出電壓
SSWHG、SSWLG‧‧‧開關控制訊號
Vref‧‧‧基準電壓
Voff1‧‧‧脈波電壓
Voff2‧‧‧觸發電壓
Cref‧‧‧基準時脈
Vd‧‧‧基準延遲電壓(基準延遲訊號)
Cd1~Cdn‧‧‧延遲時脈(延遲訊號)
Soffmin‧‧‧最小截止時間訊號

Claims (4)

  1. 一種使用同步整流之比較器方式DC-DC轉換器，其特徵為：具備電壓變換部，具有開關元件，藉由因應控制訊號控制該開關元件，生成將輸入電壓予以電壓變化之輸出電壓；和控制部，生成用以使上述電壓變換部之上述輸出電壓安定化之上述控制訊號，上述控制部具有比較器，用以檢測出上述電壓變換部之上述輸出電壓小於基準電壓；觸發訊號生成部，於接收最小截止時間訊號之後，即於接收到來自上述比較器之輸出訊號之時，生成觸發訊號；DLL(Delay locked loop：延遲鎖定迴路)部，生成僅使基準時脈延遲基準延遲量之基準延遲時脈，並且生成具有因應該基準延遲量之值的基準延遲訊號；延遲部，根據來自上述DLL部之上述基準延遲訊號，生成自來自上述觸發訊號生成部之上述觸發訊號僅延遲特定延遲量之觸發延遲訊號、自該觸發延遲訊號僅延遲對應於所期待之第1空檔時間(Dead Time)之延遲量的第1空檔時間延遲訊號、自該第1空檔時間延遲訊號僅延遲對應於所期待之導通時間之延遲量的導通時間延遲訊號、自該導通時間延遲訊號僅延遲對應於所期待之第2空 檔時間之延遲量的第2空檔時間延遲訊號，及自該第2空檔時間延遲訊號僅延遲對應於所期待之最小截止時間之延遲量之最小截止時間延遲訊號；和時序控制部，因應來自上述延遲部之上述觸發延遲訊號，決定上述控制訊號中之截止脈波(OFF Pulse)之結束時點，因應來自上述延遲部之上述第1空檔時間延遲訊號，決定上述控制訊號中之導通脈波(ON Pulse)之開始時點，因應來自上述延遲部之上述導通時間延遲訊號，決定上述導通脈波之結束時點，因應來自上述延遲部之上述第2空檔時間延遲訊號，決定上述截止脈波之開始時點，因應來自上述延遲部之上述最小截止時間延遲訊號，生成上述最小截止時間訊號。
  2. 如申請專利範圍第1項所記載之使用同步整流之比較器方式DC-DC轉換器，其中上述DLL部具有DLL基準部，用以生成僅使上述基準時脈延遲上述基準延遲量之上述基準延遲時脈；DLL延遲部，用以生成根據上述基準延遲訊號使上述基準時脈延遲之DLL延遲時脈；和DLL比較部，用以生成具有因應上述基準延遲時脈之相位和上述DLL延遲時脈之相位之差的值之上述基準延遲訊號，生成上述基準延遲訊號，以使上述DLL延遲時脈之相位與上述基準延遲時脈之相位一致，依此生成具有因應 上述基準延遲量之值的上述基準延遲訊號。
  3. 如申請專利範圍第1項所記載之使用同步整流之比較器方式DC-DC轉換器，其中上述延遲部具有延遲用延遲部，根據來自上述DLL部之上述基準延遲訊號，從來自上述觸發訊號生成部之上述觸發訊號生成具有不同延遲量之多數延遲用延遲時脈；和計數器部，用以生成將來自上述延遲用延遲部之上述多數延遲用延遲時脈予以分頻之分頻時脈，自上述多數延遲用延遲時脈及上述分頻時脈，決定上述觸發延遲訊號、上述第1空檔時間延遲訊號、上述導通時間延遲訊號、上述第2空檔時間延遲訊號及上述最小截止時間延遲訊號。
  4. 如申請專利範圍第1項所記載之使用同步整流之比較器方式DC-DC轉換器，其中上述時序控制部具有截止脈波結束用比較部，因應來自上述延遲部之上述觸發延遲訊號而生成表示上述控制訊號中之上述截止脈波之結束時點的截止脈波結束訊號；導通脈波開始用比較部，因應來自上述延遲部之上述第1空檔時間延遲訊號而生成表示上述控制訊號中之上述導通脈波之開始時點的導通脈波開始訊號；導通脈波結束用比較部，因應來自上述延遲部之上述導通時間延遲訊號而生成表示上述導通脈波之結束時點的 導通脈波結束訊號；截止脈波開始用比較部，因應來自上述延遲部之上述第2空檔時間延遲訊號而生成表示上述截止脈波之開始時點的截止脈波開始訊號；最小截止時間用比較部，因應來自上述延遲部之上述最小截止時間延遲訊號而生成上述最小截止時間訊號；導通脈波用邏輯運算部，藉由執行上述導通脈波開始訊號和上述導通脈波結束訊號之邏輯運算，生成上述控制訊號中之上述導通脈波；和截止脈波用邏輯運算部，藉由執行上述截止脈波結束訊號和上述截止脈波開始訊號之邏輯運算，生成上述控制訊號中之上述截止脈波。
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