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TWI418030B - 半導體裝置 - Google Patents

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TWI418030B
TWI418030B TW095145043A TW95145043A TWI418030B TW I418030 B TWI418030 B TW I418030B TW 095145043 A TW095145043 A TW 095145043A TW 95145043 A TW95145043 A TW 95145043A TW I418030 B TWI418030 B TW I418030B
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TW
Taiwan
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transistor
field
type
semiconductor device
Prior art date
Application number
TW095145043A
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English (en)
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TW200733382A (en
Inventor
Tadahiro Ohmi
Akinobu Teramoto
Original Assignee
Univ Tohoku
Found Advancement Int Science
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Tohoku, Found Advancement Int Science filed Critical Univ Tohoku
Publication of TW200733382A publication Critical patent/TW200733382A/zh
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

半導體裝置
本發明係關於IC、LSI等之半導體裝置。
圖10顯示，就習知的半導體裝置之構成而言，使用於半導體裝置的電子電路之一的CMOS反相電路。圖10(a)係將CMOS反相電路之斷面加以模式化地顯示；而圖10(b)則將其俯視圖加以顯示。為簡單明瞭，於圖10(b)中，省略配線8~11之標示。
於圖10(a)中，1係電子電路所形成之p型半導體基板；2係形成於p型半導體基板1之n型不純物領域；3a、3b係形成於n型不純物領域2之高濃度p型不純物領域；4a、4b係形成於p型半導體基板1之高濃度n型不純物領域；5係SiO2 等之閘絕緣膜，用以將閘電極6與p型半導體基板1二者，以及閘電極7與n型不純物領域2二者分別加以絕緣；6、7則係形成於閘絕緣膜5上之閘電極。
在此，n型不純物領域2、高濃度p型不純物領域3a、3b，以及閘電極7三者構成p通道金氧半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)；另一方面，p型半導體基板1、高濃度n型不純物領域4a、4b，以及閘電極6三者構成n通道MOSFET。8係閘配線，連接到n通道MOSFET及p通道MOSFET之閘電極6、7，並且用以施加作為CMOS反相電路之輸入信號的共通電壓。9係輸出配線，連接到p通道MOSFET之汲極電極(高濃度p型不純物領域3a)及n通道MOSFET之汲極電極(高濃度n型不純物領域4b)，並且用以引出CMOS反相器之輸出信號。10、11係電源配線，用以將電源電位分別供應至n通道MOSFET之源極電極(高濃度n型不純物領域4a)及p通道MOSFET之源極電極(高濃度p型不純物領域3b)。
接著，針對此CMOS反相電路的動作加以說明。於圖10(a)之p通道MOSFET及n通道MOSFET所構成的CMOS反相電路中，將連接到n通道．電晶體之源極電極的電源配線10加以接地(0V)；而對於連接到p通道．電晶體之源極電極的電源配線11，則施加電源電壓(例如5V)。此外，就輸入信號而言，當施加0V到閘配線8，n通道．電晶體切換成[OFF]，p通道．電晶體則切換成[ON]。因此，將與電源配線11相同之電源電壓(5V)加以輸出至輸出配線9。另一方面，當施加5V至閘配線8時，則與前述之情況相反，n通道．電晶體切換成[ON]，p通道．電晶體則切換成[OFF]。此外，將與電源配線10相同之接地電壓(0V)加以輸出至輸出配線9。
於此等CMOS型電路中，流過電晶體之電流在輸出沒有變化時，將幾乎不流動；係主要在輸出產生變化時，該電流則流動。亦即，閘配線8成為0V時，通過p通道．電晶體而用以將輸出配線9加以充電之輸出電流將產生流動；另一方面，閘配線8成為5V時，通過n通道．電晶體而用以將輸出配線9之電荷加以放電之輸出電流將產生流動。如前述般，圖10(a)之CMOS電路係形成將輸入與逆極性的信號加以輸出之換流電路。由於此等換流電路於開關時，使起動速度及關閉速度成為相同，因此必須使相同電流流到p通道．電晶體與n通道．電晶體。
然而，例如，在(100)面之p通道．電晶體之載體的正電洞，比起n通道．電晶體之載體的電子，其移動度較小，二者比例係1：3。因此，於使p通道．電晶體與n通道．電晶體之面積相同時，其等之電流驅動能力將產生差異，動作速度不一致。於是，如圖10(b)所示，對於p通道．電晶體之汲極電極3a、源極電極3b、閘電極7之面積，並非將其對應於n通道．電晶體之汲極電極4b、源極電極4a、閘電極6之面積，而係對應於其移動度之比而加以放大，並且使電流驅動能力約略相同；藉此，使開關速度同等。但是，因此p通道．電晶體所佔之面積成為n通道．電晶體之3倍大小，而p通道．電晶體與n通道．電晶體二者所佔之面積成為不平衡，並且成為半導體裝置提高集積度時之障礙。
就提高p通道．電晶體之電流驅動能力的先前文獻而言，有下述之專利文獻1。於專利文獻1中，藉由使用(110)面，以提高p通道．電晶體之電流驅動能力。又，專利文獻2敘述：使用SOI基板，而在SOI基板上形成Accumulation型之p通道．電晶體，並且提高p通道．電晶體之電流驅動能力。但是，於使用任意之基板時，在[ON]的狀態下，並無法使大小相同之n通道．電晶體與p通道．電晶體二者的電流驅動能力實際上同等。又，關於專利文獻2所揭露的accumulation型之電晶體卻有以下之缺點：其除了閘電極以外，仍需要基板電極，並且於兩電極必須在通道領域形成空乏層，而施加用以將通道夾止的電壓；以致於帶來構造上及電路上之繁雜。
專利文獻1：日本專利特開2003－115587號公報專利文獻2：日本專利特開平07－086422號公報
如前述般，使用(100)面之結晶面的CMOS電路中，相同面積之n通道．電晶體與p通道．電晶體二者之電流驅動能力相異，開關速度也相異。為使該開關速度(起動、關閉)相同，有必要加大p通道．電晶體之通道寬度。因此，n通道．電晶體與p通道．電晶體二者所佔之面積成為不平衡，並且成為半導體裝置提高集積度時之障礙。
於先行申請之專利文獻1中，雖然提高p通道．電晶體之電流驅動能力，但是就使n通道．電晶體與p通道．電晶體二者之大小相同而言，則不夠完善。
本發明之目的在於，對構成CMOS電路之一對相異導電型的電晶體，將其等之開關速度採用實質相同或同等，並且電極之面積採用實質相同或同等。藉此，以製造出可提高集積度之半導體裝置。
本發明之其他目的在提供一種構造上及電路上皆不複雜的accumulation型電晶體。
依申請專利範圍第1項、第2項之半導體裝置，其特徵如下；於該半導體裝置中，SOI(Silicon on Insulator)基板上具備一種電路，該電路至少具有一對通道導電型相異之電晶體。又，使用所設置於SOI基板上之第1半導體層，以及至少包覆其一部分表面之第1閘絕緣膜二者，以形成n通道.電晶體；同時，使用所設置於該SOI基板上之第2半導體層，以及至少包覆其一部分表面之第2閘絕緣膜二者，以形成p通道．電晶體。並且，形成該第1半導體層之通道的第1領域之表面具有(110)面或(110)面±10。以內的面；同時，於該第1半導體層之側面中，形成通道的第2領域之表面具有一個或複數之面，該等面係相異於(110)面±10°以內的面，而且比(110)面±10°以內的面具有較大的電子移動度；又，形成上述第2半導體層之通道的第3領域之表面則具有(110)面或(110)面±10°以內的面。此外，設定該第1領域之表面寬度及長度、該第2領域之表面高度及長度、該第3領域之表面寬度及長度，以使上述第1領域之表面面積及上述第2領域之表面面積二者的和，係與該第3領域之表面面積成為實質上相同或同等；並且該n通道．電晶體及該p通道．電晶體二者之動作速度成為實質上相同或同等。在此，較佳為，閘長採用相同長度，而變化寬度及高度，以調整面積。上述n通道．電晶體與該p通道．電晶體係皆為常閉型；而且該n通道．電晶體採用inversion型(反轉型)或accumulation型(累積型)，該p通道．電晶體亦採用inversion型或accumulation型。
依申請專利範圍第3項之半導體裝置，係該n通道．電晶體與該p通道．電晶體二者皆採用inversion型。
依申請專利範圍第4項之半導體裝置，係該n通道．電晶體與該p通道‧電晶體二者皆採用accumulation型。
依申請專利範圍第5項之半導體裝置，係該n通道‧電晶體採用inversion型，而該p通道‧電晶體採用accumulation型。
關於申請專利範圍第6項之半導體裝置，係該n通道‧電晶體採用accumulation型，而該p通道‧電晶體採用inversion型。
依申請專利範圍第7項之半導體裝置，選擇第2閘電極之材料及該第2半導體層之不純物濃度，以使得由設置在該第2閘絕緣膜上的第2閘電極與該第2半導體層二者間的工作函數差所形成於上述第2半導體層之空乏層的厚度，係成為比上述第2半導體層的膜厚更厚。
依申請專利範圍第8項之半導體裝置，選擇第1閘電極之材料及該第1半導體層之不純物濃度，以使得由設置在該第1閘絕緣膜上的第1閘電極與該第1半導體層二者間的工作函數差所形成於上述第1半導體層之空乏層的厚度，係成為比上述第1半導體層的膜厚更厚。
依申請專利範圍第9項之半導體裝置，該閘絕緣膜係在以微波激發之電漿所形成的SiO2、Si3N4、金屬矽合金之氧化膜、金屬矽合金之氮化膜中，至少包含其中一種。
依申請專利範圍第10項之半導體裝置，該閘絕緣膜係使用微波激發之電漿，而在600℃以下之溫度下所形成。
依申請專利範圍第11項之半導體裝置，構成通道長之該第1領域之表面的長度、該第2領域之表面的長度、該第3領域之表面的長度三者係全部彼此實質上相同而設定；藉此，成為僅須設定通道領域之寬度，而且製造上亦便利，而產值亦提高。
依申請專利範圍第12項之半導體裝置，於該半導體裝置中，係具備一種電路，該電路至少具有一對彼此相異的一種及另一種導電型之電晶體。又，使用所設置於SOI基板上之第1半導體層，以及至少包覆其一部分表面之第1閘絕緣膜二者，以形成該一種導電型之電晶體；同時，使用所設置於該SOI基板上之第2半導 體層，以及至少包覆其一部分表面之第2閘絕緣膜二者，以形成該另一種導電型之電晶體。並且，形成該第1半導體層之通道的第1領域之表面具有第1結晶面；同時，該第1半導體層之側面係設置在與該第1領域之表面的交差面。於該第1半導體層之側面中，形成通道的第2領域之表面具有第2結晶面，該結晶面異於上述第1結晶面，並且電子移動度亦不同；而形成上述第2半導體層之通道的第3領域之表面則具有該第1結晶面。此外，該第1領域之表面的互導gm採用gm1；該第2領域之表面的互導gm則採用較gm1大的gm2(亦即gm2>gm1)；該第3領域之表面的互導gm係採用雖較gm1大，但比gm2小的gm3(亦即gm2>gm3>gm1)。而該第1領域之表面的長度採用L1，寬度採用W1；該第2領域之表面的長度採用L1，寬度採用W2；該第3領域之表面的長度採用L2，寬度採用W3；當於W1、W2、W3、L1、L2中，將其中任3項採用既定值時，則實質上滿足下式：W1×L1+W2×L1=W3×L2，並且於W1、W2、W3、L1、L2中，設定所餘之二數，以俾於實質上滿足下式：(gm1×W1/L1)+(gm2×W2/L1)=gm3×W3/L2。
藉此，以使該一種導電型之電晶體與該另一種導電型之電晶體係在通道領域之面積彼此實質上相同或同等，並且使動作速度彼此實質上相同或同等。在此，該第2領域係形成於將第1半導體層之側面採用傾斜面或垂直面的部分；並且，可僅使用兩側面之一邊，亦可從兩邊之上使用一部分或使用到底部而形成。
依申請專利範圍第13項之半導體裝置，係藉由使該L1及該L2二者相同，以將W1、W2、W3中之任一項採用既定值，而實質上滿足下式：W1+W2=W3；並且，於W1、W2、W3中，設定所餘之二數，以俾於實質上滿足下式：gm1×W1+gm2×W2=gm3×W3。
依申請專利範圍第14項之半導體裝置，該第2領域係與該第 1領域之表面實質上呈垂直的面，並且使用延伸至該第1領域之表面兩側的該第1半導體層之兩側面部分。令第2領域之高度為H，而使該W2等於2H(即W2=2H)。
依申請專利範圍第15項之半導體裝置，該一種導電型之電晶體及該另一種導電型的電晶體二者採用第1結晶面，而該第1結晶面係(110)面或(110)面±10°以內之面。
依申請專利範圍第16項之半導體裝置，該種一導電型之電晶體及該另一種導電型之電晶體二者，係分別採用n通道‧電晶體及p通道‧電晶體。
依本發明，藉由上述之構成，可獲得具有相同電流驅動能力之p通道MOS電晶體及n通道MOS電晶體。亦即，電子電路之p通道MOS電晶體採用平面構造；另一方面，n通道MOS電晶體採用三維構造。藉此，可使兩電晶體的通道面積相同，因此，可獲得開關速度同等，又能提高集積度之半導體裝置。
(實施發明之最佳形態)
以下，針對本發明之半導體裝置，參照圖面加以說明。
(實施例1)
針對實施例1，使用圖1加以說明。其中，圖1(a)將本發明之第1實施例所形成半導體裝置的概略立體圖；圖1(b)將圖1(a)之A-A’線的剖面圖；圖1(c)將圖1(a)之B-B’線的剖面圖加以分別顯示。而圖1之實施例係SOI型三維構造之CMOS裝置，該CMOS裝置以同一尺寸使電流驅動能力平衡而設計。此外，p通道MOS電晶體僅於電洞移動度變大之(110)面上而製造；n通道MOS電晶體則係除了電子移動度稍差之(110)面以外，亦於電子移動度較大的側壁(100)面形成閘而製造。亦即，n通道‧電晶體採用三維構造，而p通道‧電晶體則採用平面構造。
如圖1(b)、(c)所示，於支持基板12上準備一種基板，係以厚度200nm之嵌入氧化膜13所隔開之既定厚度之(110)面方位的矽膠，亦即具有n型(基板磷(P)濃度1017 cm－3 )之SOI(Silicon on Insulator)層14－n、14－p的基板。在此，SOI層14－n及14－p的表面較佳為，使通道之長手方向成為〈110〉方向。其原因在於，(110)面之電洞移動所形成的飽和電流量在〈110〉方向將成為最大。另一方面，亦有必要考慮到(100)面之電子移動所形成的飽和電流量對於結晶方向之依存度較小。
就所圖示之例而言，於SOI層之中，除領域14－n，形成n通道．電晶體；與領域14－p，形成p通道．電晶體二者以外，則藉由蝕刻而加以去除。其結果，各領域14－n、14－p於氧化膜13上隔開而形成。SOI層可作為i層而共通於兩邊之領域；並且亦可作為p型，而將其後形成p通道．電晶體之領域14－p加以變換成n型。此時，可注入用以調整臨界值的不純物，而進行基板濃度的調整。例如，於100nm世代之時，採用4×1018 cm－3 。而所隔開之各領域的側面係形成(100)面。又，於此等側面中，除n通道．電晶體領域14－n的通道領域之側面以外，其他側面則如圖1(b)所示，以公知的方法形成厚的氧化膜25。
例如，厚的氧化膜25可藉由以下之方法而形成。首先，以CVD法將SiO2 堆積至45nm以上後，使用傷害較小之各向異性的蝕刻，而於側壁上一邊留下氧化膜一邊蝕刻。之後，於電晶體領域14－n之領域以外，進行光罩；而藉由濕蝕刻以將n通道．電晶體領域14－n的通道領域之側面側壁的厚氧化膜加以去除，並且於電晶體領域14－p的側壁留下厚的氧化膜25。
於圖1(b)中，形成氧化膜25後，進行洗淨。接著，以微波激發之電漿裝置進行閘氧化，並且將7nm之SiO2 膜加以分別形成於n通道．電晶體領域14－n之通道領域上面及側面、p通道．電晶體領域14－p之通道領域上面。此時，可形成用以獲得希望之電容量的膜厚。又，閘絕緣膜15可使用Si3 N4 、HfOx 、ZrOx 、Laz O3 等之金屬氧化物、Prx Siy Nz 等之金屬氮化物等的高介電常數材料。
其後，形成含有磷或硼或磷、砷之合計濃度1020 cm－3 以上的多晶矽，並且於希望之閘長度、閘寬度進行蝕刻，而形成閘電極16。之後，於NMOS電晶體領域之源極－汲極層17注入砷4×1015 cm－2 ；於PMOS電晶體領域之源極－汲極層18則注入砷4×1015 cm－2 及離子，而進行活性化。
甚且，以CVD形成SiO2 膜，並且如圖1(c)所示，藉由形成閘配線19、輸出配線20、電源配線21及電源配線22而作為配線層，使得在同一基板上可形成inversion型(亦即inversion－mode)PMOS電晶體100p，以及inversion型(亦即inversion－mode)NMOS電晶體100n。在此，使n通道．電晶體領域14－n之通道領域上面及側面的合計面積以及p通道．電晶體領域14－p之通道領域上面的面積二者相同，並且兩電晶體之動作速度成為相同。
在此，使兩電晶體100p、100n之通道領域的長度L二者相同，並且n通道．電晶體領域14－n之通道領域上面的寬度採用Wn，其側面的高度採用H，而p通道．電晶體領域14－p之通道領域上面的寬度則採用Wp。此外，使式(1)成立。
為使兩電晶體之動作速度成為相同，式(2)有必要成立。在此，將NMOS電晶體之(100)及(110)面的互導分別採用gmn(100)及gmn(110)，而PMOS電晶體之(110)面的互導則採用gmp(110)。如此一來，此等互導gmn(100)、gmn(110)及gmp(110)係皆為既知。又，例如，Wn若能定於適當值，將可求算出必要之H及Wp，而作為聯立方程式之式(1)及式(2)的解。而且，SOI層若具有一種表面方位，該方位係從如(551)面之(110)面傾斜±10°以內時，則NMOS電晶體及PMOS電晶體二者具備約略相同之電流驅動能力。
於前述之條件下，例如，若Wn採用22nm，而gmn(110)約採用0.7 gmn(100)，gmp(110)採用0.8 gmn(100)時，則H將成為5.5nm，Wp成為33nm。又，於圖示之實施例中，將兩電晶體之通道長皆採用25nm。
[數1]Wp＝2H＋Wn (1) gmp(110)×Wp＝gmn(100)×2H＋gmp(110)×Wn (2)
如此一來，可使NMOS電晶體110n及PMOS電晶體110p二者之通道面積與閘面積約略相同，並且使兩電晶體採用約略相同的電流驅動能力、甚至動作速度，而能獲得全平衡CMOS。藉由此構造，相較於圖10之習知例，所需面積可減到一半以下，並且可使動作速度達到一位數程度之高速化。而且，藉由將pn兩電晶體採用相同之閘面積，使兩電晶體的閘電容成為相同；又如圖3所示，以此等電晶體所構成之類比開關的偏離雜訊可減少達15dB。在此，如前所述，圖1(c)所示之實施例係將PMOS電晶體及NMOS電晶體兩邊加以藉由inversion型的電晶體所構成。
圖2(a)、(b)及(c)顯示圖1(c)以外之三個實施例，並且係相當於圖1(c)之方向的剖面圖。圖2(a)係n通道．電晶體(亦即NMOS電晶體)101n及p通道．電晶體(亦即PMOS電晶體)101p皆為accumulation型的例子；圖2(b)係n通道．電晶體(NMOS電晶體)102n為accumulation型，而p通道．電晶體(PMOS電晶體)101p為inversion型的例子。圖2(b)之構成由於係由同一導電型之well(n井)及同一導電型(p＋型)之閘電極所形成，因此優點為過程簡單；又，藉由使用accumulation型的n通道．電晶體，可減少CMOS整體1/f之雜訊。此外，圖2(c)係n通道．電晶體(NMOS電晶體)103n為inversion型，而p通道．電晶體(PMOS電晶體)103p為accumulation型的例子。圖2(c)之例子由於藉由同一導電型之well(p井)及同一導電型(n＋型)之閘電極所形成，因此優點為過程簡單；又，由於僅使用n＋型的多晶矽閘電極，因此可防止薄膜化而進行之硼擴散(硼容易往閘氧化膜進行擴散，由此，載體之介面移動度產生變差的現象)。如後所述，藉由使用accumulation型的電晶體，其一大優點係為，電流驅動能力相較於inversion型將變大(圖9)。
在此，參照圖4乃至圖9，舉圖2(a)、(b)之n通道．電晶體(NMOS電晶體)102n、103n為例，針對本發明的accumulation型電晶體加以說明。
圖4(a)~(d)顯示accumulation型n通道．電晶體(NMOS電晶體)的動作原理。首先，如圖4(a)所示，於閘電極Vg為0時，空乏層(depletion－layer)擴散至SOI層整體。又如圖4(b)所示，當施加閘電極Vg時，空乏層後退至通道上面，而流出體電流Ibulk。接著，當閘電極增加時，如圖4(c)及(d)所示，亦流出儲存電流Iacc。
當此現象使用圖5(a)及(b)加以說明時，若採用SOI構造，並且使閘電極與SOI層二者之工作函數差所產生的空乏層寬度較SOI層厚度為大，則可能成為如圖5(a)所示之accumulation構造而常閉型的MOS電晶體。在此，於如圖示之n通道．電晶體中，閘電極使用p＋多晶矽(工作函數5．2eV)；而於p通道．電晶體中，閘電極使用n＋多晶矽(工作函數4.1eV)。藉此，可產生與SOI層之工作函數差。
如圖9所示，藉由在矽膠之(110)面上形成accumulation構造的n通道．電晶體，相較於矽膠(100)面上所通常構成之n通道．電晶體，可實現同等的電流驅動能力。又，藉由在矽膠之(110)面上形成accumulation構造的p通道．電晶體，相較於矽膠(100)面上所形成之p通道．電晶體，可實現2.5倍的電流驅動能力。
又，如圖6所示，亦可減少CMOS整體1/f之雜訊。本發明之accumulation型裝置並非藉由pn接合障壁以實現常閉式，而是將閘電極與SOI層之工作函數差、SOI層之厚度、汲極電壓、源極－汲極間之距離加以最適化；並且如閘圖5(a)所示，當閘電極為0v時，若使源極－汲極間存在空乏層，並且形成障壁，則將成為常閉式。如圖5(b)所示，當切換為[ON]時，由於通道形成於儲存層，因此，相較於通常形成反轉層的inversion型MOS電晶體，通道領域之垂直電場變小，而能夠加大有效移動度。於是，即使SOI層之不純物濃度提高，移動度仍然不會變差。而且，當切換為[ON]時，不僅是儲存層，由於電流亦流到SOI層整體(基體部)，因此SOI層的不純物濃度愈高，愈可加大電流驅動能力。
於通常之MOS電晶體中，隨著細微化之進展，當提高通道領域之不純物濃度時，則通道移動度變差。相較於此，本發明之accumulation型裝置在細微化上係屬極為有利。為盡可能加大電流驅動能力，並且使得對細微化具有擊穿耐性而實現常閉式，較佳為，在accumulation型n通道．電晶體盡可能使用工作函數大的閘電極；而在accumulation型p通道．電晶體則盡可能使用工作函數小的閘電極。
如前所述，本發明之accumulation型裝置藉由加大閘電極材料與SOI層二者之工作函數差，以於SOI層形成空乏層，並且使得施加於汲極電極之電壓所形成的通道方向的電場不影響到源極端，而使SOI層具有擊穿耐性。又，SOI層的厚度愈高，電流驅動能力變愈大；但來自工作函數差所產生之閘的電場將成為不易影響到SOI層之下端(底面)。因此，將工作函數差加大在本發明之accumulation型裝置中，係最重要之事。
圖7(a)顯示，於accumulation型n通道．電晶體中，閘電極之工作函數採用5.2eV及6.0eV時，SOI層所接受(成為常閉式)的厚度。閘絕緣膜係EOT，而顯示為0.5nm及1.0nm的情況。在採用常閉式時所接受的各細微化世代(閘長)中，工作函數愈大，則於該等世代(閘長)之SOI層的厚度將變愈厚；於22nm世代中，5.2eV及6.0eV時，約成為2倍之厚度。圖7(b)顯示，於使用5.2eV及6.0eV之閘電極時的能帶圖(絕緣膜厚1nm)。如此圖所示，當工作函數變大時，可將SOI層加厚，而電流驅動能力加大。
圖8顯示，空乏層之厚度與基板之不純物濃度的相關圖。參照此圖，於本發明之accumulation型n通道．電晶體102n、103n，以P＋多晶矽將閘電極16加以形成時，其工作函數係約5.15eV；並且基板之1017 cm－3 的n型矽膠層14n的工作函數係約4.25eV；因此將產生約為0.9 eV的工作函數差。此時，由於空乏層的厚度係約90nm之程度，因此即使SOI層之厚度採用45nm，依然不會完全空乏化。圖8係顯示，工作函數差為0.9V時，基板之不純物濃度與空乏層之厚度的相關。在此，關於基板之不純物濃度及SOI膜厚，可於SOI膜厚比空乏層之厚度薄的範圍內進行選擇。又，閘電極之材料考慮工作函數差，並且SOI層若係完全空乏化，則不用多晶矽而使用W、Pt、Ni、Ge、Ru及其矽化物亦可。
本發明之半導體裝置的閘絕緣膜，較佳為，使用由微波激發所形成之高密度電漿，並藉由自由基氧化、自由基氮化、或自由基氧氮化而形成；以下將上述過程採用圖11加以說明。圖11(a)係顯示藉由熱氧化而形成閘絕緣膜時，以及藉由自由基氧化而形成閘絕緣膜時，於此二情況下，通道方位所形成之S因子的曲線圖。
就裝置而言，使用10個如圖11(b)所示之Accumulation型的三維p通道MOS電晶體，而進行測定。通道領域之表面係(100)面，而其方位係〈110〉方向。通道領域之諸元素係如圖11(a)所載。於通道領域之表面的結晶面係(100)面，而其結晶方位係〈110〉方向時，與其相同之結晶面將出現於通道領域的側面。因此，此時之通道領域側面的結晶面係(100)面。
如圖11(c)所示，使通道表面之方位從〈110〉方向轉動45°k時，方位將成為〈100〉方向。如此一來，將轉動180°時之每15°的S因子加以顯示於圖11(a)。所謂S因子係指用以將汲極電流加大到10倍所需之閘電壓；雖然S因子愈小愈佳，但其理論值係60mV/dec。如圖11(a)所示，當採用熱氧化(900℃乾空氣)形成閘絕緣膜時，係80~100 mV/dec而成為理論值的1.3倍~1.7倍，並且結晶面之方位所形成的變動亦大；然而，當採用自由基氧化(用Kr及氧之電漿，在400℃下進行氧化)時，係64~69 mV/dec而僅止於理論值的1.06倍~1.15倍，可知其比習知的熱氧化膜更加優良。又，採用自由基氮化及自由基氧氮化以形成閘絕緣膜時，與前述相同之結果亦獲得確認。
於本發明之CMOS構造中，就SOI層而言，較佳為，採用從(110)面傾斜±10。以內般之面方位；而於accumulation型電晶體，其構造則採用SOI層厚度比閘電極與SOI層之工作函數差所形成的空乏層厚度為薄。藉由採用此等構造，以提高電流驅動能力，並且使NMOS電晶體及PMOS電晶體具有約略相同之電流驅動能力，而保持平衡。又，藉由將NMOS電晶體及PMOS電晶體加以構成於相同之半導體基板，亦具有可將絕緣分離之面積部分加以縮小的優點。如前述般，藉由使NMOS電晶體及PMOS電晶體具有約略相同之電流驅動能力，而保持平衡，能製造出可提高集積度之半導體裝置。
【產業上利用性】
以上依據實施例，將本發明加以具體說明；但本發明並不限於前述之實施例，於不脫離該要旨之範圍內，可進行各種變更，係屬當然。例如，就反相器之電路而言，本發明不僅可適用於邏輯電路，亦可適用於其他之電子電路。
1．．．p型半導體基板
2．．．n型不純物領域
3a,3b．．．高濃度p型不純物領域
4a,4b．．．高濃度n型不純物領域
5．．．閘絕緣膜
6,7．．．閘電極
8．．．閘配線
9．．．輸出配線
10,11．．．電源配線
12．．．支持基板
13．．．嵌入氧化膜
14－n,14－p．．．SOI(Silicon on Insulator)層
15．．．閘絕緣膜
16．．．閘電極
17．．．源極－汲極層(NMOS電晶體)
18．．．源極－汲極層(PMOS電晶體)
19．．．閘配線
20．．．輸出配線
21,22．．．電源配線
25．．．氧化膜
100n．．．inverSion型NMOS電晶體
100p．．．inverSion型PMOS電晶體
101n．．．accumulation型NMOS電晶體
101p．．．accumulation型PMOS電晶體
102n．．．accumulation型NMOS電晶體
102p．．．inverSion型PMOS電晶體
103n．．．inversion型NMOS電晶體
103p．．．accumulation型PMOS電晶體
D．．．汲極
G．．．閘電極
L．．．Length
S．．．源極
T．．．Tox
W．．．Width
圖1係顯示本發明之第1實施例的半導體裝置；(a)係立體圖，(b)及(c)則係沿圖1(a)之A－A’線及B－B’線的剖面圖。
圖2(a)、(b)及(c)係關於本發明的其他三個實施例之半導體裝置的剖面圖。
圖3係本發明之第1實施例之效果的顯示圖。
圖4(a)、(b)、(c)及(d)係本發明所使用之accumulation型電晶體之動作原理的顯示圖。
圖5(a)及(b)係本發明所形成之accumulation型電晶體構造的剖面圖，以及帶構造的顯示圖。
圖6係本發明所形成之accumulation型電晶體之1/f雜音的顯示圖。
圖7(a)及(b)係顯示於本發明所形成之accumulation型電晶體中，閘電極之工作函數與SOI之厚度二者的關係圖。
圖8係於本發明之實施例所形成之accumulation型電晶體中，空乏層厚度與基板不純物濃度二者的關係圖。
圖9係顯示於本發明所形成之accumulation型電晶體中，汲極電壓與汲極電流的特性圖。
圖10(a)及(b)分別係習知例之半導體裝置的剖面圖及俯視圖。
圖11(a)、(b)及(c)係於以熱氧化形成閘絕緣膜之情況及以自由基氧化形成閘絕緣膜之情況中，將二情況的通道方位與S因子之關係加以比較而說明的說明圖。
12．．．支持基板
13．．．嵌入氧化膜
14－n,14－p．．．SOI(Silicon on Insulator)層
15．．．閘絕緣膜
16．．．閘電極
17．．．源極－汲極層(NMOS電晶體)
18．．．源極－汲極層(PMOS電晶體)
19．．．閘配線
20．．．輸出配線
21,22．．．電源配線
25．．．氧化膜
100n．．．inversion型(反轉型)NMOS電晶體
100p．．．inversion型PMOS電晶體
D．．．汲極
G．．．閘電極
S．．．源極

Claims (16)

  1. 一種半導體裝置，包含具有導電型相異之至少一對電晶體的電路，其特徵為：於該半導體裝置中使用設置於SOI基板上之第1半導體層，以及至少包覆其一部分表面的第1閘絕緣膜二者，以形成n通道．電晶體；並使用所設置於該SOI基板上之第2半導體層，以及至少包覆其一部分表面的第2閘絕緣膜二者，以形成p通道．電晶體；且形成該第1半導體層之通道的第1領域之表面具有(110)面或(110)面±10°以內的面之同時，於該第1半導體層之側面中，形成通道的第2領域之表面具有一個或複數之面，該等面係相異於(110)面±10°以內的面，而且比(110)面±10°以內的面具有較大的電子移動度；而形成該第2半導體層之通道的第3領域之表面則具有(110)面或(110)面±10°以內的面；此外，設定該第1領域之表面寬度及長度、該第2領域之表面高度及長度、該第3領域之表面寬度及長度，以使該第1領域之表面面積及該第2領域之表面面積二者的和，係與該第3領域之表面面積成為實質上相同或同等；並且該n通道．電晶體及該p通道．電晶體二者之動作速度成為實質上相同或同等。
  2. 如申請專利範圍第1項之半導體裝置，其中，該n通道．電晶體及該p通道．電晶體係皆為常閉型；而且該n通道．電晶體採用inversion型(反轉型)或accumulation型(累積型)，該p通道．電晶體亦採用inversion型或accumulation型。
  3. 如申請專利範圍第2項之半導體裝置，其中，該n通道．電晶體及該p通道．電晶體二者皆採用inversion型。
  4. 如申請專利範圍第2項之半導體裝置，其中，該n通道．電晶體及該p通道．電晶體二者皆採用accumulation型。
  5. 如申請專利範圍第2項之半導體裝置，其中，該n通道．電晶體採用inversion型，而該p通道．電晶體採用accumulation型。
  6. 如申請專利範圍第2項之半導體裝置，其中，該n通道．電晶體採用accumulation型，而該p通道‧電晶體採用inversion型。
  7. 如申請專利範圍第4項或第5項之半導體裝置，其中，選擇該第2閘電極之材料及該第2半導體層之不純物濃度，以使得由設置在該第2閘絕緣膜上的第2閘電極與該第2半導體層二者間的工作函數差所形成於該第2半導體層之空乏層的厚度，係成為比該第2半導體層的膜厚更厚。
  8. 如申請專利範圍第4項或第6項之半導體裝置，其中，選擇該第1閘電極之材料及該第1半導體層之不純物濃度，以使得由設置在該第1閘絕緣膜上的第1閘電極與該第1半導體層二者間的工作函數差所形成於該第1半導體層之空乏層的厚度，係成為比該第1半導體層的膜厚更厚。
  9. 如申請專利範圍第1至6項中任一項之半導體裝置，其中，該第1及第2閘絕緣膜包含下列至少其中一種：以微波激發之電漿所形成的SiO2、Si3N4、金屬矽合金之氧化膜、金屬矽合金之氮化膜。
  10. 如申請專利範圍第9項之半導體裝置，其中，該第1及第2閘絕緣膜係於600℃以下之溫度所形成。
  11. 如申請專利範圍第1至6項中任一項之半導體裝置，其中，構成通道長之該第1領域之表面的長度、該第2領域之表面的長度、及該第3領域之表面的長度三者係設定成彼此實質上相同。
  12. 一種半導體裝置，包含具有彼此相異的一種及另一種導電型之至少一對電晶體的電路，其特徵為：於該半導體裝置中，使用設置於SOI基板上之第1半導體層，以及至少包覆其一部分表面之第1閘絕緣膜二者，以形成該一種導電型的電晶體之同時，使用設置於該SOI基板上之第2半導體層，及至少包覆其一部分表面之第2閘絕緣膜二者，以形成該另一種導電型之電晶體；並形成該第1半導體層之通道的第1領域的表面具有第1結晶面之同時，該第1半導體層之側面係設置在與該第1領域之表面的交差面；於此第1半導體層之側面中，形 成通道的第2領域之表面具有第2結晶面，該結晶面異於該第1結晶面，並且載體之移動度亦不同；而形成該第2半導體層之通道的第3領域之表面則具有該第1結晶面；此外，該第1領域之表面的互導gm採用gm1，該第2領域之表面的互導gm則採用較gm1大的gm2(亦即gm2>gm1)，該第3領域之表面的互導gm係採用雖較gm1大，但比gm2小的gm3(亦即gm1<gm3<gm2)；而該第1領域之表面的長度採用L1，寬度採用W1，該第2領域之表面的長度採用L1，寬度採用W2，該第3領域之表面的長度採用L2，寬度採用W3；當於W1、W2、W3、L1、L2中，將其中任二項採用既定值時，則實質上滿足下式：W1×L1+W2×L1=W3×L2，並且於W1、W2、W3、L1、L2中，設定所餘之二項，俾實質上滿足下式：(gm1×W1/L1)+(gm2×W2/L1)=gm3×W3/L2。藉此，以使該一種導電型之電晶體與該另一種導電型之電晶體係在通道領域之面積彼此實質上相同或同等，並且使動作速度彼此實質上相同或同等。
  13. 如申請專利範圍第12項之半導體裝置，其中，藉由使該L1及該L2二者相同，以將W1、W2、W3中之任一項採用既定值，而實質上滿足下式：W1+W2=W3；並且，於W1、W2、W3中，設定所餘之二項，俾實質上滿足下式：gm1×W1+gm2×W2=gm3×W3。
  14. 如申請專利範圍第12項或第13項之半導體裝置，其中，該第2領域係與該第1領域之表面實質上呈垂直的面，並且使用延伸至該第1領域之表面兩側的該第1半導體層之兩側面部分；令第2領域之高度為H，而使該W2等於2H(即W2=2H)。
  15. 如申請專利範圍第14項之半導體裝置，其中，該一種導電 型之電晶體及該另一種導電型的電晶體二者採用該第1結晶面，而該第1結晶面係(110)面或(110)面±10°以內之面。
  16. 如申請專利範圍第15項之半導體裝置，其中，該一種導電型之電晶體及該另一種導電型之電晶體二者，係分別採用n通道‧電晶體及p通道‧電晶體。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2008007748A1 (ja) 2006-07-13 2009-12-10 国立大学法人東北大学 半導体装置
JP5299752B2 (ja) * 2008-04-28 2013-09-25 国立大学法人東北大学 半導体装置
JP2010067930A (ja) * 2008-09-12 2010-03-25 Toshiba Corp 半導体装置およびその製造方法
CN102280454B (zh) * 2011-08-22 2013-02-06 中国科学院半导体研究所 半导体晶体管结构及其制造方法
JP2013012768A (ja) * 2012-09-05 2013-01-17 Tohoku Univ 半導体装置
KR101979637B1 (ko) 2012-11-26 2019-08-28 삼성전자주식회사 반도체 소자
KR20160009619A (ko) 2013-06-10 2016-01-26 에프. 호프만-라 로슈 아게 체액에서 분석물을 검출하기 위한 방법 및 시스템
US9224734B2 (en) * 2013-09-13 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with reduced leakage and methods of forming the same
JP6620656B2 (ja) * 2016-04-20 2019-12-18 三菱電機株式会社 集積回路
CN107919323B (zh) * 2016-10-10 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
EP3634099B1 (en) * 2017-05-24 2023-03-15 Fuji Corporation Measurement position determination device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4768076A (en) * 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
US6037610A (en) * 1993-05-26 2000-03-14 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device having columnar crystals
JP2005019996A (ja) * 2003-06-26 2005-01-20 Internatl Business Mach Corp <Ibm> ハイブリッド・プレーナおよびＦｉｎＦＥＴＣＭＯＳデバイス

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5245880A (en) * 1975-10-08 1977-04-11 Mitsubishi Electric Corp Process for production of field effect transistor
JP3038939B2 (ja) * 1991-02-08 2000-05-08 日産自動車株式会社 半導体装置
JP3248791B2 (ja) 1993-09-14 2002-01-21 三菱電機株式会社 半導体装置
JPH0923011A (ja) * 1995-07-05 1997-01-21 Hitachi Ltd 半導体装置及びその製造方法
US6291282B1 (en) * 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
SG97164A1 (en) * 2000-09-21 2003-07-18 Micron Technology Inc Individual selective rework of defective bga solder balls
JP2003115587A (ja) * 2001-10-03 2003-04-18 Tadahiro Omi ＜１１０＞方位のシリコン表面上に形成された半導体装置およびその製造方法
JP4265882B2 (ja) * 2001-12-13 2009-05-20 忠弘 大見 相補型ｍｉｓ装置
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
WO2005020325A1 (ja) * 2003-08-26 2005-03-03 Nec Corporation 半導体装置及びその製造方法
US20070187682A1 (en) * 2003-08-28 2007-08-16 Nec Corporation Semiconductor device having fin-type effect transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4768076A (en) * 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
US6037610A (en) * 1993-05-26 2000-03-14 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device having columnar crystals
JP2005019996A (ja) * 2003-06-26 2005-01-20 Internatl Business Mach Corp <Ibm> ハイブリッド・プレーナおよびＦｉｎＦＥＴＣＭＯＳデバイス

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