[go: up one dir, main page]

TWI425637B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI425637B
TWI425637B TW095148125A TW95148125A TWI425637B TW I425637 B TWI425637 B TW I425637B TW 095148125 A TW095148125 A TW 095148125A TW 95148125 A TW95148125 A TW 95148125A TW I425637 B TWI425637 B TW I425637B
Authority
TW
Taiwan
Prior art keywords
channel
transistor
region
semiconductor layer
semiconductor device
Prior art date
Application number
TW095148125A
Other languages
English (en)
Other versions
TW200742084A (en
Inventor
Tadahiro Ohmi
Akinobu Teramoto
Kazufumi Watanabe
Original Assignee
Univ Tohoku
Found Advancement Int Science
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Tohoku, Found Advancement Int Science filed Critical Univ Tohoku
Publication of TW200742084A publication Critical patent/TW200742084A/zh
Application granted granted Critical
Publication of TWI425637B publication Critical patent/TWI425637B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6218—Fin field-effect transistors [FinFET] of the accumulation type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

半導體裝置
本發明係關於IC、LSI等半導體裝置。
通常，半導體裝置中，係使用像圖12所示的CMOS反相器電路。圖12(a)顯示為CMOS反相器電路剖面示意，圖12(b)顯示其平面圖。為求簡單，圖12(b)之中，省略配線8~11的表示。
圖12(a)之中，1為形成有電子電路的p型半導體基板，2為形成於p型半導體基板1上之n型雜質區域，3a、3b為形成於n型雜質區域2之高濃度p型雜質區域，4a、4b為形成於p型半導體基板1上之高濃度n型雜質區域、5為各用以將閘電極6與p型半導體基板1、及閘電極7與n型雜質區域2絕緣的SiO2 等閘絕緣膜，6、7為形成於閘絕緣膜5上之閘電極。
在此，n型雜質區域2、高濃度p型雜質區域3a、3b、閘電極7，構成p通道MOSFET(金氧半場效電晶體，Metal Oxide Semiconductor Field Effect Transistor)。另一方面，半導體基板1、高濃度n型雜質區域4a、4b、閘電極6，構成n通道MOSFET。8為閘配線，與n通道MOSFET及p通道MOSFET之閘電極6、7連接，用以施加作為CMOS反向器電路之輸入信號的共通電壓。9為輸出配線，與p通道MOSFET之汲電極(高濃度p型雜質區域3a)及n通道MOSFET的汲電極(高濃度n型雜質區域4b)連接，帶出CMOS反向器的輸出信號。10、11為電源配線，分別對n通道MOSFET之源電極(高濃度n型雜質區域4a)、p通道MOSFET之源電極(高濃度P型雜質區域3b)供給電源電位。
對於該CMOS反相器電路之動作加以説明。圖12(a)中由p通道MOSFET及n型MOSFET所構成之CMOS反相器電路，係將與n通道電晶體之源電極連接之電源配線10接地(0V)，並且對與p通道電晶體之源電極連接之電源配線11施加電源電壓(例如5V)。並且，如果就輸入信號而言，對閘配線8施以0V，則n通道電晶體成為斷開(OFF)，p通道電晶體成為導通(ON)。因此，於輸出配線9，輸出與電源配線11相同之電源電壓(5V)。另一方面，如果對閘配線8施以5V，則與上述情形相反，n通道電晶體成為導通(ON)，p通道電晶體成為斷開(OFF)，於輸出配線輸出與電源配線10相同之接地電壓(0V)。
於該等CMOS型電路，流過電晶體之電流，當隨著輸入，輸出沒有變化之情形，幾乎不流動，主要在輸出產生變化之情形流動。也就是說，當閘配線8成為0V時，會流過用以通過p通道電晶體將輸出配線9予以充電之輸出電流，另一方面，當閘配線8成為5V時，會流過用以通過n通道電晶體使輸出配線9之電荷放電之輸出電流。以該方式，圖12(a)之CMOS電路，成為將與輸入為相反極性之信號輸出之反相器電路。為使該反相器電路在開關時之上升速度與下降速度相同，必需使p通道電晶體及n通道電晶體流過相同電流。
但是，例如於(100)面之p通道電晶體之載子電洞，比起n通道電晶體之載子電子，其遷移率較小，比例為1：3。因此，於p通道電晶體與n通道電晶體之面積成為相同之情形，該等電流驅動能力會產生差異，動作速度不會相同。因此，如圖12(b)所示，藉由使p通道電晶體之汲電極3a、源電極3b、閘電極7之面積，較n通道電晶體之汲電極4b、源電極4a、閘電極6之面積，以其遷移率比例對應增大，並使電流驅動能力大致相同，而使開關速度為同等。但是，p通道電晶體所佔面積為n通道電晶體之3倍大，p通道電晶體與n通道電晶體所佔面積變得不平衡，會成為提高半導體裝置集積度之阻礙。
就提高p通道電晶體之電流驅動能力之先前技術文獻而言，有下述專利文獻。專利文獻1係藉由使用(110)面，使p通道電晶體之電流驅動能力提高。又，專利文獻2敘述了使用SOI基板，將累積型之p通道電晶體形成在SOI基板上，使p型電晶體之電流驅動能力提高。但是，使用任意基板之情形，實際上於導通(ON)狀態使相同大小之n通道電晶體與p通道電晶體之電流驅動能力為同等是不可能的。又，專利文獻2所揭示之累積型電晶體，在閘電極以外，需要基板電極，並且必需對兩電極施加於通道區域形成空乏層而使通道夾止(pinch off)的電壓，有構造及電路方面煩雜的缺點。
專利文獻1：日本特開2003－115587專利文獻2：日本特開平07－086422
如上所述，於使用(100)面之結晶面的CMOS電路，相同面積之n通道電晶體與p通道電晶體之電流驅動能力相異，開關速度相異。為了使其開關速度(上升、下降)為相同，必需使p通道電晶體之通道寬度增大。所以，n通道電晶體與p通道電晶體所佔面積變得不平衡，造成半導體裝置集積度提高之阻礙。
於先前申請的專利文獻1之中，雖然使p通道電晶體電流驅動能力提高，但是於使n通道電晶體及p通道電晶體之大小相同方面，仍為不充分的。
本發明目的在於得到一種半導體裝置，其構成CMOS電路的相異導電型的一對電晶體的開關速度實質上相同或為同等，並且電極的面積實質上相同或同等，藉此能提高集積度。
申請專利範圍第1、2項之半導體裝置，具備在SOI(矽絕緣層，Silicon on Insulator)基板上至少具有一對通道導電型為相異導電型的電晶體的電路，其特徵在於：使用設於SOI基板上之第1半導體層及至少覆蓋其表面一部分之第1閘絕緣層形成n通道電晶體，同時使用設於前述SOI基板上之第2半導體層及至少覆蓋其表面一部分之第2閘絕緣層形成p通道電晶體，前述第1半導體層之形成通道的第1區域的表面具有(100)面或(100)面±10°以內的面，同時使於前述第1半導體層之側面形成通道的第2區域的表面，具有較從(100)面±10°以內的面的電子遷移率為小的一或多數面，使前述第2半導體層之形成通道的第1區域的表面具有(100)面或(100)面±10°以內的面，同時使於前述第2半導體層之側面形成通道的第2區域的表面，具有較(100)面±10°以內的面的電洞遷移率為大的一或多數面，前述第1及第2半導體層之中，前述第1區域表面面積與前述第2區域表面面積的和彼此為同等，且以前述n通道電晶體與前述p通道電晶體的動作速度實質上為相等或同等的方式，決定前述第1區域表面寬度、長度及高度、前述第2區域表面寬度、長度及高度。
再者，申請專利範圍第2項之半導體裝置，前述n通道電晶體與前述p通道電晶體皆為正常斷開(normally off)，且前述n通道電晶體為反轉型或累積型，前述p通道電晶體為反轉型或累積型。
申請專利範圍第3項之半導體裝置，前述n通道電晶體與前述p通道電晶體皆為反轉型。
申請專利範圍第4項之半導體裝置，前述n通道電晶體與前述p通道電晶體皆為累積型。
申請專利範圍第5項之半導體裝置，前述n通道電晶體為反轉型，前述p通道電晶體為累積型。
申請專利範圍第6項之半導體裝置，前述n通道電晶體為累積型，前述p通道電晶體為反轉型。
申請專利範圍第7項之半導體裝置，選擇前述第2閘電極之材料及前述第2半導體層之雜質濃度，使得由於設於前述第2閘絕緣膜之第2閘電極與前述第2半導體層之功函數差而形成於前述第2半導體層的空乏層厚度較前述第2半導體層之膜厚為大。
申請專利範圍第8項之半導體裝置，選擇前述第1閘電極之材料及前述第1半導體層之雜質濃度，使得由於設於前述第1閘絕緣膜上之第1閘電極與與前述第1半導體層之功函數差而形成於前述第1半導體層之空乏層厚度較前述第1半導體層之膜厚為大。
申請專利範圍第9項之半導體裝置，前述閘絕緣膜，含有以微波激發電漿所形成之SiO2 、Si3 N4 及金屬矽合金之氧化膜、金屬矽合金的氮化膜至少一種類。
申請專利範圍第10項之半導體裝置，前述閘絕緣膜係使用微波激發電漿於600℃以下的溫度所形成。
申請專利範圍第11、12項之半導體裝置，構成通道長之前述第1區域表面的長度，係以使前述第2區域表面長度在前述n通道電晶體及前述p通道電晶體中，彼此皆實質的相等之方式所決定。藉由決定通道長，前述第1區域表面寬度相關於申請專利範圍第12項之前述第1區域表面寬度而受到限制，因此，藉由通道長之決定，能唯一地決定。藉此，僅決定前述第2區域表面寬度即可。
申請專利範圍第13項之半導體裝置，包含具有至少一對相異導電型之電晶體的電路，其特徵在於：使用設於SOI基板上之第1半導體層及覆蓋其表面至少一部分之第1閘絕緣層而形成一導電型電晶體，同時使用設於前述SOI基板上之第2半導體層與覆蓋其表面至少一部分之第2閘絕緣層而形成另一導電型電晶體，使前述第1半導體層之形成通道的第1區域的表面具有第1結晶面，同時使於設在與前述第1區域之表面為相交之面的前述第1半導體層的側面，形成通道之第2區域表面具有與前述第1結晶面相異且載子遷移率亦相異的第2結晶面，使前述第2半導體層通道之形成第1區域表面具有第1結晶面，同時使於設在與前述第1區域表面相交之面的前述第1半導體層側面形成通道之第2區域表面，具有與前述第1結晶面為相異且載子遷移率亦為相異的第2結晶面，形成前述第1半導體層通道之第1區域表面之中，電子的有效質量me為me1，於前述第2區域表面之電子有效質量為me2，前述第2半導體層之形成通道的第1區域表面之中，電洞的有效質量mh為mh1，於前述第2區域表面，電洞之有效質量為mh2，前述第1半導體層之形成通道的第1區域表面寬度為We，形成前述第1半導體層通道之第2區域表面寬度為He，前述第2半導體層之形成通道之第2區域表面寬度為Wh，前述第2半導體層之形成通道之第2區域表面寬度為Hh，前述第1半導體層之形成通道之第1區域表面長度為L1，前述第2半導體層之形成通道之第1區域表面長度為L2，L1、We、L2、Wh為既定值時，前述第1半導體層之電子實際有效質量mee，及前述第1半導體層之電洞實際有效質量mhe，各以mee＝(me1－1 ×We/(2×He＋We)＋2×me2－1 ×He/(2×He＋We))－1 mhe＝(mh1－1 ×Wh/(2×Hh＋Wh)＋2×mh2－1 ×Hh/(2×Hh＋Wh))－1
表示之情形，藉由以mee＝mhe成立且滿足We＝Wh及He＝Hh之方式，決定He及Hh，使得前述一導電型電晶體與前述另一導電型電晶體，在通道區域面積彼此實質的相等或同等，且動作速度彼此實質為相等或同等。在此，前述第2區域，係使第1半導體層之側面形成於成為傾斜面或垂直面之部分，且可以僅使用兩側面其中之一形成，也可使用從兩者之上起到一部分或到底部形成。
申請專利範圍第14項之半導體裝置，於申請專利範圍第13項之半導體裝置，其中，藉由使前述L1與前述L2為相等，使We＝Wh實質上滿足，且藉由使前述第1區域表面之長度較前述第1區域表面之寬度為1.5倍以上長，並以滿足1.5×L1>We及1.5×L2>Wh之方式選擇We與Wh為既定值，以滿足mee＝mhe、且滿足He＝Hh之方式，決定剩下的He及Hh。
又，依照申請專利範圍第24項之發明，可得到一種半導體裝置，包含具有第1導電型通道電晶體及與第1導電型為相異之第2導電型通道電晶體至少一對的電路，其特徵在於：具有：前述第1導電型通道電晶體，包含設於SOI基板上之第1半導體層與覆蓋其表面至少一部分之第1閘絕緣層與覆蓋第1閘絕緣層之第1閘電極；及前述第2導電型通道電晶體，包含設於前述SOI基板上之第2半導體層及覆蓋其表面至少一部分之第2閘絕緣層與覆蓋第2閘絕緣層之第2閘電極；前述第1半導體層之形成通道的第1區域，由成為前述第1半導體層之表面之第1面以及與前述第1面成為既定角度之一或多數第2面所構成，前述第1導電型通道電晶體之載子遷移率，於前述第2面較前述第1面為小，前述第2半導體層之形成通道之第2區域，由成為前述第2半導體層表面之第1面及與前述第1面成為既定角度之一多數第2面所構成，前述第2導電型通道電晶體之載子遷移率，於前述第2面較前述第1面為大；以前述第1半導體層之中，前述第1區域之前述第1面面積與前述第2面面積的和，與前述第2半導體層之中，前述第2區域之前述第1面面積與前述第2面面積之和實質上相等，且以前述第1導電型通道電晶體與前述第2導電型通道電晶體之動作速度實質上為相等同等之方式，設定前述第1區域表面之寬度、長度及高度，前述第2區域表面之寬度、長度及高度。
依照本發明之一觀點，於申請專利範圍第24項之發明，其中，前述第1導電型通道的電晶體為NMOS電晶體，前述第2導電型通道之電晶體為PMOS電晶體，前述第1半導體層及第2半導體層之前述第1面，具有矽之(100)面或(100)面±10°以內之面，同時前述第2面具有矽之(110)面或(110)面±10°以內之面。
又，依照本發明之其他觀點，於申請專利範圍第24項之發明，其中，前述第1半導體層及第2半導體層之前述第1面，具有矽之(110)面或(110)面±10°以內之面，同時前述第2面為矽之(100)面或(100)面±10°以內之面，前述第1導電型通道之電晶體為PMOS電晶體，前述第2導電型通道之電晶體為NMOS電晶體。
依照本發明之又另一觀點，於申請專利範圍第24項之發明，其中，前述第1導電型通道之電晶體及前述第2導電型通道之電晶體皆為反轉型。
前述第1導電型通道之電晶體及前述第2導電型通道之電晶體亦可皆為累積型。
又。亦可為，前述第1導電型通道電晶體為反轉型，前述第2導電型通道之電晶體為累積型。
又，就特徵之一，於申請專利範圍第24項之發明，希望選擇前述第2閘電極材料及前述第2半導體層之雜質濃度，而使得由於設於前述第2閘絕緣膜上之第2閘電極與前述第2半導體層之功函數差而形成於前述第2半導體層之空乏層厚度，較前述第2半導體層膜厚為大。
就另一特徵而言，於申請專利範圍第24項之發明，亦可選擇前述第1閘電極之材料及前述第1半導體層之雜質濃度，使得由於設於前述第1閘絕緣膜上之第1閘電極與前述第1半導體層之功函數差而形成於前述第1半導體層之空乏層厚度，較前述第1半導體層之厚度為大。
就其他特徵而言，於申請專利範圍第24項之發明，前述第1導電型通道之電晶體及前述第2導電型通道之電晶體，各以構成電晶體之通道長的前述第1區域及前述第2區域表面的長度彼此為相等方式設定。
又，於申請專利範圍第24項之發明，前述第1導電型通道之電晶體及前述第2導電型通道之電晶體，各構成電晶體之通道長的前述第1區域及前述第2區域表面的長度，較各前述第1區域及前述第2區域表面之寬度長1.5倍以上。
依照本發明，藉由上述構成，能得到具有相同電流驅動能力之p通道MOS電晶體及n通道MOS電晶體，由於能使兩電晶體之通道面積為相同，故具有可得到開關速度同等、能提高集積度的半導體裝置的效果。
以下，對於本發明之半導體裝置，參照圖面予以説明。
實施例1
參照圖1，說明本發明實施例1之半導體裝置。圖1(a)為本發明實施例1之半導體裝置的概略立體圖，圖1(b)，為圖1(a)之中A－A’線之剖面圖，圖1(c)，為圖1(a)之中B－B’線的剖面圖。
圖1所示實施例1，具有平衡的電流驅動能力，藉由具備三維構造之n通道電晶體(NMOS電晶體)與p通道電晶體(PMOS電晶體)所構成。又，圖示的n通道電晶體與p通道電晶體，為具有完全相同裝置構造(形狀，尺寸)之SOI型三維構造CMOS裝置，閘長為45nm以下。
圖1(a)，顯示並聯連接的4個n通道電晶體與並聯連接的4個p通道電晶體形成於同一基板上之例。
如圖1(b)、(c)所示，準備一基板，在矽支持基板12上具有以厚度200nm之填埋氧化膜所分離、為既定厚度的(100)面方位無攙雜矽的SOI(Silicon on Insulator)層14－n、14－p。
在此，SOI層14－n及14－p的表面，較佳為使通道的長度方向成為<110>方向。其原因為，使於(110)面之電洞移動造成的飽和電流量在<110>方向成為最大。另外，需要先考慮於(100)面由於電子移動造成之飽和電流量對於結晶方向依存性小。
SOI層之中，將形成n通道電晶體之區域14－n、及形成p通道電晶體之區域14－p以外藉由蝕刻除去，其結果，各區域14－n、14－p在氧化膜13上分離地形成(參照圖1(c))。被分離的各區域側面，成為(110)面。
為了使藉由蝕刻步驟形成之形成n通道電晶體之區域14－n及形成p通道電晶體之區域14－p藉由蝕刻步驟產生之側面凹凸回復，及將藉由蝕刻步驟產生之形成n通道電晶體的區域14－n及形成p通道電晶體的區域14－p的角圓化，希望於800℃以上的氫氣氛圍中回火。
圖示之例中，SOI層可為i層之形式，在兩者區域為共通，亦可作為p型之形式，之後將形成p通道電晶體之區域14－p轉換為n型。此時，亦可進行閾值調整用之雜質注入，來調整基板濃度。例如，於100nm世代，定為4×1018 cm－3 。
如圖1(b)所示，於回火步驟後實施清洗，接著，以微波激發之電漿裝置實施氧化處理，將膜厚1.6nm之SiO2 閘絕緣膜15形成於n通道電晶體區域14－n之通道區域上面及側面，及p通道電晶體區域14－p之通道區域上面及側面，此時亦能形成用以得到所望電容之膜厚。又，閘絕緣膜15，亦可使用Si3 N4 、HfOx 、ZrOx 、La2 O3 等金屬氧化物、Prx Siy Nz 等金屬氮化物等高介電常數材料。
之後，以公知低壓CVD法形成無攙雜之多晶矽，蝕刻為所望閘長、閘寬度，並形成閘電極16。
其次，於形成有NMOS電晶體之區域14－n之中，成為源極、汲極之區域17，將砷以4×1015 cm－2 進行離子注入，於形成有PMOS電晶體之區域之成為源極、汲極的區域18，將硼以4×1015 cm－2 進行離子注入。此時，於以自對準方式(self－aligned)利用公知之低壓CVD法形成的無攙雜多晶矽中，於NMOS電晶體之情形，將砷以4×1015 cm－2 進行離子注入，於PMOS電晶體之情形，將硼以4×1015 cm－2 進行離子注入。之後，實施活化。
之後，形成薄的分離膜25，用於將NMOS電晶體區域之源極．汲極層17及NMOS電晶體區域14－n之閘電極16，及PMOS電晶體區域之源極．汲極層18與PMOS電晶體區域14－p之閘電極16予以分離。例如，薄的分離膜25可藉由以下手法形成。藉由公知的CVD法，將SiO2 沉積45nm以上後，使用損害小的異向性蝕刻，將分離膜25除去，以形成薄的分離膜25。此時，為了得到所望熱耐性或電絕緣性，薄的分離膜25，可使用Si3 N4 、SiON、SiO2 與Si3 N4 之疊層構造。
之後，為了形成矽化物層26，以損害小的濺鍍法沉積鎳。此時，為了使NMOS電晶體區域14－n上之多晶矽與PMOS電晶體區域14－p上之多晶矽於之後的回火步驟完全地成為矽化物，將鎳沉積地較NMOS電晶體區域14－n上之多晶矽與PMOS電晶體區域14－p上之多晶矽為厚。此時，為了得到所望電阻，就用以形成矽化物層26之金屬而言，可使用鈦、鈷、鉭。
之後，於500℃以上實施回火，形成矽化物層26。之後，將形成矽化物層26後未完全反應的鎳，以公知的酸系濕式處理除去。鎳與薄的分離膜25即使於500℃以上實施回火亦不會發生界面反應，於薄的分離膜25上不形成矽化物，因此藉由實施公知的酸系濕式處理，能自對準地將NMOS電晶體區域之源極．汲極層17與NMOS電晶體區域14－n之閘電極16、及PMOS電晶體區域之源極．汲極層18與PMOS電晶體區域14－p之閘電極16予以分離。
再者，SiO2 膜以CVD形成，如圖1(c)所示，藉由形成閘配線19、輸出配線20、電源配線21及電源配線22作為配線層，能於同一基板上上形成反轉型(亦即inversion－mode)PMOS電晶體100p與反轉型(亦即invervion mode)NMOS電晶體100n。
在此，使n通道電晶體區域14－n之通道區域上面及側面的合計面積與p通道電晶體區域14－P之通道區域上面及側面的合計面積的面積為相等，且兩電晶體之動作速度成為相等。在此，各n通道電晶體及p通道電晶體的通道區域上面稱為第1區域，再者各電晶體之通道區域側面稱為第2區域。
如果具體地説明，使兩電晶體100p、100n之通道區域長度(亦即源極、汲極間之距離)L為相等，且n通道電晶體區域14－n之通道區域上面的寬度(與長度方向為相交之方向的距離)為Wn，側面的高度為Hn。另一方面，使p通道電晶體區域14－p之通道區域上面寬度為Wp，側面的高度為Hp。
在此，n通道電晶體區域14－n上面之寬度Wn與p通道電晶體區域14－p上面之寬度Wp必需時常地為兩電晶體100p、100n之通道區域之長度L的1.5分之1以下。
在此，n通道電晶體區域14－n上面之寬度Wn與p通道電晶體區域14－p上面之寬度Wp，必需時常地為兩電晶體100p、100n之通道區域之長度L的1.5分之1以下的理由為，利用量子效果使兩電晶體100p、100n之中的載子有效質量為最輕，以及抑制短通道效果所造成之漏電流。
所以，藉由使兩電晶體100p、100n之通道區域的長度L為既定值，而唯一地將n通道電晶體區域14－n之上面的寬度Wn與p通道電晶體區域14－p之上面的寬度Wp的值設定為既定值。
考慮上述點，求出用以使n通道電晶體區域14－n之通道區域上面及側面的合計面積與p通道電晶體區域14－p之通道區域上面及側面之合計面積的面積為相等，且兩電晶體之動作速度成為相等之條件。
首先，以n通道電晶體區域14－n之側面的高度為Hn，p通道電晶體區域14－p之通道區域側面的高度為Hp，以使得NMOS電晶體之實際有效電子質量mee與PMOS電晶體之實際有效電洞質量mhe為相等之方式，使得n通道電晶體區域14－n之側面高度為Hn、p通道電晶體區域14－p之通道區域側面的高度Hp成為既定值即可。
在此，NMOS電晶體之有效電子質量mee及PMOS電晶體之有效電洞質量mhe，可以如下式(1)及(2)表示。
mee＝(me1－1 ×We/(2×He＋We)＋2×me2－1 ×He(2×He十We))－1 (1) mhe＝(mh1－1 ×Wh/(2×Hh＋wh)＋2×mh2－1 ×Hh/(2×Hh十Wh))－1 (2)
式(1)中，me1為n通道電晶體區域14－n之通道區域上面的電子的有效質量，me2為n通道電晶體區域14－n之通道區域側面的電子的有效質量。
又，式(2)中，mh1為p通道電晶體區域14－p之通道區域上面的電洞的有效質量，mh2為p通道電晶體區域14－p之通道區域側面的電洞的有效質量。
式(1)(2)中，me1、me2、及mh1、mh2為物理常數，為不變值。
藉由使NMOS電晶體之實際有效電子質量mee與PMOS電晶體之實際有效電洞質量mhe為相等，於兩電晶體100p、100n之通道區域的長度L為45nm以下的情形，於兩電晶體100p、100n之通道區域前進的電洞與電子的速度為一致。其原因為，兩電晶體100p、100n之通道區域的長度L為45nm以下時，由準彈道(Quasi－Ballistic)效果造成之傳導機構佔了優勢。(參考文獻1)。
參考文獻1 G.Glidenblat，J.Appl.Phys.,Vol.91,pp.9883－9886，2002.
藉由準彈道(Quasi－Ballistic)效果造成之傳導機構，電洞與電子在兩電晶體100p、100n之通道區域前進的速度VQB，可由式(3)計算。
VQB＝2×kB×T/π/M (3)
式(3)中的kB為波茲曼常數，T為絕對溫度，M為前進載子的實際有效質量。亦即，於本實施例1中，NMOS電晶體之實際有效電子質量mee或PMOS電晶體之實際有效電洞質量mhe。
藉由為歐姆法則之式(4)的關係，兩電晶體100p、100n之通道區域長度L為45nm以下，NMOS電晶體之電子的通道區域前進速度與PMOS電晶體之電洞的通道區域前進速度如果一致，則單位面積之導電率，亦兩電晶體100p、100n之互導(mutual conductance)為一致。亦即，藉由使NMOS電晶體之實際有效電子質量mee與PMOS電晶體之實際有效電洞質量mhe為一致，兩電晶體100n、100p之互導為一致，通道面積及閘面積為相同，兩電晶體之電流驅動能力、進一步動作速度能夠大致為相同，能得到完全平衡的CMOS。
σ＝q×N×V(4)
式(4)中，q為電子的電荷量，N為電荷密度，V為電荷的前進速度。於電晶體的情形，N為反轉層下的電荷密度，V為NMOS電晶體之情形，為電子的前進速度，於PMOS電晶體之情形，為電洞的前進速度。
像這種條件之下，圖1所示實施例1中，例如，Wn與Wp為20nm，Hn與Hp為60nm。又，圖示之實施例1中，通道長L在兩電晶體皆為32nm。
圖2為閘長從5000nm變更到60nm之情形，NMOS電晶體之電子的通道區域前進速度與PMOS電晶體之電洞的通道區域前進速度的圖示。通道區域之長度為45nm以下時，由於前述準彈道(Quasi－Ballistic)效果，NMOS電晶體的電子的通道區域前進速度與NMOS電晶體之電洞的通道區域前進速度為一致，能得到完全平衡的CMOS。
圖3(a)及(b)，各為圖12之習知例、及本發明之完全平衡的CMOS中，構成3段的反向閘，以第1段輸出連接於第2段輸入、第2段輸出連接於第3段輸入之方式，實際配置在SOI基板上之例。圖3(b)所示完全平衡的CMOS配置於SOI基板上時所需的面積，為圖12習知例配置在SOI基板時所需面積的一半，能夠加快1位數(digit)左右。
本發明之實施例1之半導體裝置，進一步藉由使p、n兩電晶體之閘尺寸、面積為相同，使兩電晶體之閘電容及寄生電容成為相同，如圖4所示，以此等電晶體構成之類比開關的補償雜訊能減低為15dB。在此，如圖1(c)所示之實施例1中，PMOS電晶體及NMOS電晶體兩者都使用反轉型(inversion type)的電晶體。
其他實施例
圖5(a)、(b)、及(c)，各為第2、第3及第4實施例中，與第1實施例之圖1(c)相當之方向的剖面圖。
圖5(a)為n通道電晶體(亦即NMOS電晶體)101n及p通道電晶體(亦即PMOS電晶體)101p皆為累積型(accumulation type)之例子。
又，圖5(b)為n通道電晶體(亦即NMOS電晶體)102n為累積型、P通道電晶體(PMOS電晶體)102p為反轉型之例。圖5(b)之構成，由於相同導電型之井(n井)與相同導電型(p＋型)之閘電極而成，具有處理簡單化之優點，又，藉由使用累積型之n通道電晶體，能減低CMOS全體的1/f雜訊。
再者，圖5(c)為n通道電晶體(NMOS電晶體)103n為反轉型、p通道電晶體(PMOS電晶體)103p為累積型之例。此例由於以相同導電型之井(p井)與相同導電型(n＋型)之閘電極形成，具有處理簡單化的優點，且由於僅使用n＋型的多晶矽閘電極，因此能防止由於薄膜化造成硼的擴散(硼由於容易擴散到閘氧化膜，故會產生載子之界面遷移率劣化的現象)。如後所述，藉由使用累積型之電晶體，與反轉型比較，尚具有電流驅動能力增大的優點(圖11)。
在此，參照圖5至圖11，以圖5(a)、(b)之n通道電晶體(NMOS電晶體)101n、102n為例，對於本發明之累積型電晶體加以説明。
圖6(a)~(d)之中，顯示累積型n通道電晶體(NMOS電晶體)的動作原理。首先，如圖6(a)所示，於閘電壓Vg為零的情形，空乏層(depletion－layer)擴展到SOI層全體。如圖6(b)所示，如果施加閘電壓Vg，空乏層會後退至通道上面，並流出基底(bulk)電流Ibulk。接著，如果閘電壓増加，如圖6(c)及(d)所示，尚流出累積電流Iacc。
如果將此現象使用圖7(a)及(b)加以説明，採用SOI構造，使由閘電極與SOI層之功函數差所發生的空乏層寬度較SOI層之厚度為大，則能成為如圖7(a)所示之累積構造的正常斷開型(normally off type)的MOS電晶體。在此，像圖示的n通道電晶體之中，藉由以p＋多晶矽(功函數5.2eV)作為閘電極、p通道電晶體之中以n＋多晶矽(功函數4.1eV)作為閘電極，能使產生與SOI層之功函數差。
如圖11所示，藉由在矽之(110)面上形成累積構造的n通道電晶體，能實現與構成於矽(100)面上之通常n通道電晶體比較，為同等的電流驅動能力。又，於矽之(110)面上，藉由形成累積構造之p通道電晶體，能實現與形成於矽(100)面上之p通道電晶體比較，為2.5倍的電流驅動能力。
又，如圖8所示，於累積型，1/f雜訊亦會減低。
本發明之累積型裝置，並不是以pn接合障壁來實現正常斷開，而是將閘電極與SOI層之功函數差、SOI層厚度、汲電壓、源極．汲極間距離予以最適化，如圖7(a)所示，於閘電壓為0v時，如果於源極．汲極之間存在空乏層並形成障壁，則成為正常斷開。
如圖7(b)所示，由於導通(on)時形成通道於累積層，因此，與通常之形成反轉層的反轉型MOS電晶體比較，能使通道區域之垂直電場減小，故能使實效遷移率增大。因此，即使增加SOI層之雜質濃度，亦不會發生遷移率的劣化。再者，由於在導通(on)時不僅是累積層，SOI層全體(基底(bulk)部)也有電流流過，因此SOI層之雜質濃度愈高，則電流驅動能力愈大。
通常之MOS電晶體，伴隨著微細化，如果通道區域之雜質濃度增高則通道遷移率會劣化，相較於此，本發明之累積型裝置在微細化方面非常有利。為了使電流驅動能力儘量增大，實現相對於微細化對於擊穿(punch through)具有耐性之正常斷開，較佳為，累積型n通道電晶體使用功函數儘可能大的閘電極，累積型p通道電晶體使用功函數儘可能小的閘電極。
本發明之累積型裝置，以此方式，藉由使閘電極材料與SOI層的功函數差增大，於SOI層形成空乏層，並使對於汲電極施加之電壓所造成在通道方向之電場不影響源極端之方式，使具有擊穿(punch through)耐性。SOI層之厚度愈厚，則電流驅動能力增大，但是，由於功函數差而發生之來自閘的電場不易影響到SOI層之下端(底面)。所以，使功函數差增大為本發明之累積型裝置之中最為主要的要件。
圖9(a)顯示於累積型n通道電晶體之中，使用閘電極之功函數為5.2eV及6.0eV者時，所容許的(成為正常斷開)之SOI層厚度。閘絕緣膜為EOT，於0.5nm及1.0nm之情形。正常斷開所容許的各微細化世代(閘長)時的SOI層厚度，於功函數愈大則愈厚，於22nm世代，在5.2ev及6.0eV成為約2倍的厚度。
圖9(b)顯示使用功函數5.2eV及6.0eV之閘電極情形的能帶圖(絕緣膜厚1nm)。如圖所示，功函數如果增大，則SOI層增厚，電流驅動能力増大。
於圖10中，顯示空乏層厚度與基板雜質濃度之相關圖。如果參照此圖，本發明之累積型n通道電晶體102n、103n之中，如果閘電極16以P＋多晶矽形成，則其功函數為約5.15eV，基板之10×17 cm－3 的n型矽層14n的功函數，約為4.25eV，故產生約0.9eV之功函數差。此時空乏層厚度為約90nm左右，因此即使Hn、Hp為60nm及Wn與Wp為20nm亦完全地空乏化。在此，關於基板雜質濃度及SOI膜厚，可在SOI膜厚較空乏層厚度為薄的範圍內選擇。又，閘電極材料，考慮功函數差，只要是能使SOI層完全空乏化者即可，可以不是多晶矽，可為W、Pt、Ni、Ge、Ru及其矽化物。
本發明之CMOS構造中，SOI層較佳為於(100)面±10°以內傾斜之面方位，於累積型電晶體，SOI層之厚度為較閘電極與SOI層之功函數差所致空乏層之厚度為薄的構造。藉由為此等構造，能使電流驅動能力提高，以NMOS電晶體與PMOS電晶體具有約略相同電流驅動能力之方式使平衡。又，藉由使NMOS電晶體與PMOS電晶體構成於相同半導體基板，尚具有使絕緣分離之面積量減小的優點。以此方式，NMOS電晶體與PMOS電晶體帶有大致相同電流驅動能力地使平衡，能得到能提高集積度的半導體裝置。
上述圖5~圖11之説明中，係對於形成在SOI層之累積型電晶體加以説明，但是於圖1所示，np兩者的電晶體為反轉型電晶體的情形，不需要形成在SOI層，直接形成在矽基板上亦可。亦即，將矽基板表面予以蝕刻而形成兩電晶體層亦可，也可以在矽基板上形成所望半導體層，再將此半導體層予以蝕刻而形成兩電晶體層。
又，實施例中，係以各電晶體區域表面為(100)面，側面為(110)之情形加以説明，但是本發明不限定於該等，表面為(100)面±10°以內之面，側面為(110)面±10°以內之面，表面為(110)面或(110)面±10°以內之面，側面為(100)面或(100)面±10°以內之面之情形，亦同樣地能適用。於此情形，各電晶體區域之寬度增大，平面面積增大。
使用圖13及圖14說明本發明半導體裝置之閘絕緣膜，使用以微波激發之高密度電漿裝置，藉由自由基氧化、自由基氮化、或自由基氧氮化形成為較佳者。圖13為藉由熱氧化形成閘絕緣膜之情形，與藉由自由基氧化形成閘絕緣膜之情形，在各通道方位的S因子。裝置如圖14(a)所示，使用累積型之三維p通道MOS電晶體10個來測定。通道區域表面為(100)面，其方位為<110>方向。通道區域的資料如圖13之記載。通道區域表面之結晶面為(100)面、其結晶方位為<110>方向時，由於在通道區域側面會顯示與此等為相同之結晶面，此情形之通道區域側面的結晶面為(110)面。如圖14(b)所示，如果將通道表面的方位從<110>方向旋轉45°，則方位成為<100>方向。以此方式，於旋轉180°時，每隔15°之S因子如圖13所示。S因子表示將汲極電流增為10倍所需要的閘電壓，愈小愈好，理論值為60mV/dec。如圖13所示，如果於熱氧化(900℃乾燥氛圍)形成閘絕緣膜，為80~100mV/dec，成為理論值的1.3倍~1.7倍，且結晶面方位造成的不一致增大，自由基氧化(Kr與氧之電漿，於400℃氧化)為64~69mV/dec，僅不過是理論值的1.06倍~1.15倍，可得知與習知的熱氧化膜比較，壓倒性地較為優異。已確認以自由基氮化及自由基氧氮化形成閘絕緣膜之情形亦為同樣的。
(產業上的可利用性)
以上，係對本發明基於實施例具體的説明，但是本發明不限定於前述實施例，在不脫離其要旨之範圍內，當然可進行各種變更。例如，本發明，就反向器電路而言，不僅可應用於邏輯電路，亦能應用於其他電子電路。
1．．．p型半導體基板
2．．．n型雜質區域
3a．．．高濃度p型雜質區域
3b．．．高濃度p型雜質區域
4a．．．高濃度n型雜質區域
4b．．．高濃度n型雜質區域
5．．．閘絕緣膜
6．．．閘電極
7．．．閘電極
8．．．閘配線
9．．．輸出配線
10．．．電源配線
11．．．電源配線
12．．．矽支持基板
13．．．氧化膜
14－n．．．SOI層
14－p．．．SOI層
15．．．閘絕緣膜
16．．．閘電極
17．．．源極．汲極層
18．．．源極．汲極層
19．．．閘配線
20．．．輸出配線
21．．．電源配線
22．．．電源配線
25．．．分離膜
26．．．矽化物層
100p．．．反轉型PMOS電晶體
100n．．．反轉型NMOS電晶體
101n．．．n通道電晶體(NMOS電晶體)
101p．．．p通道電晶體(PMOS電晶體)
102n．．．n通道電晶體(NMOS電晶體)
102p．．．P通道電晶體(PMOS電晶體)
103n．．．n通道電晶體(NMOS電晶體)
103p．．．p通道電晶體(PMOS電晶體)
圖1顯示本發明第1實施例之半導體裝置，(a)為立體圖、(b)及(c)為沿著圖1(a)之A－A’線及B－B’線之剖面圖。
圖2顯示以本發明第1實施例之半導體裝置的NMOS電晶體與PMOS電晶體的載子前進速度作為閘長，並製作為横軸。
圖3顯示將半導體裝置配置於SOI基板上。(a)為以習知技術製造之半導體裝置配置在SOI基板上。(b)為將本發明之第1實施例之半導體裝置配置在SOI基板上。
圖4顯示各以通常的C－MOS電路及本發明第1實施例之C－MOS電路構成類比開關之情形，補償雜訊的改善。
圖5(a)、圖5(b)、圖5(c)，為本發明之第2、第3及第4實施例的主要部分示意剖面圖。
圖6(a)、圖6(b)、圖6(c)、圖6(d)，說明使用於本發明實施例2及3之累積型n－MOS電晶體的動作原理。
圖7(a)、圖7(b)說明使用於本發明實施例2及3之累積型n－MOS電晶體之各空乏狀態及累積狀態，各圖中顯示n－MOS電晶體構造及能帶構造。
圖8，顯示本發明之累積型電晶體的1/f雜訊。
圖9(a)，顯示使用於本發明之累積型n－MOS成為正常斷開之情形的閘長與SOI層膜厚的關係，參數為閘電極之功函數及EOT(等效氧化層厚度，equivalent oxide film thickness)。
圖9(b)，顯示閘電極材料之功函數為5.2eV及6.0eV之情形的能帶構造。
圖10顯示本發明實施例之累積型電晶體的空乏層厚度與基板雜質濃度的關係。
圖11顯示本發明之累積型電晶體及通常電晶體的汲電壓－汲電流特性。
圖12(a)及(b)，各為習知例之半導體裝置剖面圖及平面圖。
圖13，顯示關於本發明，以熱氧化形成閘絕緣膜之情形與以自由基氧化形成閘絕緣膜之情形，各通道方位之S因子。
圖14，顯示關於本發明，(a)為累積型之三維p通道MOS電晶體的裝置構造立體圖、(b)為其方位。
12．．．矽支持基板
13．．．氧化膜
14－n．．．SOI層
14－p．．．SOI層
15．．．閘絕緣膜
16．．．閘電極
17．．．源極．汲極層
18．．．源極．汲極層
19．．．閘配線
20．．．輸出配線
21．．．電源配線
22．．．電源配線
25．．．分離膜
26．．．矽化物層
100p．．．反轉型PMOS電晶體
100n．．．反轉型NMOS電晶體

Claims (27)

  1. 一種半導體裝置，包含具有至少一對相異導電型的電晶體之電路，其特徵在於：使用設於SOI基板上之第1半導體層及將其表面至少一部分覆蓋之第1閘絕緣層而形成n通道電晶體，同時使用設於前述SOI基板上之第2半導體層及將其表面至少一部分覆蓋的第2閘絕緣層而形成p通道電晶體；該第1半導體層之形成通道的第1區域表面，具有(100)面或(100)面±10°以內的面；且於該第1半導體層之側面形成通道之第2區域表面，具有較(100)面±10°以內的面的電子遷移率為小的一或多數面，該第2半導體層之形成通道的第1區域表面，具有(100)面或(100)面±10°以內的面；且於該第2半導體層之側面形成通道之第2區域表面，具有較(100)面±10°以內的面的電洞遷移率為大的一或多數面，決定該第1區域表面之寬度、長度及高度，該第2區域表面之寬度、長度及高度，俾使該第1及第2半導體層之中，該第1區域表面之面積與該第2區域表面之面積的和彼此為同等，且該n通道電晶體與該p通道電晶體之動作速度實質上為相等或同等。
  2. 如申請專利範圍第1項之半導體裝置，其中，該n通道電晶體與該p通道電晶體皆為正常斷開(normally off)，且該n通道電晶體為反轉型或累積型，該p通道電晶體為反轉型或累積型。
  3. 如申請專利範圍第2項之半導體裝置，其中，該n通道電晶體與該p通道電晶體皆為反轉型。
  4. 如申請專利範圍第2項之半導體裝置，其中，該n通道電晶體與該p通道電晶體皆為累積型。
  5. 如申請專利範圍第2項之半導體裝置，其中，該n通道電晶體為反轉型，該p通道電晶體為累積型。
  6. 如申請專利範圍第2項之半導體裝置，其中，該n通道電晶體為累積型，該p通道電晶體為反轉型。
  7. 如申請專利範圍第4或5項之半導體裝置，其中，選擇第2閘電極之材料及該第2半導體層之雜質濃度，使得由於設於該第2閘絕緣膜上之該第2閘電極與該第2半導體層之功函數差而形成於該第2半導體層之空乏層厚度較該第2半導體層之膜厚為大。
  8. 如申請專利範圍第4或6項之半導體裝置，其中，選擇第1閘電極之材料及該第1半導體層之雜質濃度，使得由於設於該第1閘絕緣膜上之該第1閘電極與該第1半導體層之功函數差而形成於該第1半導體層之空乏層厚度較該第1半導體層之膜厚為大。
  9. 如申請專利範圍第1至6項中任一項的半導體裝置，其中，該第1及第2閘絕緣膜，包含以微波激發之電漿形成之SiO2 、Si3 N4 及金屬矽合金之氧化膜、金屬矽合金的氮化膜至少一種。
  10. 如申請專利範圍第9項之半導體裝置，其中，該第1及第2閘絕緣於600℃以下的溫度形成。
  11. 如申請專利範圍第1至6項中任一項的半導體裝置，其中，構成通道長之該第1區域表面長度、該第2區域表面長度，於該n通道電晶體及該p通道電晶體之中，皆定為彼此相等。
  12. 如申請專利範圍第1至6項中任一項的半導體裝置，其中，該n通道電晶體及該p通道電晶體之中，該第1區域表面的長度，時常地較該第1區域表面之寬度長1.5倍以上。
  13. 一種半導體裝置，包含具有至少一對相異導電型之電晶體的電路，其特徵在於：(1)使用設於SOI基板上之第1半導體層與覆蓋其表面至少一部分的第1閘絕緣層，而形成一導電型的電晶體；且使用設於該SOI基板上之第2半導體層與覆蓋其表面至少一部分之第2閘絕緣層， 而形成另一導電型的電晶體；(2)令該第1半導體層之形成通道的第1區域表面具有第1結晶面；且在設於和該第1區域表面相交之面的該第1半導體層的側面，令形成通道之第2區域表面具有與該第1結晶面相異且載子遷移率也相異的第2結晶面；(3)令該第2半導體層之形成通道的第1區域表面具有第1結晶面；且在設於與該第1區域表面相交之面的該第2半導體層的側面，令形成通道之第2區域表面具有與該第1結晶面相異且載子遷移率也相異的第2結晶面；(4)令該第1半導體層之形成通道的第1區域表面中的電子之有效質量為me1，該第2區域表面中的電子之有效質量為me2；(5)令該第2半導體層之形成通道的第1區域表面中的電洞之有效質量為mh1，該第2區域表面中的電洞之有效質量為mh2；(6)令該第1半導體層之形成通道的第1區域表面之寬度為We，該第1半導體層之形成通道的第2區域表面之寬度為He；(7)令該第2半導體層之形成通道的第1區域表面之寬度為Wh，該第2半導體層之形成通道的第2區域表面之寬度為Hh；(8)令該第1半導體層之形成通道的第1區域表面之長度為L1，該第2半導體層之形成通道的第1區域表面之長度為L2；(9)當L1、We、L2、Wh為既定值時，該第1半導體層之電子實際有效質量mee及該第1半導體層之電洞的實際有效質量mhe，分別以下式表示：mee=(me1-1 ×We/(2×He+We)+2×me2-1 ×He/(2×He+We))-1 mhe=(mh1-1 ×Wh/(2×Hh+Wh)+2×mh2-1 ×Hh(2×Hh+Wh))-1 ，(10)藉由使mee=mhe成立，且將He及Hh定成可滿足We=Wh及He=Hh，以使得該一導電型之電晶體與該另一導電型之電晶體，於通道區域之面積彼此實質上為相等或同等，且動作速度彼此實質上為相等或同等。
  14. 如申請專利範圍第13項之半導體裝置，其中，藉由使該L1與該L2為相等，使We=Wh實質上滿足；且藉由使該第1區域表面之長度較該第1區域表面之寬度長1.5倍以上，令We及Wh為既定值，以滿足1.5×L1>We及1.5×L2>Wh；並決定剩下的He及Hh，以滿足mee=mhe且滿足He=Hh。
  15. 一種半導體裝置，包含具有至少一對第1導電型通道之電晶體及與第1導電型為相異之第2導電型通道之電晶體的電路，其特徵在於：包含：該第1導電型通道的電晶體，具有：設於SOI基板上之第1半導體層、與覆蓋其表面至少一部分之第1閘絕緣層、與覆蓋第1閘絕緣層之第1閘電極；該第2導電型通道的電晶體，具有：設於該SOI基板上之第2半導體層、與覆蓋其表面至少一部分之第2閘絕緣層、與覆蓋第2閘絕緣層之第2閘電極；該第1半導體層之形成通道的第1區域，係由構成該第1半導體層之表面的第1面及與該第1面之夾角為既定角度之一或多數的第2面所構成，該第1導電型通道之電晶體的載子遷移率於該第2面較該第1面為小，該第2半導體層之形成通道的第2區域，係由構成該第2半導體層之表面的第1面及與該第1面之夾角為既定角度之一或多數的第2面所構成，該第2導電型通道之電晶體的載子遷移率於該第2面較該第1面為大，將該該第1半導體層之該第1區域表面的寬度、長度及高度、與該第2半導體層之該第2區域表面的寬度、長度及高，設定為使得：該第1區域之該第1面面積與該第2面面積之和，與該第2區域之該第1面面積與該第2面面積之和實質上為相等；且該第1導電型通道之電晶體與該第2導電型通道之電晶體的動作速度實質上為相等或同等。
  16. 如申請專利範圍第15項之半導體裝置，其中，該第1導電型通道之電晶體為NMOS電晶體，該第2導電型通道之電晶體為PMOS電晶體，該第1半導體層及第2半導體體之該第1面，具有矽的(100)面或(100)面±10°以內的面，同時，該第2面具有矽之(110)面或(110)面±10°以內的面。
  17. 如申請專利範圍第15項之半導體裝置，其中，該第1半導體層及第2半導體層之該第1面，具有矽之(110)面或(110)面±10°以內的面，該第2面具有矽之(100)面或(100)面±10°以內的面，該第1導電型通道之電晶體為PMOS電晶體，該第2導電型通道之電晶體為NMOS電晶體。
  18. 如申請專利範圍第15項之半導體裝置，其中，該第1導電型通道之電晶體及該第2導電型通道之電晶體皆為反轉型。
  19. 如申請專利範圍第15項之半導體裝置，其中，該第1導電型通道之電晶體及該第2導電型通道之電晶體皆為累積型。
  20. 如申請專利範圍第15項之半導體裝置，其中，該第1導電型通道之電晶體為反轉型、該第2導電型通道之電晶體為累積型。
  21. 如申請專利範圍第15項之半導體裝置，其中，選擇設於該第2閘絕緣膜上之該第2閘電極之材料及該第2半導體層之雜質濃度，使得由於該第2閘電極與該第2半導體層的功函數差而形成於該第2半導體層之空乏層的厚度，較該第2半導體層之膜厚為大。
  22. 如申請專利範圍第15項之半導體裝置，其中，選擇設於該第1閘絕緣膜上之該第1閘電極之材料及該第1半導體層之雜質濃度，使得由於該第1閘電極與該第1半導體層的功函數差而形成於該第1半導體層之空乏層的厚度，較該第1半導體層之膜厚為大。
  23. 如申請專利範圍第15項之半導體裝置，其中，該第1導電型通道之電晶體及該第2導電型通道之電晶體，各設定為使得構成各電晶體之通道的該第1區域及該第2區域表面的長度彼此為相等。
  24. 如申請專利範圍第15項之半導體裝置，其中，該第1導電型通道之電晶體及該第2導電型通道之電晶體，構成各電晶體之通道長的該第1區域及該第2區域表面長度，各較該第1區域及該第2區域表面的寬度長1.5倍以上。
  25. 如申請專利範圍第1項之半導體裝置，其中，該第1區域及第2區域之長度係45nm以下。
  26. 如申請專利範圍第13項之半導體裝置，其中，該L1及L2係45nm以下。
  27. 如申請專利範圍第15項之半導體裝置，其中，該第1半導體區域之該通道之長度係45nm以下，該該第2半導體區域之該通道之長度係45nm以下。
TW095148125A 2005-12-22 2006-12-21 半導體裝置 TWI425637B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005369170 2005-12-22

Publications (2)

Publication Number Publication Date
TW200742084A TW200742084A (en) 2007-11-01
TWI425637B true TWI425637B (zh) 2014-02-01

Family

ID=38188621

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095148125A TWI425637B (zh) 2005-12-22 2006-12-21 半導體裝置

Country Status (7)

Country Link
US (1) US7863713B2 (zh)
EP (1) EP1976017A4 (zh)
JP (1) JP5322148B2 (zh)
KR (1) KR101032286B1 (zh)
CN (1) CN101346820B (zh)
TW (1) TWI425637B (zh)
WO (1) WO2007072844A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8138527B2 (en) 2006-07-13 2012-03-20 National University Corporation Tohoku University Transistor and semiconductor device
JPWO2008007748A1 (ja) 2006-07-13 2009-12-10 国立大学法人東北大学 半導体装置
JP5041154B2 (ja) * 2007-11-19 2012-10-03 ルネサスエレクトロニクス株式会社 高周波スイッチ回路
JP5299752B2 (ja) * 2008-04-28 2013-09-25 国立大学法人東北大学 半導体装置
JP2010067930A (ja) * 2008-09-12 2010-03-25 Toshiba Corp 半導体装置およびその製造方法
US8395216B2 (en) * 2009-10-16 2013-03-12 Texas Instruments Incorporated Method for using hybrid orientation technology (HOT) in conjunction with selective epitaxy to form semiconductor devices with regions of different electron and hole mobilities and related apparatus
US9001564B2 (en) * 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
US8901615B2 (en) * 2012-06-13 2014-12-02 Synopsys, Inc. N-channel and P-channel end-to-end finfet cell architecture
JP2013012768A (ja) * 2012-09-05 2013-01-17 Tohoku Univ 半導体装置
JP6233874B2 (ja) * 2013-06-04 2017-11-22 ローム株式会社 半導体装置および半導体装置の製造方法
US9236480B2 (en) * 2013-10-02 2016-01-12 Globalfoundries Inc. Methods of forming finFET semiconductor devices using a replacement gate technique and the resulting devices
JP6617590B2 (ja) 2016-02-03 2019-12-11 富士通株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4768076A (en) * 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
US6037610A (en) * 1993-05-26 2000-03-14 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device having columnar crystals
US6900503B2 (en) * 2002-09-04 2005-05-31 Samsung Electronics, Co., Ltd. SRAM formed on SOI substrate
US6903393B2 (en) * 2001-10-03 2005-06-07 Tadahiro Ohmi Semiconductor device fabricated on surface of silicon having <110> direction of crystal plane and its production method
CN2710164Y (zh) * 2003-04-04 2005-07-13 台湾积体电路制造股份有限公司 具有多方位的绝缘层上覆硅芯片
US20050275018A1 (en) * 2004-06-10 2005-12-15 Suresh Venkatesan Semiconductor device with multiple semiconductor layers

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3248791B2 (ja) 1993-09-14 2002-01-21 三菱電機株式会社 半導体装置
KR980012115A (ko) 1996-07-12 1998-04-30 윌리엄 비. 켐플러 분리된 게이트 옥사이드를 가지는 고집적 cmos 회로 및 그 제조 방법
KR0132484Y1 (ko) 1996-08-24 1999-10-01 대우자동차주식회사 자동차 인사이드 미러
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
WO2005036651A1 (ja) * 2003-10-09 2005-04-21 Nec Corporation 半導体装置及びその製造方法
US7115920B2 (en) * 2004-04-12 2006-10-03 International Business Machines Corporation FinFET transistor and circuit
JP2005310921A (ja) * 2004-04-19 2005-11-04 Okayama Prefecture Ｍｏｓ型半導体装置及びその製造方法
JP4429798B2 (ja) 2004-05-12 2010-03-10 富士通マイクロエレクトロニクス株式会社 フィン型チャネルｆｅｔを用いたシステムｌｓｉ及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4768076A (en) * 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
US6037610A (en) * 1993-05-26 2000-03-14 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device having columnar crystals
US6903393B2 (en) * 2001-10-03 2005-06-07 Tadahiro Ohmi Semiconductor device fabricated on surface of silicon having <110> direction of crystal plane and its production method
US6900503B2 (en) * 2002-09-04 2005-05-31 Samsung Electronics, Co., Ltd. SRAM formed on SOI substrate
CN2710164Y (zh) * 2003-04-04 2005-07-13 台湾积体电路制造股份有限公司 具有多方位的绝缘层上覆硅芯片
US20050275018A1 (en) * 2004-06-10 2005-12-15 Suresh Venkatesan Semiconductor device with multiple semiconductor layers

Also Published As

Publication number Publication date
JP5322148B2 (ja) 2013-10-23
US20090001471A1 (en) 2009-01-01
EP1976017A1 (en) 2008-10-01
TW200742084A (en) 2007-11-01
EP1976017A4 (en) 2011-05-25
KR20080094897A (ko) 2008-10-27
JPWO2007072844A1 (ja) 2009-05-28
KR101032286B1 (ko) 2011-05-06
CN101346820A (zh) 2009-01-14
CN101346820B (zh) 2010-11-03
WO2007072844A1 (ja) 2007-06-28
US7863713B2 (en) 2011-01-04

Similar Documents

Publication Publication Date Title
KR102069263B1 (ko) 반도체 디바이스 및 이의 제조 방법
US8362561B2 (en) Transistor device and method of manufacturing such a transistor device
KR101269926B1 (ko) 반도체 장치
US6861304B2 (en) Semiconductor integrated circuit device and method of manufacturing thereof
TWI460825B (zh) 半導體裝置
TWI394232B (zh) 半導體裝置
TWI425637B (zh) 半導體裝置
TWI588993B (zh) 半導體組件及製造其之方法
CN100446271C (zh) 场效应晶体管
US8941186B2 (en) Semiconductor device having vertical type transistor
US20110042725A1 (en) Semiconductor device

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees