TWI418010B - Ｅｓｄ保護電路及元件 - Google Patents

Description

ESD保護電路及元件

本發明是有關於一種電路，且特別是有關於一種靜電放電保護電路及元件。

一般而言，靜電放電的電壓(或電流)較正常操作所需的電源電壓(或電流)大出甚多。於實際使用環境中，各種來源的靜電放電(electrostatic discharge，ESD)可能會衝擊電子產品。當靜電放電發生時，此突如其來的靜電放電電流很可能會在瞬間將元件燒毀。

為克服上述問題，一般須在電路中安排一些靜電放電保護機制，以有效隔離靜電放電電流而避免元件損毀。一般而言，靜電放電保護元件會配置在核心電路(Core Circuit)與焊墊(PAD)之間，以保護核心電路，且為了發揮更佳之功效，靜電放電保護元件需具有低觸發電壓與均勻導通之特性。

依照本發明一實施例，提出一種靜電放電保護電路，包括第一軌線、第二軌線、第一電晶體以及電阻單元。第一電晶體包括基體、汲極、源極與閘極。第一電晶體的汲極電性連接至第一軌線，而源極與閘極連接至第二軌線，用以當發生靜電放電時於第一軌線與第二軌線之間導引靜電流。電阻單元連接於第一電晶體的基體與第二軌線之間。當發生靜電放電時，電阻單元於第一電晶體的基體與第二軌線之間提供一電阻值。

依照本發明另一實施例，提出一種靜電放電保護元件，包括第一導電型的第一井(well)、第二導電型的第一基體(body或bulk)、第一導電型的第一重摻雜區(heavily doped region)、第一導電型的第二重摻雜區、以及電阻路徑(resistance path)。第一井配置於基底(substrate)中。第一基體配置於第一井中，做為一第一電晶體的基體。第一重摻雜區配置於第一井中且位於第一基體外，其中第一重摻雜區電性連接至第一軌線。第二重摻雜區配置於第一基體中，其中第二重摻雜區電性連接至第二軌線。電阻路徑連接於第一基體與第二軌線之間。

依照本發明再一實施例，提出一種靜電放電保護元件，包括第一導電型的第一井、第二導電型的第一基體、第一導電型的第一重摻雜區、第一導電型的第二重摻雜區、第二導電型的第三重摻雜區以及第二導電型的第二基體。第一井配置於基底中。第一基體配置於第一井中。第一重摻雜區配置於第一井中且位於第一基體外，且電性連接至第一軌線。第二重摻雜區配置於第一基體中，且電性連接至第二軌線。第三重摻雜區位於第一基體中，且第三重摻雜區係為浮接。其中第一井、第一基體、第一重摻雜區、第二重摻雜區與第三重摻雜區組成第一電晶體。第二基體鄰接第一基體，且第二基體電性連接至第二軌線。

依照本發明又一實施例，提出一種靜電放電保護元件，包含第一導電型之摻雜區、第二導電型的第一基體、隔離層、第一導電型之第一重摻雜區、第二導電型之第二重摻雜區與電阻路徑。摻雜區與第一基體配置於一基底之上。隔離層位於第一基體與基底之間，用以隔離第一基體與基底，其中隔離層為絕緣層或第一導電型之埋層。第一重摻雜區配置於摻雜區中且位於第一基體外，其中第一重摻雜區電性連接至第一軌線。第二重摻雜區配置於第一基體中，此第二重摻雜區電性連接至第二軌線。電阻路徑電性連接於第一基體與第二軌線之間。

本發明上述實施例所述之靜電放電保護電路與靜電放電保護元件，具有較低的觸發電壓，可有效地保護核心電路。

圖1係繪示依照本發明一實施所述之靜電放電(Electrostatic discharge；ESD)保護電路配置於積體電路中的電路方塊圖。圖1中僅繪出系統電壓軌線VDD與接地軌線VSS二條電源軌線，但不應因此將本發明限制於單一系統電壓的應用範疇。對於多種系統電壓的積體電路，亦可以參考下述諸實施例的說明而應用本發明。

請參照圖1，核心電路101代表欲保護之電路，其操作電源由系統電壓軌線VDD與接地軌線VSS二條電源軌線供應。焊墊102代表核心電路101對外輸出/輸入訊號之連接點。焊墊102可耦接ESD保護電路310、320與330，以及在系統電壓軌線VDD與接地軌線VSS之間耦接ESD保護電路340。ESD保護電路310可阻擋絕大部份的靜電放電電流進入核心電路101，ESD保護電路320、330及/或340可將自焊墊102突如其來之靜電放電脈衝電流導引至系統電壓軌線VDD或/及接地軌線VSS，從而避免靜電放電脈衝電流直接衝擊核心電路101。

一般而言，靜電放電保護元件的測試可分為PD、ND、PS與NS四種模式。對於PD或ND測試模式而言，焊墊102之正脈衝電流或負脈衝電流可經由ESD保護電路330而被導引至系統電壓軌線VDD；也可以觸發ESD保護電路320而經由ESD保護電路320、接地軌線VSS、ESD保護電路340而被導引至系統電壓軌線VDD。

對於PS或NS測試模式而言，焊墊102之正脈衝電流或負脈衝電流可觸發ESD保護電路320而將正脈衝電流(或負脈衝電流)導引至接地軌線VSS；也可以觸發ESD保護電路340而經由ESD保護電路330、系統電壓軌線VDD、ESD保護電路340而被導引至接地軌線VSS。

上述ESD保護電路320、330與340可為相同的電路設計，亦可為不同的電路設計，例如，ESD保護電路320可為下述圖2A~2F所繪示之ESD保護電路，而ESD保護電路330為一二極體。

請參考圖2A~2F，係繪示依照本發明實施例所述之ESD保護電路之電路示意圖，其中，圖2A~2D所述之第二軌線420的電壓相對低於第一軌線410的電壓，圖2E~2F所述之第一軌線410的電壓相對低於第二軌線420的電壓。

以ESD保護電路320為例，圖2A~2D所述之第一軌線410與第二軌線420分別電性連接至輸出入焊墊102的軌線與接地軌線VSS，圖2E~2F所述之第一軌線410與第二軌線420分別電性連接至接地軌線VSS與輸出入焊墊102的軌線。對於ESD保護電路330而言，圖2A~2D所述之第一軌線410與第二軌線420分別電性連接系統電壓軌線VDD與輸出入焊墊102，圖2E~2F所述之第一軌線410與第二軌線420分別電性連接輸出入焊墊102與系統電壓軌線VDD。對於ESD保護電路340而言，圖2A~2D所述之第一軌線410與第二軌線420分別是系統電壓軌線VDD與接地軌線VSS，而圖2E~2F所述之第一軌線410與第二軌線420則分別是接地軌線VSS與系統電壓軌線VDD。

請參照圖2A，ESD保護電路320包括第一電晶體321以及電阻單元Rb。第一電晶體例如可為N型擴散金氧半場效電晶體(lateral diffused NMOSFET，簡稱LDNMOS)，亦可以是其他N通道金氧半場效電晶體或N型場氧化電晶體等。

前述第一電晶體321的源極與汲極可分別電性連接至第一軌線410與第二軌線420，第一電晶體321的閘極可電性連接至第二軌線420。當發生靜電放電時，靜電放電電壓可以使第一電晶體321發生崩潰，從而可使第一電晶體321於第一軌線410與第二軌線420之間導引靜電流。電阻單元Rb電性連接於第一電晶體321的基體與第二軌線420之間。當焊墊102發生靜電放電時，電阻單元Rb於第一電晶體321的基體與第二軌線420之間提供一電阻值。

第一電晶體321的汲極-基體-源極形成一個寄生雙極性接面電晶體結構(寄生NPN電晶體)，其中第一電晶體321的基體相當於寄生雙極性接面電晶體的基極。對於PS測試模式而言(即第二軌線420接地)，由於第一電晶體321的基體經由電阻單元Rb電性連接至與第二軌線420，因此當焊墊102發生靜電放電時，此正脈衝將會使第一電晶體321的基體電壓上升，進而可使寄生雙極性接面電晶體被導通。

當發生靜電放電時，電阻單元Rb可以使得第一電晶體321的基體的準位電壓被均勻地提高，進而導通此寄生雙極性接面電晶體。由於在第一電晶體321崩潰之前，其寄生的雙極性接面電晶體提早被導通，因此本實施例之ESD保護電路可提供低的觸發電壓去保護核心電路，尤其是可以保護核心電路的輸出緩衝器。

請參照圖2B，此為ESD保護電路320的另一種實施方式。圖2B相似於圖2A，二者不同之處在於圖2B的ESD保護電路320更包括第二電晶體322。第二電晶體322例如可為N型場氧化電晶體、側向N型擴散金氧半場效電晶體(LDNMOS)或其他電晶體。在其他實施例中，第二電晶體322亦可被一PN二極體取代。

前述第二電晶體322的源極與汲極分別電性連接至第一軌線410與第二軌線420，而第二電晶體322的基體與閘極電性連接至第二軌線420。當第一軌線410出現靜電放電的負脈衝時，此靜電放電電流會從接地的第二軌線420順向流經寄生二極體(即第二電晶體322的基體與汲極所形成的寄生二極體)而到達第一軌線410。此第二電晶體322可於第一軌線410與第二軌線420之間導引靜電流。

前述諸實施例中，電阻單元Rb可以是任何電阻性元件或實體電阻，例如傳統電阻器、可變電阻器、電晶體等。圖2C為ESD保護電路320的另一種實施方式，其中圖2C相似於圖2A，二者不同之處在於圖2A是使用實體電阻實現電阻單元Rb，而圖2C的電阻單元Rb則包括電容431、實體電阻432、反閘433以及第三電晶體434。

請參照圖2C，電容431的第一端電性連接至第一軌線410。實體電阻432的第一端與第二端分別電性連接至電容431的第二端與第二軌線420。反閘433的輸入端電性連接至電容431的第二端，而反閘433的輸出端電性連接至第三電晶體434的閘極。第三電晶體434的汲極電性連接於第一電晶體321的基體。第三電晶體434的源極與基體電性連接至第二軌線420。在此第三電晶體434可以是任何N通道金氧半場效電晶體。

當第一軌線410發生靜電放電而第二軌線420被接地時，藉由電容431與實體電阻432的RC暫態響應會使反閘433的輸入端電壓上升，進而使得反閘433的輸出端電壓下降。此時，反閘433的輸出端電壓會使第三電晶體434截止(或趨近於截止狀態)。因此，當發生靜電放電時，第三電晶體434可以於第一電晶體321的基體與第二軌線420之間提供一電阻值。

此外，當在正常操作環境下，也就是第一軌線410供應系統電壓而第二軌線420供應接地電壓時，因電容431完成充電而使得反閘433的輸入端電壓趨近於接地電壓，進而使得反閘433的輸出端電壓趨近於系統電壓。此時，反閘433的輸出端電壓會使第三電晶體434導通(或趨近於飽和狀態)，使得第一電晶體321的基體接地。

圖2D為ESD保護電路320的另一種實施方式。圖2D相似於圖2C，二者不同之處在於圖2D省略了反閘433。於圖2D之電阻單元Rb中，實體電阻432的第一端電性連接至第一軌線410。電容431的第一端與第二端分別電性連接至實體電阻432的第二端與第二軌線420。第三電晶體434的源極與基體電性連接於第二軌線420，第三電晶體434的汲極電性連接於第一電晶體321的基體。第三電晶體434的閘極電性連接至實體電阻432的第二端。

當第一軌線410發生靜電放電而第二軌線420被接地時，藉由電容431與實體電阻432的RC暫態響應會使第三電晶體434的閘極電壓趨近於第二軌線420的電壓，進而使得第三電晶體434截止(或趨近於截止狀態)。因此，當發生靜電放電時，圖2D之第三電晶體434亦可以於第一電晶體321的基體與第二軌線420之間提供一電阻值。此外，當在正常操作環境下，也就是第一軌線410供應系統電壓而第二軌線420供應接地電壓時，因電容431完成充電而使得第三電晶體434的閘極電壓趨近於系統電壓。此時，第三電晶體434導通(或趨近於飽和狀態)，使得第一電晶體321的基體接地。

本發明所屬領域之通常技藝者當可參考上述諸實施例之教示，而類推至其他任何可能的實施方式。例如可使用側向P型擴散金氧半場效電晶體(lateral diffused PMOSFET，簡稱LDPMOS)來實現前述第一電晶體321。請參照圖2E，此為ESD保護電路320的又一種實施方式。圖2E相似於圖2A，不同之處在於圖2A的第一電晶體321是以側向N型擴散金氧半場效電晶體實施之，而圖2E則是以側向P型擴散金氧半場效電晶體來實施第一電晶體321，其中第一電晶體321的閘極電性連接第二軌線420。在其他實施例中，第一電晶體321亦可以任何P通道金氧半場效電晶體或P型場氧化電晶體實施之。

請參照圖2F，此為ESD保護電路320的另一種實施方式。圖2F相似於圖2E，二者不同之處在於圖2F的ESD保護電路320更包括第二電晶體322。第二電晶體322可為P型擴散金氧半場效電晶體或其他P通道金氧半場效電晶體如P型場氧化電晶體。

請參考圖2G，係繪示本發明另一實施例所述之ESD保護電路320。圖2G相似於圖2B，二者不同之處在於圖2G的ESD保護電路320更包含二極體323。二極體323可耦接於第一軌線410與第一電晶體323的汲極之間，且可同時耦接於第一軌線410與第二電晶體322的汲極之間。

請參考表一，係顯示有無配置二極體323之ESD保護電路之測試結果。由表一中可看出，本實施例中二極體323之配置，可使ESD保護電路承受更大的ESD脈衝(ESD pulse)。

本發明所屬領域之通常技藝者可以視其需求，以任何部局結構實現上述諸實施例。圖3係繪示前述實施例所述之電路的電路佈局俯視圖。圖4係繪示圖3中沿剖面線A-B的電路佈局剖面構造示意圖。圖5係繪示圖3中沿剖面線C-D的電路佈局剖面構造示意圖。其中所提及的基底(substrate)可以是任何形式的基底，例如N型摻雜的基底、P型摻雜的基底、或是無摻雜的基底等。為方便說明，以下實施例將以P型摻雜的基底Psub做為範例。

請同時參照圖3~5，具有第一導電型(例如N型)的摻雜區配置於基底之上或配置於基底中，更具體而言，在此實施例中，具有第一導電型的摻雜區為具有第一導電型(在此例為N型)的第一井(well)NW，此第一井NW配置於P型基底Psub中。熟習技藝者可以任何技術/製程來實現第一井NW，例如以高電壓N型井區(high-voltage N-well,HVNW)來實現第一井NW。在本發明另一實施例中，第一井NW可置換為一N型磊晶層(N-type epitaxial layer)(未繪示於圖3~5)，在此實施例中，可更包含一N型埋層(N-type buried layer)，此N型埋層可位於N型磊晶層與P型基底之間(未繪示於圖3~5)。

第二導電型(在此例為P型)的第一基體(body或bulk)PBODY1配置於第一井NW中。N型摻雜的第一重摻雜區(heavily doped region)501可配置於第一井NW中且於第一基體PBODY1外，其中第一重摻雜區501電性連接至第一軌線410。在另一實施例中，第一重摻雜區501可位於重摻雜汲極區(N-type heavily doped drain)NHDD中，此重摻雜汲極區NHDD位於第一井NW中。N型摻雜的第二重摻雜區502配置於第一基體PBODY1中，其中第二重摻雜區502電性連接至第二軌線420。

請再參考圖3~4，ESD保護電路的佈局結構可更包括N型的第五重摻雜區505。第五重摻雜區505配置於第二基體PBODY2中。第五重摻雜區505電性連接至第二軌線420。

前述ESD保護電路的佈局結構可更包括第一閘極結構G1與第二閘極結構G2，其中第一與第二閘極結構G1與G2可分別包含閘極與閘介電層。第一閘極結構G1配置於第一井NW上方且覆蓋於第一重摻雜區501與第二重摻雜區502之間區域的一部份或全部，其中第一閘極結構G1電性連接至第二軌線420。第二閘極結構G2配置於第一井NW上方且覆蓋於第一重摻雜區501與第五重摻雜區505之間區域的一部份或全部，其中第二閘極結構G2電性連接至第二軌線420。

前述之第一閘極結構G1、第一重摻雜區501、重摻雜汲極區NHDD、第一井NW、第二重摻雜區502與P型摻雜的第一基體PBODY1可構成一N型擴散金氧半場效電晶體(LDNMOS)，其中第一重摻雜區501為LDNMOS的汲極，第二重摻雜區502為LDNMOS的源極，此LDNMOS可做為圖2A~2D之第一電晶體321之例示。第二閘極結構G2、第一重摻雜區501、重摻雜汲極區NHDD、第一井NW、第五重摻雜區505與P型摻雜的第一基體PBODY2亦可構成一LDNMOS，其中第一重摻雜區501為LDNMOS的汲極，第五重摻雜區505為LDNMOS的源極，此LDNMOS可做為圖2B的第二電晶體322的例示。

請再參考圖3~5，圖3所示的電阻路徑(resistance path)Rb，其相當於圖2A~2B所示的電阻單元Rb。在圖3中是以P型摻雜的第二基體PBODY2做為該第一基體與該第二軌線之間電阻路徑Rb。也就是說，藉由將第二基體PBODY2電性連接至第一基體PBODY1，以及將第二基體PBODY2透過第三重摻雜區503電性連接第二軌線402(或直接電性連接第二軌線402)，使得第二基體PBODY2可以於該第一基體與該第二軌線之間提供一電阻值。第二基體PBODY2配置於第一井NW中以形成電阻性的電流路徑，因此可以藉由第二基體PBODY2延伸出的第一端鄰接第一基體PBODY1而形成電阻路徑Rb。P型摻雜的第三重摻雜區503配置於第二基體PBODY2中，且電性連接至第二軌線420。因此，電阻路徑Rb可以電性連接於第一基體PBODY1(也就是第一電晶體321的基體)與第二軌線420之間。

上述實施例的佈局結構中，所屬領域之通常技藝者可以視需求而自行決定佈局外觀。以圖4為例，第一重摻雜區501內電性連接第一軌線410的接觸窗插塞至重摻雜汲極區NHDD的距離可以是≧7um，而第一重摻雜區501與第一閘極結構G1所覆蓋區域之間的距離可以是≧0.7um。第一閘極結構G1的長度可以是≧1u㎡。第一閘極結構G1與其間隙壁(spacer，未繪示)所覆蓋之第一基體PBODY1的區域可以是≧0.6um。

值得注意的是，上述第一基體PBODY1與第二基體PBODY2可以視為同一個P型基體。另外，上述電阻路徑Rb是以相互電性連接的第一基體PBODY1與第二基體PBODY2實現之，但卻不應因此限制本發明。所屬領域之通常技藝者可以任何方式實現電阻路徑Rb。例如，可以選擇性地在第二基體PBODY2中配置P型摻雜的重摻雜區511，並且選擇性地在第一基體PBODY1中配置P型摻雜的第四重摻雜區504，而由相互電性連接的第四重摻雜區504、重摻雜區511、第三重摻雜區503形成電阻路徑Rb。透過調整P型重摻雜區511的外觀(路徑寬度與長度)，或透過調整P型重摻雜區511的摻雜濃度，可以對應地決定電阻路徑Rb(圖2A~2B的電阻單元Rb)的電阻值。

圖6係繪示依照本發明另一實施例所述之電路佈局俯視示意圖，圖7係繪示圖6中沿剖面線E-F的電路佈局剖面構造示意圖。圖6~7與前述圖3~5之電路佈局不同的地方在於電阻路徑Rb的實施方式。

請參照圖6~7，在此實施例中係以多晶矽層內連線810來實現電阻路徑Rb。多晶矽層內連線810配置於基底Psub上方。多晶矽層內連線810的第一端與第二端分別延伸至第四重摻雜區504與第三重摻雜區503以形成一電流路徑。其中，多晶矽層內連線810的第一端透過多個接觸窗插塞(contact plug，未繪示)電性連接該第四重摻雜區504，而該多晶矽層內連線810的第二端透過多個接觸窗插塞(未繪示)電性連接至第三重摻雜區503。因此，第一基體PBODY1可以經由第四重摻雜區504、電阻路徑Rb(即多晶矽層內連線810)電性連接至第二軌線420。在另一實施例中，多晶矽層內連線810的第二端可不需要透過接觸窗插塞電性連接至第三重摻雜區503，而使多晶矽層內連線810的第二端直接電性連接至第二軌線420。

圖8係繪示依照本發明另一實施例所述之電路佈局剖面構造示意圖，圖8所示電路佈局的俯視圖可以參考圖3而類推之，故不贅述。圖8的佈局結構與圖4相似，二者不同之處在於圖8的實施例係以第一場氧化層(Field Oxide)FO1與第二場氧化層FO2分別取代圖4的第一閘極結構G1與第二閘極結構G2。場氧化層FO1與FO2可以利用區域氧化法(Local Oxidation，LOCOS)或其他製程來形成之。在其他實施例中，可能以淺溝渠隔離結構或其他隔離結構取代上述場氧化層FO1與FO2。

圖13係繪示依照本發明另一實施例所述之電路佈局剖面構造示意圖。圖13之電路佈局類似於圖4與圖8，其差異之一在於圖13的實施例中具有一第一導電型之埋層(例如N型埋層NBL)。在此實施例中，N型埋層NBL位於第一基體PBODY1與P型基底Psub之間。更具體而言，N型埋層NBL可配置於P型基底Psub中或P型基底Psub上，第一基體PBODY1、第二基體PBODY2與第二井NW2可位於N型埋層NBL上。N型埋層NBL為一隔離層，第一基體PBODY1與第二基體PBODY2可藉由N型埋層NBL與P型基底Psub進行隔離，可避免第一基體PBODY1與第二基體PBODY2直接接觸P型基底Psub。在另一實施例中，N型埋層NBL可置換為絕緣層(insulating layer)(例如二氧化矽層)(未繪示)。在另一實施例中，第二井NW2可置換為N型磊晶層。

本發明所屬領域之通常技藝者可以視其需求，任意改變上述諸實施例。例如，可以將上述所有N型摻雜改為P型摻雜，且將上述所有P型摻雜改為N型摻雜。圖9係繪示依照本發明實施例另一實施例所述之電路佈局剖面示意圖。圖9所示電路佈局的俯視圖可以參考圖3而類推之，故不贅述。其中所提及的基底(substrate)可以是任何形式的基底，例如N型導電型的基底、P型導電型的基底、或是無摻雜的基底等。為方便說明，以下實施例將以N型導電型的基底Nsub做為範例。

本實施例中，第一導電型(在此例為P型)的第一井PW配置於N型基底Nsub中。所屬技術領域之通常技藝者可以任何技術/製程來實現第一井PW，例如以高電壓P型井區(high-voltage P-well,HVPW)來實現第一井PW。

第二導電型(在此例為N型)的第一基體NBODY1配置於第一井PW中。P型的第一重摻雜區(heavily doped region)1601可配置於第一井PW中且於第一基體NBODY1外，其中第一重摻雜區1601電性連接至第一軌線410。在本實施例中，第一重摻雜區1601可位於重摻雜汲極區(P-type heavily doped drain)PHDD中，此重摻雜汲極區PHDD位於第一井PW中。P型的第二重摻雜區1602配置於第一基體NBODY1中，其中第二重摻雜區1602電性連接至第二軌線420。

ESD保護電路的佈局結構可更包括P型的第五重摻雜區1605。第五重摻雜區1605配置於第二基體NBODY2中。第五重摻雜區1605電性連接至第二軌線420。

前述ESD保護電路的佈局結構可更包括第一閘極結構G1與第二閘極結構G2。第一閘極結構G1配置於第一井PW上方，其中第一閘極結構G1電性連接至第二軌線420。第二閘極結構G2配置於第一井PW上方，其中第二閘極結構G2電性連接至第二軌線420。

前述之第一閘極結構G1、第一重摻雜區1601、重摻雜汲極區PHDD、第一井PW、第二重摻雜區1602與N型摻雜的第一基體NBODY1可構成一P型雙擴散金氧半場效電晶體(LDPMOS)，其中第一重摻雜區1601為LDPMOS的汲極，第二重摻雜區1602為LDPMOS的源極，此LDPMOS可做為圖2E~2F之第一電晶體321之例示。第二閘極結構G2、第一重摻雜區1601、重摻雜汲極區PHDD、第一井PW、第五重摻雜區1605與N型摻雜的第一基體NBODY2亦可構成一LDPMOS，其中第一重摻雜區1601為LDPMOS的汲極，第五重摻雜區1605為LDPMOS的源極，此LDPMOS可做為圖2F的第二電晶體322的例示。

上述實施例的佈局結構中，所屬領域之通常技藝者可以視需求而自行決定佈局外觀。例如，第一重摻雜區1601內電性連接第一軌線410的接觸窗插塞至重摻雜汲極區PHDD的距離可以是≧7um，而第一重摻雜區1601與第一閘極結構G1所覆蓋區域之間的距離可以是≧0.7um。第一閘極結構G1的長度可以是≧1um。第一閘極結構G1與其間隙壁(spacer，未繪示)所覆蓋之第一基體NBODY1的區域可以是≧0.6um。

圖10是比較圖2B所示本發明實施例與傳統ESD保護電路二者特性曲線。圖10中縱軸表示靜電放電的電流量(單位為安培)，而橫軸表示靜電放電的電壓量(單位為伏特)。在相同的靜電放電測試條件下，曲線1901表示傳統ESD保護電路的電流-電壓特性曲線，而曲線1902則表示圖2B所示本發明實施例的ESD保護電路的電流-電壓特性曲線。從圖10可以清楚看出，傳統ESD保護電路的觸發電壓(trigger voltage)Vt約為22.4V，保持電壓(holding voltage)Vh約為12.8V；而圖2B所示本發明實施例的ESD保護電路成功地將觸發電壓Vt降低至18.0V，保持電壓Vh則降低至11.4V。因此當發生靜電放電時，圖2B所示的ESD保護電路可以更早將靜電放電電流導引至接地軌線VSS，對核心電路101提供更完善的保護。

圖11係繪示傳統ESD保護元件的ESD測試結果。當焊墊發生靜電放電時，大量的ESD電流將會通過圖11所示傳統ESD保護元件而被導引至接地軌線VSS。然而，傳統ESD保護元件的「均勻導通的能力」(uniform turn-on performance)不佳，致使大量的ESD電流因太過集中於某一處(如圖11所示ESD測試的燒毀點1101)，使得傳統ESD保護元件對於ESD電流的耐受能力被大打折扣。

圖12係繪示上述圖3中ESD保護元件的ESD測試結果。當焊墊102發生靜電放電時，大量的ESD電流將會通過圖3所示ESD保護元件而被導引至接地軌線VSS。從圖12中燒毀點1201的分布形狀可以驗證圖3所示ESD保護元件具有極佳的「均勻導通的能力」。由於良好的均勻導通的能力，使得大量的ESD電流可以均勻分散，進而使圖3所示ESD保護元件可以大幅提升對於ESD電流的耐受能力。

綜上所述，上述諸實施例因第一電晶體321(例如N型電晶體)的基體經由電阻單元Rb電性連接至第二軌線420(例如將第二軌線420接地)，因此當第一軌線410發生靜電放電時，電阻單元Rb可以在第一電晶體321的基體與第二軌線420之間提供電阻值，均勻提高第一電晶體321的基體的準位電壓。由於第一電晶體321的汲極-基體-源極形成一個寄生雙極性接面電晶體結構(例如NPN結構)，所以第一電晶體321的基體相當於寄生雙極性接面電晶體的基極。因此，前述電阻單元Rb在基體所形成的高準位電壓會導通(turn on)此一寄生雙極性接面電晶體，進而使ESD保護電路即時提供靜電放電的電流路徑。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

101．．．核心電路

102．．．焊墊

310、432．．．電阻

323．．．二極體

431．．．電容

433．．．反閘

320、330、340．．．本發明實施例的ESD保護電路

321．．．第一電晶體

322．．．第二電晶體

410．．．第一軌線

420．．．第二軌線

434．．．第三電晶體

501、1601．．．第一重摻雜區

502、1602．．．第二重摻雜區

503、1603．．．第三重摻雜區

504．．．第四重摻雜區

1902．．．圖4D所示本發明實施例的ESD保護電路的電流-電壓特性曲線

FO1．．．第一場氧化層

FO2．．．第二場氧化層

G1．．．第一閘極結構

G2．．．第二閘極結構

NBL．．．N型埋層

NHDD．．．N型摻雜的重摻雜汲極區

NBODY1．．．N型摻雜的第一基體

NBODY2．．．N型摻雜的第二基體

Nsub．．．N型基底

NW．．．N型摻雜的第一井

NW2．．．N型摻雜的第二井

505、1605‧‧‧第五重摻雜區

511‧‧‧P型重摻雜區

810‧‧‧多晶矽層內連線

1101、1201‧‧‧ESD測試的燒毀點

1901‧‧‧圖1所示傳統ESD保護電路的電流-電壓特性曲線

PHDD‧‧‧P型摻雜的重摻雜汲極區

PBODY1‧‧‧P型摻雜的第一基體

PBODY2‧‧‧P型摻雜的第二基體

Psub‧‧‧P型基底

PW‧‧‧P型摻雜的第一井

Rb‧‧‧電阻單元

VSS‧‧‧接地軌線

VDD‧‧‧系統電壓軌線

圖1係繪示依照本發明一實施所述之靜電放電保護電路配置於積體電路中的電路方塊圖。

圖2A~2G係繪示依照本發明實施例所述之ESD保護電路之電路示意圖。

圖3係繪示本發明一實施例所示電路的電路佈局俯視示意圖。

圖4係繪示圖3中沿剖面線A-B的電路佈局剖面構造示意圖。

圖5係繪示圖3中沿剖面線C-D的電路佈局剖面構造示意圖。

圖6係繪示依照本發明另一實施例所述之電路佈局俯視示意圖。

圖7係繪示圖6中沿剖面線E-F的電路佈局剖面構造示意圖。

圖8係繪示依照本發明另一實施例所述之電路佈局剖面構造示意圖。

圖9係繪示依照本發明實施例另一實施例所述之電路佈局剖面示意圖。

圖10是比較圖2B所示本發明實施例與傳統ESD保護電路二者特性曲線。

圖11係繪示傳統ESD保護元件的ESD測試結果。

圖12顯示圖3中ESD保護元件的ESD測試結果。

圖13係繪示依照本發明另一實施例所述之電路佈局剖面構造示意圖。

320．．．ESD保護電路

321．．．第一電晶體

322．．．第二電晶體

410．．．第一軌線

420．．．第二軌線

Rb．．．電阻單元

Claims (36)

1. 一種靜電放電保護電路，包括：一第一軌線與一第二軌線；一第一電晶體，包括一基體、一汲極、一源極與一閘極，該第一電晶體的汲極電性連接至該第一軌線，而該第一電晶體的閘極與源極電性連接至該第二軌線，用以當發生靜電放電時於該第一軌線與該第二軌線之間導引靜電流；一電阻單元，電性連接於該第一電晶體的基體與該第二軌線之間，用以當發生靜電放電時於該第一電晶體的基體與該第二軌線之間提供一電阻值；以及一第二電晶體，該第二電晶體包括一基體、一汲極、一源極與一閘極，該第二電晶體的源極與汲極分別電性連接至該第一軌線與該第二軌線，該第二電晶體的閘極與基體電性連接至該第二軌線，用以當發生靜電放電時於該第一軌線與該第二軌線之間導引靜電流。
2. 一種靜電放電保護電路，包括：一第一軌線與一第二軌線；一第一電晶體，包括一基體、一汲極、一源極與一閘極，該第一電晶體的汲極電性連接至該第一軌線，而該第一電晶體的閘極與源極電性連接至該第二軌線，用以當發生靜電放電時於該第一軌線與該第二軌線之間導引靜電流；以及一電阻單元，電性連接於該第一電晶體的基體與該第二軌線之間，用以當發生靜電放電時於該第一電晶體的基體與該第二軌線之間提供一電阻值，其中該電阻單元包括： 一電容，其第一端電性連接至該第一軌線；一實體電阻，其第一端與第二端分別電性連接至該電容的第二端與該第二軌線；一反閘，其輸入端電性連接該電容的第二端；以及一第三電晶體，包括一基體、一汲極、一源極與一閘極，該第三電晶體的源極與基體電性連接於該第二軌線，該第三電晶體的汲極電性連接於該第一電晶體的基體，該第三電晶體的閘極電性連接至該反閘的輸出端。
3. 一種靜電放電保護電路，包括：一第一軌線與一第二軌線；一第一電晶體，包括一基體、一汲極、一源極與一閘極，該第一電晶體的汲極電性連接至該第一軌線，而該第一電晶體的閘極與源極電性連接至該第二軌線，用以當發生靜電放電時於該第一軌線與該第二軌線之間導引靜電流；以及一電阻單元，電性連接於該第一電晶體的基體與該第二軌線之間，用以當發生靜電放電時於該第一電晶體的基體與該第二軌線之間提供一電阻值，其中該電阻單元包括：一實體電阻，其第一端電性連接至該第一軌線；一電容，其第一端與第二端分別電性連接至該實體電阻的第二端與該第二軌線；以及一第三電晶體，包括一汲極、一源極與一閘極，該第三電晶體的汲極電性連接於該第一電晶體的基體，該第三電晶體的源極與基體電性連接於該第二軌線，該第三電晶體的閘極電性連接至該實體電阻的第二端。
4. 如申請專利範圍第1、2或3項所述之靜電放電保護電路，更包含一二極體，該二極體耦接於該第一軌線與該第一電晶體的汲極之間。
5. 一種靜電放電保護電路，包括：一第一軌線與一第二軌線；一第一電晶體，包括一基體、一汲極、一源極與一閘極，該第一電晶體的汲極電性連接至該第一軌線，而該第一電晶體的閘極與源極電性連接至該第二軌線，用以當發生靜電放電時於該第一軌線與該第二軌線之間導引靜電流；一電阻單元，電性連接於該第一電晶體的基體與該第二軌線之間，用以當發生靜電放電時於該第一電晶體的基體與該第二軌線之間提供一電阻值；以及一二極體，該二極體耦接於該第一軌線與該第一電晶體的汲極之間。
6. 如申請專利範圍第1、2、3或5項所述之靜電放電保護電路，其中該第一電晶體為一N通道金氧半場效電晶體或一側向N型擴散金氧半場效電晶體。
7. 如申請專利範圍第6項所述之靜電放電保護電路，其中該第二軌線的電壓相對低於該第一軌線的電壓。
8. 如申請專利範圍第7項所述之靜電放電保護電路，其中當該第一軌線電性連接至一輸出入焊墊時，該第二軌線電性連接至一接地軌線，當該第一軌線電性連接至一系統電壓軌線時，該第二軌線電性連接至一輸出入焊墊或一接地軌線。
9. 如申請專利範圍第2、3或5項所述之靜電放電保護電路，更包括一第二電晶體，該第二電晶體包括一基體、一汲極、一源極與一閘極，該第二電晶體的源極與汲極分別電性連接至該第一軌線與該第二軌線，該第二電晶體的閘極與基體電性連接至該第二軌線，用以當發生靜電放電時於該第一軌線與該第二軌線之間導引靜電流。
10. 如申請專利範圍第9項所述之靜電放電保護電路，其中該第二電晶體為N通道金氧半場效電晶體或N型擴散金氧半場效電晶體。
11. 如申請專利範圍第1或5項所述之靜電放電保護電路，其中該電阻單元為一實體電阻。
12. 如申請專利範圍第1或5項所述之靜電放電保護電路，其中該電阻單元包括：一電容，其第一端電性連接至該第一軌線；一實體電阻，其第一端與第二端分別電性連接至該電容的第二端與該第二軌線；一反閘，其輸入端電性連接該電容的第二端；以及一第三電晶體，包括一基體、一汲極、一源極與一閘極，該第三電晶體的源極與基體電性連接於該第二軌線，該第三電晶體的汲極電性連接於該第一電晶體的基體，該第三電晶體的閘極電性連接至該反閘的輸出端。
13. 如申請專利範圍第1或5項所述之靜電放電保護電路，其中該電阻單元包括：一實體電阻，其第一端電性連接至該第一軌線； 一電容，其第一端與第二端分別電性連接至該實體電阻的第二端與該第二軌線；以及一第三電晶體，包括一汲極、一源極與一閘極，該第三電晶體的汲極電性連接於該第一電晶體的基體，該第三電晶體的源極與基體電性連接於該第二軌線，該第三電晶體的閘極電性連接至該實體電阻的第二端。
14. 如申請專利範圍第1、2、3或5項所述之靜電放電保護電路，其中該第一電晶體為P通道金氧半場效電晶體或側向P型擴散金氧半場效電晶體。
15. 如申請專利範圍第14項所述之靜電放電保護電路，其中該第一軌線的電壓相對低於該第二軌線的電壓。
16. 如申請專利範圍第15項所述之靜電放電保護電路，其中當該第一軌線電性連接至一輸出入焊墊時，該第二軌線電性連接至一系統電壓軌線，當該第一軌線電性連接至一接地軌線時，該第二軌線電性連接至一輸出入焊墊或一系統電壓軌線。
17. 一種靜電放電保護元件，包括：一第一井，其為第一導電型，配置於一基底中；一第一基體，其為第二導電型，配置於該第一井中，做為一第一電晶體的基體；一第一重摻雜區，其為第一導電型，配置於該第一井中且位於該第一基體外，其中該第一重摻雜區電性連接至一第一軌線； 一第二重摻雜區，其為第一導電型，配置於該第一基體中，其中該第二重摻雜區電性連接至一第二軌線；以及一電阻路徑，其電性連接於該第一基體與該第二軌線之間；以及一隔離層，位於該第一基體與該基底之間，用以隔離該第一基體與該基底，其中該隔離層為一絕緣層或第一導電型之一埋層。
18. 如申請專利範圍第17項所述靜電放電保護元件，其中該電阻路徑包括：一第二基體，該第二基體為第二導電型，且該第二基體的第一端鄰接該第一基體；以及一第三重摻雜區，其為第二導電型，配置於該第二基體中，該第三重摻雜區電性連接至該第二軌線。
19. 如申請專利範圍第17項所述靜電放電保護元件，其中該電阻路徑包括：一第四重摻雜區，其為第二導電型，配置於該第一基體中；以及一多晶矽層內連線，配置於該基底上方以形成一電流路徑，其中該多晶矽層內連線的第一端電性連接該第四重摻雜區，而該多晶矽層內連線的第二端電性連接至該第二軌線。
20. 如申請專利範圍第17項所述靜電放電保護元件，其中該電阻路徑包括：一第二基體，該第二基體為第二導電型，位於該第一井中，該第二基體電性連接至該第二軌線； 一第四重摻雜區，其為第二導電型，配置於該第一基體中；以及一多晶矽層內連線，配置於該基底上方以形成一電流路徑，其中該多晶矽層內連線的第一端電性連接該第四重摻雜區，而該多晶矽層內連線的第二端電性連接至該第二基體。
21. 如申請專利範圍第17項所述靜電放電保護元件，更包括：一第二基體，其為第二導電型，配置於該第一井中，做為一第二電晶體的基體，其中該第一重摻雜區位於該第一基體與該第二基體之間；一第三重摻雜區，其為第二導電型，配置於該第二基體中，其中該第三重摻雜區電性連接至該第二軌線；以及一第五重摻雜區，其為第一導電型，配置於該第二基體中，其中該第五重摻雜區電性連接至該第二軌線。
22. 如申請專利範圍第21項所述靜電放電保護元件，其中該第一電晶體與第二電晶體為金氧半場效電晶體，該第二重參雜區為該第一電晶體的源極，該第五重摻雜區做為該第二電晶體的源極。
23. 如申請專利範圍第22項所述靜電放電保護元件，其中該第一重摻雜區為該第一電晶體與該第二電晶體的汲極。
24. 如申請專利範圍第23項所述靜電放電保護元件，更包括： 一第一閘極結構，其配置於該第一井上方，且覆蓋於該第一重摻雜區與該第二重摻雜區之間區域的一部份或全部，其中該第一閘極結構電性連接至該第二軌線；以及一第二閘極結構，其配置於該第一井上方，且覆蓋於該第一重摻雜區與該第五重摻雜區之間區域的一部份或全部，做為該第二電晶體之閘極，其中該第二閘極結構電性連接至該第二軌線。
25. 如申請專利範圍第21項所述靜電放電保護元件，更包括一重摻雜汲極區，其為第一導電型，配置於該第一井中且於該第一基體與該第二基體之間，且該第一重摻雜區位於該重摻雜汲極區中。
26. 如申請專利範圍第21項所述靜電放電保護元件，更包括：一第一場氧化層，其配置於該第一井上，且於該第一重摻雜區與該第二重摻雜區之間；以及一第二場氧化層，其配置於該第一井上，且於該第一重摻雜區與該第五重摻雜區之間。
27. 一種靜電放電保護元件，包括：一第一井，其為第一導電型，配置於一基底中；一第一基體，其為第二導電型，配置於該第一井中，做為一第一電晶體的基體；一第一重摻雜區，其為第一導電型，配置於該第一井中且位於該第一基體外，其中該第一重摻雜區電性連接至一第一軌線； 一第二重摻雜區，其為第一導電型，配置於該第一基體中，其中該第二重摻雜區電性連接至一第二軌線；以及一電阻路徑，其電性連接於該第一基體與該第二軌線之間，其中該電阻路徑為一第一結構、一第二結構或一第三結構，其中該第一結構包括：一第二基體，該第二基體為第二導電型，且該第二基體的第一端鄰接該第一基體；以及一第三重摻雜區，其為第二導電型，配置於該第二基體中，該第三重摻雜區電性連接至該第二軌線；該第二結構包括：一第四重摻雜區，其為第二導電型，配置於該第一基體中；以及一多晶矽層內連線，配置於該基底上方以形成一電流路徑，其中該多晶矽層內連線的第一端電性連接該第四重摻雜區，而該多晶矽層內連線的第二端電性連接至該第二軌線；以及該第三結構包括：一第二基體，該第二基體為第二導電型，位於該第一井中，該第二基體電性連接至該第二軌線；一第四重摻雜區，其為第二導電型，配置於該第一基體中；以及一多晶矽層內連線，配置於該基底上方以形成一電流路徑，其中該多晶矽層內連線的第一端電性連接該第四重 摻雜區，而該多晶矽層內連線的第二端電性連接至該第二基體。
28. 如申請專利範圍第17或27項所述靜電放電保護元件，其中當該第二導電型為P型時，該第一導電型為N型，當該第二導電型為N型時，該第一導電型為P型。
29. 一種靜電放電保護元件，包括：一第一井，其為第一導電型，配置於一基底中；一第一基體，其為第二導電型，配置於該第一井中；一第一重摻雜區，其為第一導電型，配置於該第一井中且位於該第一基體外，且電性連接至一第一軌線；一第二重摻雜區，其為第一導電型，配置於該第一基體中，且電性連接至一第二軌線；一第三重摻雜區，其為第二導電型，位於該第一基體中，且該第三重摻雜區係為浮接，其中該第一井、該第一基體、該第一重摻雜區、該第二重摻雜區與該第三重摻雜區組成一第一電晶體；以及一第二基體，其為第二導電型，鄰接該第一基體，且該第二基體電性連接至該第二軌線。
30. 一種靜電放電保護元件，包含：第一導電型之一摻雜區，配置於一基底之上；一第一基體，其為第二導電型，配置於一基底之上；一隔離層，位於該第一基體與該基底之間，用以隔離該第一基體與該基底，其中該隔離層為一絕緣層或第一導電型之一埋層； 一第一重摻雜區，其為第一導電型，配置於該摻雜區中且位於該第一基體外，其中該第一重摻雜區電性連接至一第一軌線；一第二重摻雜區，其為第一導電型，配置於該第一基體中，其中該第二重摻雜區電性連接至一第二軌線；以及一電阻路徑，電性連接於該第一基體與該第二軌線之間。
31. 如申請專利範圍第30項所述之靜電放電保護元件，其中該摻雜區為一井或一磊晶層。
32. 如申請專利範圍第30項所述之靜電放電保護元件，其中該絕緣層為二氧化矽層。
33. 如申請專利範圍第30項所述之靜電放電保護元件，其中該電阻路徑包括：一第二基體，該第二基體為第二導電型，且該第二基體的第一端鄰接該第一基體；以及一第三重摻雜區，其為第二導電型，配置於該第二基體中，該第三重摻雜區電性連接至該第二軌線。
34. 如申請專利範圍第30項所述靜電放電保護元件，其中該電阻路徑包括：一第四重摻雜區，其為第二導電型，配置於該第一基體中；以及一多晶矽層內連線，配置於該基底上方以形成一電流路徑，其中該多晶矽層內連線的第一端電性連接該第四重摻雜區，而該多晶矽層內連線的第二端電性連接至該第二軌線。
35. 如申請專利範圍第30項所述靜電放電保護元件，其中該電阻路徑包括：一第二基體，該第二基體為第二導電型，位於該摻雜區中，該第二基體電性連接至該第二軌線；一第四重摻雜區，其為第二導電型，配置於該第一基體中；以及一多晶矽層內連線，配置於該基底上方以形成一電流路徑，其中該多晶矽層內連線的第一端電性連接該第四重摻雜區，而該多晶矽層內連線的第二端電性連接至該第二基體。
36. 如申請專利範圍第30項所述靜電放電保護元件，更包括：一第二基體，其為第二導電型，配置於該摻雜區中，做為一第二電晶體的基體，其中該第一重摻雜區位於該第一基體與該第二基體之間；一第三重摻雜區，其為第二導電型，配置於該第二基體中，其中該第三重摻雜區電性連接至該第二軌線；以及一第五重摻雜區，其為第一導電型，配置於該第二基體中，其中該第五重摻雜區電性連接至該第二軌線。