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TWI412131B - Diversion gate type semiconductor device and manufacturing method thereof - Google Patents

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TWI412131B
TWI412131B TW097130837A TW97130837A TWI412131B TW I412131 B TWI412131 B TW I412131B TW 097130837 A TW097130837 A TW 097130837A TW 97130837 A TW97130837 A TW 97130837A TW I412131 B TWI412131 B TW I412131B
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channel
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semiconductor
layer
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TW097130837A
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Inventor
Yoshitaka Hokomoto
Takuma Hara
Original Assignee
Toshiba Kk
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Description

溝道閘型半導體裝置及其製造方法
本發明是有關在形成於半導體領域的溝道內具有閘極電極的溝道閘型半導體裝置及其製造方法，特別是有關在源極．汲極間並列一體地形成有蕭特基二極體的溝道閘型半導體裝置及其製造方法。
在降壓用的DC－DC轉換器是使用MOS電晶體作為開關(斷路)元件。從開關的1次側往2次側的電流不通期間，可使用依據飛輪二極體(flywheel diodes)的還流構成，而使能夠在負荷側的電流不會中斷。然而，隨著負荷側的輸出電壓需要低壓著，不能忽視上述二極體的順方向電壓降下損失。於是，取代二極體，而設置另一個的MOS電晶體(第2MOS電晶體)，利用其源極．汲極間，在與二極體導通的期間相同的期間，使開啟(on)之類的構成會被使用。被使用於如此用途的MOS電晶體，有具備溝道閘構造之所謂的溝道閘型MOS電晶體。
在上述的構成中，在與二極體導通的期間完全相同的期間，難以控制閘極電壓來使第2MOS電晶體能夠開啟，實際上是斷路的MOS電晶體及第2MOS電晶體皆產生形成關閉的期間(空載時間)的用法。在此空載時間，第2MOS電晶體是作為其寄生元件而具有的二極體(pn接合的二極體)機能。該期間雖然短，但此時仍然有其順方向 電壓降下成為損失的問題。於是，使用與第2MOS電晶體並列內藏有蕭特基二極體(Schottky diodes)形成的MOS電晶體，而使能夠減低在空載時間的順方向電壓降下。
在內藏蕭特基二極體的MOS電晶體，其評價之一，是需要注意逆方向電壓被施加於蕭特基二極體時(且汲極．源極間關閉時)的破壞耐量。具有蕭特基二極體時，一旦被施加逆方向電壓，則元件的性質上，一般在蕭特基二極體的部位，是在比MOS電晶體的部位更低的電壓下先產生降伏。此時可容許流動的電流越大，破壞耐量越會被確保，較理想。然而，蕭特基二極體是附加形成者，一般占有領域小，可容許的降伏電流是比未內藏蕭特基二極體的MOS電晶體小。
另外，內藏有蕭特基二極體的MOS電晶體之例有揭示於下記特開平11－154748號公報者(例如參照同文獻圖6)。
[專利文獻1]特開平11－154748號公報
本發明之一形態(one aspect)的溝道閘型半導體裝置係具備：第1導電型半導體層；第2導電型擴散領域，其係對上述第1導電型半導體層形成平面型；第1導電型擴散領域，其係於上述第2導電型擴散領 域上，選擇性地接觸於該第2導電型擴散領域而位置；閘極電極，其係於第1溝道內分別隔著閘極絕緣膜來設置，該第1溝道係以能夠面向上述第1導電型擴散領域且貫通上述第2導電型擴散領域來到達上述第1導電型半導體層的方式形成，該第1溝道係複數形成於大致相同的一個方向；第2導電型的第1半導體領域，其係於上述第1導電型半導體層中上述第2導電型擴散領域的橫方向(lateral direction)的位置離開該第2導電型擴散領域而設置；第2導電型的第2半導體領域，其係設於上述第2導電型擴散領域中上述第1溝道之中的相鄰的溝道之間；及主電極，其係接觸於上述第1導電型半導體層及上述第1導電型擴散領域而形成。
又，本發明之別的形態(another aspect)的溝道閘型半導體裝置的製造方法係具備：在第1導電型半導體層上，平面型地形成第2導電型擴散領域之工程；在上述第2導電型擴散領域上，選擇性地形成第1導電型擴散領域之工程；以上述第1導電型擴散領域形成側壁的一部份且可貫通上述第2導電型擴散領域來到達上述第1導電型半導體層的方式形成溝道之工程；在上述溝道內形成閘極絕緣膜及被該閘極絕緣膜包圍的閘極電極之工程； 在上述第2導電型擴散領域的橫方向外側的上述第1導電型半導體層的深部形成第2導電型的第1半導體領域之工程；及離開上述閘極絕緣膜及上述閘極電極，在上述第2導電型擴散領域的深部，形成具有比周圍的雜質濃度高的雜質濃度之第2導電型的第2半導體領域之工程。
本發明的實施例是參照圖面來記述，但該等圖面是僅為了圖解的目的而提供，無論如何情況都不是在於限定發明者。
以下，一邊參照圖面一邊說明本發明的實施形態。圖1是本發明之一實施形態的溝道閘型半導體裝置(以溝道閘型MOS電晶體作為一例)的構造模式剖面圖。並且，在此是分別使用n型作為第1導電型，使用p型作為第2導電型時進行說明，但即使將該等置換時亦可實施後述的實施形態。如圖1所示，此溝道閘型MOS電晶體是具有：n型半導體基板11、n型半導體層12(飄移層；第1導電型半導體層)、p型基極層13(第2導電型擴散領域)、n型擴散層14(第1導電型擴散領域)、p型接觸層15、層間絕緣膜16、金屬層17(第1主電極)、金屬層18(第2主電極)、閘極絕緣膜19、閘極電極20、第1p型摻雜層21(第2導電型的第1半導體領域)、第2p型摻雜層22(第2導電型的第2半導體領域)。
概略而言，此溝道閘型MOS電晶體是通道為形成於縱方向的縱型，且電流為貫通於n型半導體基板18的厚度方向而流動的形態之電晶體。p型基極層13對n型半導體層12形成平面型重疊的領域(且在縱方向延長於該範圍的領域)是作為電晶體機能的部份，p型基極層13未重疊而n型半導體層12露出接觸於金屬層17的領域(且在縱方向(深度方向)延長於該範圍的領域)是作為蕭特基二極體機能的部份。
n型半導體基板11是例如為矽的基板，為了確保導電性，某程度雜質濃度高(雜質濃度是例如1×1021 cm－3 )。在其露出面(背面)側積層形成作為汲極電極(對蕭特基二極體而言是陰極電極)機能的金屬層18(金屬層18的厚度是例如2~3 μm)。金屬層18是電性導通至汲極端子D。
在n型半導體基板11的圖示上(表面)側積層形成有n型半導體層12，n型半導體層12的雜質濃度是比n型半導體基板11低(例如1×1016 cm－3 )。n型半導體層12是在電晶體的部份作為飄移領域的機能，在蕭特基二極體的部份是作為構成蕭特基接合的半導體側的機能。n型半導體層12的厚度(至金屬層17的全厚)是例如3 μm，在n型半導體基板11上至該厚度為止預先例如藉由磊晶成長來使形成。
p型基極層13是對n型半導體層12形成平面型的半導體層。亦即，只在n型半導體層12的平面性擴大之中 應使作為電晶體機能的部份選擇性地植入p型雜質，更予以熱擴散下作為p型領域形成。深度是例如1 μm，但因p型雜質的植入以及熱擴散等的工程，在接近表面之處，p型雜質濃度是越相對性地高深，p型雜質濃度越相對性低。該濃度的分布(profile)是例如1×1018 cm－3 ~1×1016 cm－3 。
閘極絕緣膜19是首先貫通p型基極層13到達n型半導體層12來形成溝道(第1溝道)，例如藉由熱氧化該溝道的側壁及底面來形成的絕緣膜(亦即例如氧化矽膜。亦可藉由非僅熱氧化的工程來形成氮氧化矽膜、高介電常數膜、或組合該等膜的膜等)。如圖示般在直行於紙面的方向延伸而形成複數個，但更亦可與該等複數個的溝道正交，與紙面平行形成複數個(亦即以平面圖來看將溝道形成格子狀)。各溝道的寬是例如0.5 μm，溝道的間距是例如2.0 μm。閘極絕緣膜19的厚度是例如50nm。
閘極電極20是被閘極絕緣膜19所包圍，埋入溝道內形成的導電體(例如雜質濃度高的多結晶矽)。各溝道內的閘極電極20是在未圖示的位置互相電性導通，且導通至單一的閘極端子G。
n型擴散層14是形成於p型基極層13的選擇性的位置(鄰接於閘極絕緣膜19的位置)的表面側之n型雜質的擴散層。例如可藉由將n型雜質選擇性地植入p型基極層，予以熱擴散來形成。其厚度是例如0.5 μm，n型雜質濃度是例如1×1020 cm－3 。被n型擴散層14與n型半導體 層12所夾著且位於閘極絕緣膜19附近的p型基極層13的領域中形成有通道。亦即，n型擴散層14是作為源極領域的機能。
p型接觸層15是應形成根據金屬層17與p型基極層13的電性導通更確實地歐姆接觸(Ohmic contact)者介在的接觸層。其形成位置只要是避開上述n型擴散層14的位置即可。p型接觸層15的厚度是例如0.2 μm，p型雜質濃度是例如可為1×1020 cm－3 。p型接觸層15是例如可藉由在p型基極層13植入p型雜質，予以熱擴散來形成。
層間絕緣膜16是避開金屬層17所應接觸的n型擴散層14上，同樣避開p型接觸層15上，且同樣避開蕭特基二極體的領域之n型半導體層12上，而形成於半導體領域上的絕緣膜(例如氧化矽膜、氧化矽膜與氮化矽膜的積層膜等)。
金屬層17是包含層間絕緣膜16上積層形成於半導體領域上的電極(厚度是例如3.0 μm)，藉由接觸於n型擴散層14，而作為源極電極的機能。成為源極電極的金屬層17是導通至源極端子S。在金屬層17接觸於p型接觸層15之下，p型基極層13的電位會被保持於與成為源極領域的n型擴散層14相同的電位，藉此，防止p型基極層13與n型擴散層14的電位關係形成順方向電壓。又，藉由金屬層17與n型半導體層12接觸，在該接觸部位可形成蕭特基屏障。亦即，金屬層17對於蕭特基二極體 而言是作為陽極電極的機能。
其次，概略說明動作，首先，在閘極電極20形成比成為源極領域的n型擴散層14的電位要高臨界值電壓量以上的狀態下，電晶體是形成開啟狀態。亦即，在對向於閘極絕緣膜19的p型基極層13形成通道，形成以汲極端子D、金屬層18、n型半導體基板11、n型半導體層12、p型基極層13(通道)、n型擴散層14、金屬層17、源極端子S的路徑來流動電流的狀態。雖在金屬層17與n型半導體層12的接觸部位產生微小的逆方向電壓，但因為在電晶體的領域的開啟阻抗小，所以對於動作無任何關係。
另外，在同狀態下相反的也有可能從源極端子S流動電流至汲極端子D。此情況，雖在金屬層17與n型半導體層12的接觸部位相反的產生微小的順方向電壓，但在電晶體的領域的開啟阻抗小，畢竟還是對於動作無任何關係。
其次，在閘極電極20不比成為源極領域的n型擴散層14的電位高臨界值電壓量以上的狀態下，電晶體是形成關閉狀態。在此關閉狀態下，且源極端子S比汲極端子D更高的電位時，p型基極層13與n型半導體層12的界面會形成pn接合的順方向電壓施加狀態，金屬層17與n型半導體層12的蕭特基接合部位亦形成順方向電壓施加狀態。藉此，只在順方向的降下電壓更小的蕭特基接合部位產生開啟狀態。如此使降下電壓降低之下，可使作為二 極體動作的狀態下的損失低減。
而且，在上述關閉狀態，且源極端子S比汲極端子D更低電位時，p型基極層13與n型半導體層12的pn接合會形成逆方向電壓施加狀態，金屬層17與n型半導體層12的蕭特基接合也會形成逆方向電壓施加狀態。因此，在源極端子S比汲極端子D更低某程度的電壓，是產生降伏，流動降伏電流。一般是比起pn接合，蕭特基接合會以較低的電壓來產生降伏。另外，通常是以降伏不會產生的方式使用元件，另一方面，一般是必須考量在產生降伏那樣的狀態下的耐性(破壞耐性)。
此實施形態是設法將被施加逆方向電壓時產生降伏的部位限於p型基極層13與n型半導體層12的界面的pn接合，而非金屬層17與n型半導體層12的蕭特基接合部位。因此，在n型半導體層12之中形成有p型摻雜層21，在p型基極層12之中形成有p型摻雜層22。
p型摻雜層21是在作為蕭特基二極體機能的n型半導體層12中之例如所定的深度例如相互離間而形成複數個。藉由p型摻雜層21如此地形成，一旦在作為蕭特基二極體機能的領域施加逆方向電壓，則會以能夠在該領域的深度方向擴大n型半導體層12中的空乏層的形成領域之方式起作用。因此，作為蕭特基二極體的逆方向耐壓增加。
另外，p型摻雜層21可例如在某程度的加速電壓下將p型雜質選擇性地植入n型半導體層21中，予以熱擴 散來形成。其個數或間距、形成深度等是根據必要的逆方向耐壓來適當設計、選擇。有關p型摻雜層21的雜質濃度也是同樣，例如可為1×1018 cm－3 程度。一般較理想是在所定的水平位置相互離間形成複數個p型摻雜層21，藉此可使n型半導體層12中的空乏層的形成及於更廣範圍，增加在蕭特基二極體的部位的耐壓。
另一方面，p型摻雜層22是在作為電晶體機能的領域的p型基極層13之中，例如以能夠成為和p型摻雜層21大致同深度方向位置的方式形成。最典型的是如圖示般，可在p型接觸層15的下方形成於接近n型半導體層12的深度。藉由p型摻雜層22如此地形成，當被施加逆方向電壓時，p型基極層13中的空乏層的領域擴大會被阻礙。這是因為原本在p型基極層13的某程度深的部位，雖p型雜質濃度形成低，但在新形成p型摻雜層22之下提高了該領域的p型雜質濃度所致。因此，在作為電晶體機能的領域，逆方向耐壓減少。
p型摻雜層22亦例如可在某程度的加速電壓下將p型雜質選擇性地植入p型基極層13中，予以熱擴散來形成。其個數或間距、形成深度等是根據應使減少的逆方向耐壓來適當設計、選擇。有關p型摻雜層22的雜質濃度亦相同，例如可為1×1018 cm－3 程度。另外，p型摻雜層22可藉由與p型摻雜層21的形成同樣的工程，植入p型雜質，予以擴散來形成。藉此可提高製造效率。
藉由以上說明那樣之p型摻雜層21、22的形成，本 實施形態的溝道閘型MOS電晶體是作為電晶體機能的部份的耐壓比蕭特基二極體的部份低，藉此在產生降伏時，逆方向電流會流至作為電晶體機能的部份。作為電晶體機能的部份是其占有面積比蕭特基二極體的部份相對性地大(以下敘述)，藉此可擴大所能容許的降伏電流。因此可改善破壞耐量。又，由於將p型摻雜層22的形成位置設於閘極電極20所被埋入形成的相鄰的溝道(第1溝道)的大致中間，因此波及降伏電流的流動路徑之溝道的影響少，可更順暢地流動降伏電流，有助於破壞耐量的提升。
圖2是表示圖1所示之溝道閘型MOS電晶體的半導體領域的表面的假想上面圖。基於方便起見，n型半導體層12及p型基極層13以外是圖示省略。圖2中的符號是與圖1對應，且圖2中的A－Aa位置的箭號視方向剖面是相當於圖1所示的剖面圖。另外，符號31是表示閘極電極焊墊所應位置的領域。
在圖2中，對n型半導體層12形成平面型的p型基極層13的領域為作為電晶體機能的部份。p型基極層13未重疊而n型半導體層12露出的島狀領域是作為蕭特基二極體機能的部份。蕭特基二極體是附加性地被內藏者，一般占有面積小。因此，此部份所能容許的降伏電流是比未內藏蕭特基二極體的MOS電晶體小。本實施形態是在相對地占有面積大的電晶體的部份流動降伏電流，因此可擴大所能容許的降伏電流。因此可改善破壞耐量。
另外，在圖2中，除了p型基極層13未重疊而n型 半導體層12露出的島狀領域以外，亦可使在p型基極層13的外側露出n型半導體層12的領域作為蕭特基二極體的機能。此情況是在p型基極層13的外側在n型半導體層12露出的領域的深度方向位置中設置p型摻雜層21。
圖3是表示使用圖1所示的溝道閘型MOS電晶體而取得的DC－DC轉換器的構成。圖1的溝道閘型MOS電晶體是作為圖3下側的電晶體Q2使用。雖如此DC－DC轉換器的構成是廣為人知，但還是在以下說明其動作。
此電路是在圖左側的輸入端子間(1次側)施加高電壓的輸入電壓，在圖右側的輸出端子間(2次側)取得低電壓的輸出電壓者。可根據電晶體Q1的開關(斷路)的占空比(duty ratio)來設定該等的電壓比。當電晶體Q1開啟時，電流是從1次側流至2次側，當電晶體Q1關閉時是使2次側的電流以原樣的方向還流，因此電晶體Q2開啟。電感器L及電容器C是低通濾波器(Low－pass filter)。為了控制電晶體Q1、Q2的開啟關閉，在閘極輸入信號發生電路40所生成之大致反轉相位的閘極輸入信號會被供給至電晶體Q1、Q2的各閘極。
電晶體Q1關閉時的還流，原本，不是電晶體Q2，而是可只設置二極體(在圖中將下側設為陽極)。然而，在2次側所必要的輸出電壓低時，二極體的順方向電壓降下損失不能忽視。於是，為了該低電壓化，如圖示般設置一在與電晶體Q1的開啟關閉大致相反相位進行開啟關閉的電晶體Q2。
開啟關閉電晶體Q1、Q2的相位設定，嚴格來講是以能夠設置兩者皆形成關閉的短期間之方式進行(若以圖示的脈衝來說則是往Q2之負的脈衝寬要比往Q1之正的脈衝寬更稍微廣)。藉此，防止1次側短路的期間發生。但，因為具有電晶體Q1、Q2兩者皆形成關閉的期間(空載時間)，因此在通常的電晶體Q2作為其構造上寄生元件的pn接合二極體會開啟。此二極體的順方向電壓降下畢竟還是不能忽視。
於是，電晶體Q2是如上述圖1所說明那樣，構造上內藏，在源極．汲極間並列具有蕭特基二極體。藉此使空載時間的電晶體Q2的源極．汲極間電壓有效地降低。
其次，參照圖4來說明本發明的別的實施形態的溝道閘型半導體裝置(溝道閘型MOS電晶體)。圖4是表示本發明的別的實施形態的溝道閘型半導體裝置(溝道閘型MOS電晶體)的構造剖面圖。在圖4中對於和已經說明過的構成要素相同或相當於同樣者賦予同一符號，重複的說明省略。
此實施形態是在n型半導體層12挖掘有到達高濃度p型摻雜層23b的溝道(第2溝道)，此溝道內有金屬層17延伸著。並且，高濃度p型摻雜層23b是位置上形成於第1摻雜層21的正上，該等是接觸著。雜質濃度是高濃度p型摻雜層23b要比p型摻雜層21更高，例如為1×1020 cm－3 程度。
若根據如此的構造，則p型摻雜層21的電位形成與 金屬層17相同，在逆方向電壓施加時，更助長n型半導體層12的空乏層的形成。因此，更增加在蕭特基二極體的部份的耐壓。又，由於雜質濃度比較高的高濃度p型摻雜層23b接觸於金屬層17，因此可將p型摻雜層21更確實地形成金屬層17的電位。因此，在逆方向電壓施加時，可更助長n型半導體層12的空乏層的形成，更理想。
並且，此實施形態，在p型基極層13亦被挖掘有到達高濃度摻雜層23a的溝道(第3溝道)，此溝道內亦有金屬層17延伸。此溝道(第3溝道)可用與前述的溝道(第2溝道)相同的工程來形成。但除此以外，想要按照設計來改變各溝道的深度(其底面位置)是，亦可用各別的工程來形成。又，高濃度p型摻雜層23a在位置上是形成於第2摻雜層22的正上方，該等是接觸著。雜質濃度是高濃度p型摻雜層23a要比p型摻雜層22更高，例如1×1020 cm－3 程度。另外，高濃度p型摻雜層23a亦可作為金屬層17與p型基極層13的接觸層(圖1的p型接觸層15)的機能。
若根據如此的構造，則p型摻雜層22的電位更確實地形成與金屬層17相同，在逆方向電壓施加時，形成於p型基極層13的空乏層的領域擴大所被阻礙的效果會更增加。因此，更容易使在電晶體的部份的耐壓減少，較理想。又，由於雜質濃度比較高的高濃度p型摻雜層23a接觸於金屬層17，因此可將p型摻雜層22更確實地形成金屬層17的電位。因此，在逆方向電壓施加時，更阻礙p 型基極層13的空乏層的形成，更理想。
此實施形態，金屬層17與n型擴散層14的接觸，如圖示，不是在n型擴散層14的上面，而是可在溝道內的其側面。
p型摻雜層21與p型摻雜層22如已說明過那樣可為同一工程形成。其形成順序，例如在各個對應的溝道形成後。亦即，溝道的形成後，在溝道內以比較大的加速電壓來植入p型雜質且予以熱擴散，藉此形成p型摻雜層21、22。然後，在溝道內以比較小的加速電壓來植入p型雜質且予以熱擴散，而可形成高濃度p型摻雜層23b、23a。
以上，說明本發明的實施形態，但本發明並非限於此，在不脫離發明的主旨範圍內可實施各種的變更、追加等。
本發明並非限於在此圖解敘述的特定形態，亦包含所有在以下的申請專利範圍中所記載的變形者。
11‧‧‧n型半導體基板
12‧‧‧n型半導體層(飄移層；第1導電型半導體層)
13‧‧‧p型基極層(第2導電型擴散領域)
14‧‧‧n型擴散層(第1導電型擴散領域)
15‧‧‧p型接觸層
16‧‧‧層間絕緣膜
17‧‧‧金屬層(第1主電極)
18‧‧‧金屬層(第2主電極)
19‧‧‧閘極絕緣膜
20‧‧‧閘極電極
21‧‧‧第1p型摻雜層(第2導電型的第1半導體領域)
22‧‧‧第2p型摻雜層(第2導電型的第2半導體額域)
23a、23b‧‧‧高濃度p型摻雜層
S‧‧‧源極端子
G‧‧‧閘極端子
D‧‧‧汲極端子
圖1是表示本發明之一實施形態的溝道閘型半導體裝置的構造模式剖面圖。
圖2是表示圖1所示之溝道閘型半導體裝置的半導體領域的表面的假想性的上面圖。
圖3是表示使用圖1所示的溝道閘型半導體裝置而取得的DC－DC轉換器的構成電路圖。
圖4是表示本發明的別的實施形態的溝道閘型半導體裝置的構造模式剖面圖。
11‧‧‧n型半導體基板
12‧‧‧n型半導體層(飄移層；第1導電型半導體層)
13‧‧‧p型基極層(第2導電型擴散領域)
14‧‧‧n型擴散層(第1導電型擴散領域)
15‧‧‧p型接觸層
16‧‧‧層間絕緣膜
17‧‧‧金屬層(第1主電極)
18‧‧‧金屬層(第2主電極)
19‧‧‧閘極絕緣膜
20‧‧‧閘極電極
21‧‧‧第1p型摻雜層(第2導電型的第1半導體領域)
22‧‧‧第2p型摻雜層(第2導電型的第2半導體額域)
S‧‧‧源極端子
G‧‧‧閘極端子
D‧‧‧汲極端子

Claims (19)

  1. 一種溝道閘型半導體裝置，其特徵係具備：第1導電型半導體層；第2導電型擴散領域，其係對上述第1導電型半導體層形成平面型；第1導電型擴散領域，其係於上述第2導電型擴散領域上，選擇性地接觸於該第2導電型擴散領域而位置；閘極電極，其係於第1溝道內分別隔著閘極絕緣膜來設置，該第1溝道係以能夠面向上述第1導電型擴散領域且貫通上述第2導電型擴散領域來到達上述第1導電型半導體層的方式形成，該第1溝道係複數形成於大致相同的一個方向；第2導電型的第1半導體領域，其係於上述第1導電型半導體層中內部地第1深處上述第2導電型擴散領域的橫方向(lateral direction)的位置離開該第2導電型擴散領域而設置；第2導電型的第2半導體領域，其係設於上述第2導電型擴散領域中內部地第2深處上述第1溝道之中的相鄰的溝道之間，上述第2深處係鄰近上述第2導電型擴散領域及上述第1導電型半導體層邊界之深處，且上述第1深處實質上相等於上述第2深處；及主電極，其係接觸於上述第1導電型半導體層及上述 第1導電型擴散領域而形成。
  2. 如申請專利範圍第1項之溝道閘型半導體裝置，其中，上述第1半導體領域，係於大致同一水平位置相互離間設置複數個。
  3. 如申請專利範圍第1項之溝道閘型半導體裝置，其中，在以能夠到達上述第1半導體領域的方式形成於上述第1導電型半導體層的第2溝道內，有上述主電極延伸著。
  4. 如申請專利範圍第3項之溝道閘型半導體裝置，其中，上述第1半導體領域係具有：具有第1雜質濃度的第1部位、及位於上述第1部位上，且比上述第1雜質濃度更高的第2雜質濃度的第2部位。
  5. 如申請專利範圍第1項之溝道閘型半導體裝置，其中，在以能夠到達上述第2半導體領域的方式形成於上述第2導電型擴散領域的第3溝道內，有上述主電極延伸著。
  6. 如申請專利範圍第5項之溝道閘型半導體裝置，其中，上述第2半導體領域係具有：雜質濃度較低的第1部位、及位於該第1部位上之雜質濃度較高的第2部位。
  7. 如申請專利範圍第1項之溝道閘型半導體裝置，其中，上述第2導電型擴散領域，係平面性地看，對上述第1導電型半導體層形成島狀，對該島狀的第2導電型擴散領域，平面性地看，更島狀地存在上述第1導電型半導體層。
  8. 如申請專利範圍第7項之溝道閘型半導體裝置，其中，在對上述島狀的第2導電型擴散領域，平面性地看，更島狀地存在的上述第1導電型半導體層的領域的深度方向位置中，設有上述第1半導體領域。
  9. 如申請專利範圍第7項之溝道閘型半導體裝置，其中，在位於上述島狀的第2導電型擴散領域的外側之上述第1導電型半導體層的深度方向位置中，設有上述第1半導體領域。
  10. 如申請專利範圍第1項之溝道閘型半導體裝置，其中，上述第2半導體領域，係設於上述相鄰的溝道的大致中間的位置。
  11. 如申請專利範圍第5項之溝道閘型半導體裝置，其中，上述主電極，係只在上述第3溝道的側壁接觸於上述第1導電型擴散領域。
  12. 如申請專利範圍第1項之溝道閘型半導體裝置，其中，上述第1導電型為n型，上述第2導電型為p型。
  13. 如申請專利範圍第1項之溝道閘型半導體裝置，其中，更具備：第1導電型半導體基板，其係設於與上述第1導電型半導體層之形成有上述第2導電型擴散領域的側呈相反的側；第2主電極，其係設於與上述第1導電型半導體基板之設有上述第1導電型半導體層的側呈相反的側。
  14. 如申請專利範圍第1項之溝道閘型半導體裝置， 其中，上述第1溝道，係複數形成於大致相同的一個方向，且在與該一個方向正交的方向亦形成複數個。
  15. 如申請專利範圍第6項之溝道閘型半導體裝置，其中，上述第2半導體領域的上述第2部位，係中介於上述第2導電型擴散領域與上述主電極的電性導通之部位。
  16. 如申請專利範圍第1項之溝道閘型半導體裝置，其中，在以能夠到達上述第1半導體領域的方式來形成於上述第1導電型半導體層的第2溝道內，有上述主電極延伸，上述第1半導體領域係具有：具有第1雜質濃度的第1部位、及位於上述第1部位上，且具有比上述第1雜質濃度更高的第2雜質濃度之第2部位，在以能夠到達上述第2半導體領域的方式來形成於上述第2導電型擴散領域的第3溝道內，有上述主電極延伸，上述第2半導體領域係具有：雜質濃度較低的第1部位、及位於該第1部位上之雜質濃度較高的第2部位，上述第1半導體領域的上述第2部位，係設於與上述第2半導體領域的上述第2部位大致同一水平位置。
  17. 如申請專利範圍第1項之溝道閘型半導體裝置，其中，上述第1半導體領域與上述第2半導體領域，係藉由同一植入工程來同時形成的領域。
  18. 一種溝道閘型半導體裝置的製造方法，其特徵係具備： 在第1導電型半導體層上，平面型地形成第2導電型擴散領域之工程；在上述第2導電型擴散領域上，選擇性地形成第1導電型擴散領域之工程；以上述第1導電型擴散領域形成側壁的一部份且可貫通上述第2導電型擴散領域來到達上述第1導電型半導體層的方式形成溝道之工程；在上述溝道內形成閘極絕緣膜及被該閘極絕緣膜包圍的閘極電極之工程；在上述第2導電型擴散領域的橫方向外側的上述第1導電型半導體層的內部地第1深處形成第2導電型的第1半導體領域之工程；及離開上述閘極絕緣膜及上述閘極電極，在上述第2導電型擴散領域的內部地第2深處，形成具有比周圍的雜質濃度高的雜質濃度之第2導電型的第2半導體領域之工程，其中上述第2深處係鄰近上述第2導電型擴散領域及上述第1導電型半導體層邊界之深處，且上述第1深處實質上相等於上述第2深處。
  19. 如申請專利範圍第18項之溝道閘型半導體裝置的製造方法，其中，形成第1半導體領域的上述工程與形成第2半導體領域的上述工程，作為雜質的植入來同時進行。
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