TWI412115B - Electrostatic Discharge Protection Module for Integrated Circuit - Google Patents

Description

積體電路之靜電放電防護模組

本發明是有關於一種靜電放電防護模組，特別是指一種應用於一積體電路中之靜電放電防護模組。

一般而言，靜電放電(Electrostatic Discharge,ESD)效應是造成大多數的電子元件或電子系統受到過度電性應力(Electrical Overstress,EOS)破壞的主要因素。這種破壞會導致半導體元件以及電腦系統等，形成一種永久性或非永久性(暫時性)的功能毀壞，因而影響積體電路(Integrated Circuits,ICs)的電路功能，而使得電子產品工作不正常。

由於一電子系統進行靜電放電防護測試的時候，晶片內部的數位暫存器所存的資料非常容易被改寫，進而造成該電子系統產生錯誤的動作。而且，由於可攜式電子裝置日趨重要且成本也越來越低，使得晶片面積越做越小，進而造成晶片內部的電源線/地線寬度以及穩壓電容越來越小。所以當該電子系統在做靜電放電防護測試的時候，晶片內部的電源線以及地線造成電壓反轉，使得晶片內部的數位暫存器所存的資料容易遺失且錯誤，進而使得晶片進入休眠、關機狀態。

本領域之人士皆能了解當一積體電路在做靜電放電防護測試時，大多要經過系統放電模式(System ESD)、人體放電模式(Human-Body Model,HBM)、機器放電模式(Machine Model,MM)、元件充電模式(Charged-Device Model,CDM)、電場感應模式(Field-Induced Model,FIM)等不同模式的測試過程，而上述測試過程通常需要歷經數以千次、甚至數以萬次的測試過程，所以對於一積體電路而言，其靜電放電防護測試的成本是相當高的。

現階段一積體電路在設計階段時，其積體電路設計者(IC designer)往往在該積體電路的輸入輸出端採用具有靜電放電防護功能之標準輸入/輸出墊片(Standard I/O Pads)來作為每一輸出端及輸入端所對應的輸入/輸出墊片，例如：一台積電0.25μm 製程的標準輸入/輸出墊片型號TPZ873GEZ、或一台積電0.18μm 製程的標準輸入/輸出墊片型號TPZ973G等。

然而，當一積體電路進行靜電放電防護測試時會發生相當多的問題，例如：數位暫存器被改寫。一旦在靜電放電防護測試過程中發生問題時，積體電路設計者勢必得重新更改輸入/輸出墊片的規格以使該積體電路得以通過靜電放電防護測試流程。由於更改輸入/輸出墊片只能改變積體電路與外界的介面以通過靜電放電防護測試流程，但卻仍就無法有效防護積體電路內部的數位暫存器，甚至積體電路設計者有可能要面臨更改積體電路內部的整體架構以改善其靜電防護能力，此舉一來無疑將大幅增加積體電路的設計成本，二來也會同時增加靜電放電防護測試的成本，因此，如何找出一可快速且有效通過靜電放電防護測試流程的設計方法及對應的電路設計，是相當值得探討的議題之一。

因此，本發明之目的，即在提供一種積體電路之靜電放電防護模組，適用於與一積體電路中一具有一輸入端及一輸出端之目標暫存器電連接，其包含：一影子暫存器，具有一輸入端與一輸出端，且其輸入端與該目標暫存器之輸入端電連接；及一運算單元，與該目標暫存器及該影子暫存器之輸出端電連接並接收該等輸出值，且將該等輸出值進行運算以得到一輸出結果，並將該輸出結果作為該目標暫存器的輸出值。

此外，本發明之另一目的，即在提供一種積體電路之靜電放電防護模組，適用於與一積體電路中一具有一輸入端及一輸出端之目標暫存器電連接，其包含：多數個影子暫存器，分別具有一輸入端與一輸出端，且該等影子暫存器之輸入端分別與該目標暫存器之輸入端電連接；及一運算單元，與該等影子暫存器之輸出端電連接並接收該等輸出值，且將該等輸出值進行運算以得到一輸出結果，並將該輸出結果作為該目標暫存器的輸出值。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之二個較佳實施例的詳細說明中，將可清楚的呈現。

在本發明被詳細描述之前，要注意的是，在以下的說明內容中，類似的元件是以相同的編號來表示。

第一較佳實施例

參閱圖1，本發明之第一較佳實施例，適用於與一積體電路中9一具有一輸入端及一輸出端之目標暫存器91電連接，其包含：一具有一輸入端與一輸出端之影子暫存器(Shadow register) 11及一個運算單元12。其中，該目標暫存器91用以儲存一具有一序列資料之目標訊號，該影子暫存器11之輸入端與該目標暫存器91之輸入端電連接，用以同時接收並儲存該目標訊號之資料，此外，該影子暫存器11之輸出端與該目標暫存器91之輸出端皆電連接於該運算單元12，並將所儲存該目標訊號之資料輸出至該運算單元12中。

依據該目標訊號之特性可以區分為二：

一、該目標訊號為一正緣觸發(Positive edge trigger)訊號，也就是說，當該目標訊號之資料為1時，代表該目標訊號被致能(Enable)，而該目標訊號之資料為0時，代表該目標訊號被去能(Disable)，舉例來說，參閱圖2，當該目標訊號為一重置訊號時(Reset signal)，該目標暫存器91即為一重置暫存器(Reset register)，當該重置訊號之資料為1時，該積體電路9將切換至一重置模式(Reset mode)，直到該重置訊號之資料變為0時，該積體電路9才切換為一正常模式(Normal mode)；及

二、該目標訊號為一負緣觸發(Negative edge trigger)訊號，也就是說，當該目標訊號之資料為0時，代表該目標訊號被致能，而該目標訊號之資料為1時，代表該目標訊號被去能，舉例來說，參閱圖3，當該目標訊號為一重置訊號時，該目標暫存器91即為一重置暫存器，當該重置訊號之資料為0時，該積體電路9將切換至一重置模式，直到該重置訊號之資料變為1時，該積體電路9才切換為一正常模式。

因此，根據上述兩種不同的訊號特性，該判斷模組12之設計方式如下所述：參閱圖4，當該目標訊號為一正緣觸發訊號，該判斷模組12可設計為一或閘(OR gate) 121或一輸出結果等同於一或運算的電路組。該或閘121接收該影子暫存器11及該目標暫存器91的輸出值並進行二者的或運算，如此一來，當該目標訊號被致能時，該目標暫存器91及其對應的影子暫存器11所接收並儲存的資料為1，此時，若是該影子暫存器11及該目標暫存器91其中一者因受到靜電放電效應干擾而改變其所儲存的資料為0時，藉由該或閘121執行或運算之後所輸出的結果仍然為1，且將該輸出結果做為該目標暫存器91的輸出值，因此，只要該目標暫存器91及該影子暫存器11沒有同時被靜電放電效應所影響，該目標暫存器91之輸出值仍為1，可使得該目標訊號仍可被致能而不會因為靜電放電效應干擾而被去能，所以可以降低靜電放電效應對於該目標訊號的影響。

參閱圖5，當該目標訊號為一負緣觸發訊號，該判斷模組12可設計為一及閘(AND gate) 122或一輸出結果等同於一及運算的電路組。該及閘122接收該影子暫存器11及該目標暫存器91的輸出值並進行二者的及運算，如此一來，當該目標訊號被致能時，該目標暫存器91及其對應的影子暫存器11所接收並儲存的資料為0，此時，若是該影子暫存器11及該目標暫存器91其中一者因受到靜電放電效應干擾而改變其所儲存的資料為1時，藉由該及閘122執行及運算之後所輸出的結果仍然為0，且將該輸出結果做為該目標暫存器91的輸出值，因此，只要該目標暫存器91及該影子暫存器11沒有同時被靜電放電效應所影響，該目標暫存器91之輸出值仍為0，可使得該目標訊號仍可被致能而不會因為靜電放電效應干擾而被去能，所以可以降低靜電放電效應對於該目標訊號的影響。

當然，由於該靜電放電效應一般對於一積體電路都是局部性的影響，也就是說，一旦靜電放電效應產生時，並非全部積體電路內的所有暫存器都會受到影響，而是依照產生靜電放電的位置而有程度不一的影響，所以，在積體電路設計時，若是將該影子暫存器11及其對應的目標暫存器91之佈局(Layout)位置以相當程度的距離間隔開以進行佈局的話(例如：將影子暫存器11佈局於積體電路中的左上方，而該目標暫存器91佈局於該積體電路之右下方)，則更可以有效降低靜電放電效應對於該目標暫存器所儲存之正緣觸發訊號的影響。

第二較佳實施例

參閱圖6，本發明之第二較佳實施例，適用於與一積體電路中9一具有一輸入端及一輸出端之目標暫存器91電連接，其包含：多數個具有一輸入端與一輸出端之影子暫存器(Shadow register) 11及一個運算單元12。

其中，該目標暫存器91用以儲存一具有一序列資料之目標訊號，該等影子暫存器11之輸入端與該目標暫存器91之輸入端電連接，用以同時接收並儲存該目標訊號之資料，而本實施例與該第一較佳實施例最大的不同點就在於該等影子暫存器11之輸出端電連接於該運算單元12，而該目標暫存器91之輸出端並未電連接於該運算單元12。

參閱圖7，當該目標訊號為一正緣觸發訊號，該判斷模組12可設計為一或閘(OR gate) 121或一輸出結果等同於一或運算的電路組。該或閘121接收該等影子暫存器11的輸出值並進行對應的或運算，如此一來，當該目標訊號被致能時，該目標暫存器91及其對應的該等影子暫存器11所接收並儲存的資料皆為1，此時，若靜電放電效應影響該等影子暫存器11時，只要其中一者並未受到靜電放電效應干擾的話，藉由該或閘121執行或運算之後所輸出的結果仍然為1，且將該輸出結果做為該目標暫存器91的輸出值，因此，無論該目標暫存器91是否被靜電放電效應所影響，只要有一影子暫存器11沒有被靜電放電效應所影響，該目標暫存器91之輸出值仍為1，可使得該目標訊號仍可被致能而不會因為靜電放電效應干擾而被去能，所以可以降低靜電放電效應對於該目標訊號的影響。

參閱圖8，當該目標訊號為一負緣觸發訊號，該判斷模組12可設計為一及閘(AND gate) 121或一輸出結果等同於一及運算的電路組。該及閘122接收該等影子暫存器11的輸出值並進行對應的及運算，如此一來，當該目標訊號被致能時，該目標暫存器91及其對應的該等影子暫存器11所接收並儲存的資料皆為0，此時，若靜電放電效應影響該等影子暫存器11時，只要其中一者並未受到靜電放電效應干擾的話，藉由該及閘122執行及運算之後所輸出的結果仍然為0，且將該輸出結果做為該目標暫存器91的輸出值，因此，無論該目標暫存器91是否被靜電放電效應所影響，只要有一影子暫存器11沒有被靜電放電效應所影響，該目標暫存器91之輸出值仍為0，可使得該目標訊號仍可被致能而不會因為靜電放電效應干擾而被去能，所以可以降低靜電放電效應對於該目標訊號的影響。

此外，若該等影子暫存器11得以被平均佈局於整體積體電路中，只要該靜電放電效應不致影響整個積體電路時，將至少一影子暫存器11不被影響，藉由上述的設計，只要至少一影子暫存器11的資料不被改變時，無論其所對的目標訊號為正緣觸發訊號或是負緣觸發訊號，皆可藉由該運算單元12輸出正確的資料，所以可以大幅降低靜電放電效應對於一積體電路的影響程度。

而由於該等影子暫存器11的面積佔整體積體電路面積的比例相當小，因此幾乎不會影響積體電路的面積，自然也就幾乎不會增加積體電路的生產及設計成本。

綜上所述，本發明可以確實降低靜電放電效應對於一積體電路的影響程度，因此目標暫存器的輸出值仍可維持正確，同時，也不需要改變積體電路之輸出/輸入墊片的規格，所以可以大幅降低積體電路的設計成本及靜電放電防護測試的成本，因此，故確實能達成本發明之目的。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

11．．．影子暫存器

12．．．運算單元

121．．．或閘

122．．．及閘

圖1是本發明之第一較佳實施例之電路示意圖；

圖2是一正緣觸發訊號之時脈波型圖；

圖3是一負緣觸發訊號之時脈波型圖；

圖4是該第一較佳實施例之運算單元實施方式一；

圖5是該第一較佳實施例之運算單元實施方式二；

圖6是本發明之第二較佳實施例之電路示意圖；

圖7是該第二較佳實施例之運算單元實施方式一；及

圖8是該第二較佳實施例之運算單元實施方式二。

11．．．影子暫存器

12．．．運算單元

9．．．積體電路

91．．．目標暫存器

Claims (8)

1. 一種積體電路之靜電放電防護模組，適用於與一積體電路中一具有一輸入端及一輸出端之目標暫存器電連接，其包含：一影子暫存器，具有一輸入端與一輸出端，且其輸入端與該目標暫存器之輸入端電連接；及一運算單元，與該目標暫存器及該影子暫存器之輸出端電連接並接收該等輸出值，且將該等輸出值進行運算以得到一輸出結果，並將該輸出結果作為該目標暫存器的輸出值。
2. 根據申請專利範圍第1項所述之積體電路之靜電放電防護模組，其中，該影子暫存器的輸入端所接收的一目標訊號為一正緣觸發訊號，且該運算單元是一或閘並對該目標暫存器及該影子暫存器的輸出值進行或運算。
3. 根據申請專利範圍第1項所述之積體電路之靜電放電防護模組，其中，該影子暫存器的輸入端所接收的一目標訊號為一負緣觸發訊號，且該運算單元是一及閘並對該目標暫存器及該影子暫存器的輸出值進行及運算。
4. 根據申請專利範圍第1項所述之積體電路之靜電放電防護模組，其中，該影子暫存器以相對遠離該目標暫存器的方式佈局於該積體電路中。
5. 一種積體電路之靜電放電防護模組，適用於與一積體電路中一具有一輸入端及一輸出端之目標暫存器電連接，其包含：多數個影子暫存器，分別具有一輸入端與一輸出端，且該等影子暫存器之輸入端分別與該目標暫存器之輸入端電連接；及一運算單元，與該等影子暫存器之輸出端電連接並接收該等輸出值，且將該等輸出值進行運算以得到一輸出結果，並將該輸出結果作為該目標暫存器的輸出值。
6. 根據申請專利範圍第5項所述之積體電路之靜電放電防護模組，其中，該等影子暫存器的輸入端所接收的一目標訊號為一正緣觸發訊號，且該運算單元是一或閘並對該目標暫存器及該影子暫存器的輸出值進行或運算。
7. 根據申請專利範圍第5項所述之積體電路之靜電放電防護模組，其中，該影子暫存器的輸入端所接收的一目標訊號為一負緣觸發訊號，且該運算單元是一及閘並對該目標暫存器及該影子暫存器的輸出值進行及運算。
8. 根據申請專利範圍第5項所述之積體電路之靜電放電防護模組，其中，該等影子暫存器以相對平均佈局方式佈局於整個積體電路中。