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TWI409881B - Semiconductor device manufacturing method - Google Patents

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TWI409881B
TWI409881B TW098140030A TW98140030A TWI409881B TW I409881 B TWI409881 B TW I409881B TW 098140030 A TW098140030 A TW 098140030A TW 98140030 A TW98140030 A TW 98140030A TW I409881 B TWI409881 B TW I409881B
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TW
Taiwan
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mask
sacrificial
forming
pattern
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TW098140030A
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TW201030843A (en
Inventor
遠藤哲郎
西村榮一
Original Assignee
國立大學法人東北大學
東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Application filed by 國立大學法人東北大學, 東京威力科創股份有限公司 filed Critical 國立大學法人東北大學
Publication of TW201030843A publication Critical patent/TW201030843A/zh
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Publication of TWI409881B publication Critical patent/TWI409881B/zh

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Description

半導體裝置之製造方法
本發明係關於一種半導體裝置之製造方法。
為了讓大型積體電路達成更高積集度，元件構造之立體化一直備受期待。例如，一種可於DRAM(Dynamic Random Access Memory)等記憶體單元中，減少基板上之佔有面積，同時可藉由增加電極之表面來確保較大之儲存容量的圓筒型電容器受到重視，故已有一種能確實形成該等電容器用之電極的方法(專利文獻1)被揭露。
又，關於主動元件，於平面式FET(Field Effect Transistor)中，為了解決縮小閘極長度所隨著產生之漏電流增加的問題，可抑制漏電流並達成微細化之Fin-FET(Fin Field Effect Transistor)或(非專利文獻1)、可縮小佔有面積並可達成高速運作與低耗電之S-SGT(Stacked-Surrounding Gate Transistor)等具有3維結構之電晶體(非專利文獻2)則受到注目。
如能實現前述之元件立體化，便可達成積集度更高且高性能之大型積體電路。
專利文獻1：日本專利特開2008-135632號公報。
非專利文獻1：Digh Hisamoto,Toru kaga,Eiji Takeda,"Impact of the Vertical SOI "DELTA" Structure on Planar Device Technology" IEEE TRANSACTIONS ON ELECTRON DEVUCES Vol.38 No.6,June 1991.
非專利文獻2：T. Endoh,K. Shinmei,H. Sakurada and F. Masuoka,"The analysis of the stacked-surrounding gate transistor(S-SGT) DRAM for the high speed and low voltage operation",IEICE Trans. Electron.,Vol. E81-C,No.9,P.1491,1998.
非專利文獻3：T. Endoh et. al.,IEICE TRANSACTIONS ON ELECTRONICS,Vol. E80-C,No7,pp. 911-917,July,1997.
為了實現前述之3維結構元件，元件單元更進一步之微細化係為不可或缺的，而由於實現了較過去(或現行)微影技術所能達成之極限尺寸更小的尺寸，因此便不斷地研發使用具有例如13.5mm等波長之極端紫外線(EUV)的EUV曝光技術。但是，由於EUV曝光需花費較長時間等原因，故至今仍無法達到實用化之境。因此，便期望能研究並提供一種無需等待如EUV曝光為首的新式曝光技術之研發，即可獲得微細化3維結構元件之製造方法。
有鑑於前述情事，本發明之目的在於提供一種能實現微細化3維結構元件的半導體裝置之製造方法。
為了達成前述目的，本發明第1樣態係提供一種半導體裝置之製造方法，其包含有：於基板上層積第1層、第2層、第3層以及第4層之步驟；加工該第4層，以形成一具有朝第1方向延伸之條紋狀第1圖樣的第1遮罩層之步驟；使用該第1遮罩層對該第3層進行加工，以形成一具有該第1圖樣的第1犧牲層之步驟；形成一至少覆蓋該第1犧牲層的第5層之步驟；使該第5層殘留於該第1犧牲層之側壁處而薄化該第5層之步驟；去除該第1犧牲層以形成一具有朝第1方向延伸之條紋狀第2圖樣的第1側壁層之步驟；使用該第1側壁層對該第2層進行加工，以形成一具有該第2圖樣的第2遮罩層之步驟；形成一埋設該第2遮罩層的第6層之步驟；於該第6層上形成一第7層之步驟；加工該第7層，以形成一具有朝向與第1方向交叉的第2方向延伸之條紋狀第3圖樣的第3遮罩層之步驟；使用該第3遮罩層對該第6層進行加工，以形成一具有第3圖樣的第2犧牲層之步驟；形成一至少覆蓋該第2犧牲層的第8層之步驟；使該第8層殘留於該第2犧牲層之側壁處而薄化該第8層之步驟；去除該第2犧牲層以形成一具有朝第2方向延伸之條紋狀第4圖樣的第2側壁層之步驟；使用該第2側壁層對該第2遮罩層進行加工，以形成一具有沿該第1方向與該第2方向排列之網點的第4遮罩層之步驟；使用該第4遮罩層對該第1層進行加工，以形成一第5遮罩層之步驟；以及使用該第5遮罩層對該基板進行加工之步驟。
本發明第2樣態係提供一種如第1樣態之半導體裝置之製造方法，其中該第1方向與該第2方向所形成之角度為90度。
本發明第3樣態係提供一種如第1或第2樣態之半導體裝置之製造方法，其中該基板係由矽所形成的；該第1層係由氮化矽所形成的；該第2層係由矽所形成的；該第3層係反射防止層；該第4層係由光阻所形成的。
本發明第4樣態係提供一種半導體裝置之製造方法，其包含有：於基板上層積第3犧牲層、第1層、第2層、第3層以及第4層之步驟；加工該第4層，以形成一具有朝第1方向延伸之條紋狀第1圖樣的第1遮罩層之步驟；使用該第1遮罩層對該第3層進行加工，以形成一具有該第1圖樣的第1犧牲層之步驟；形成一至少覆蓋該第1犧牲層的第5層之步驟；使該第5層殘留於該第1犧牲層之側壁處而薄化該第5層之步驟；去除該第1犧牲層以形成一具有朝第1方向延伸之條紋狀第2圖樣的第1側壁層之步驟；使用該第1側壁層對該第2層進行加工，以形成一具有該第2圖樣的第2遮罩層之步驟；形成一埋設該第2遮罩層的第6層之步驟；於該第6層上形成一第7層之步驟；加工該第7層，以形成一具有朝向與第1方向交叉的第2方向延伸之條紋狀第3圖樣的第3遮罩層之步驟；使用該第3遮罩層對該第6層進行加工，以形成一具有第3圖樣的第2犧牲層之步驟；形成一至少覆蓋該第2犧牲層的第8層之步驟；使該第8層殘留於該第2犧牲層之側壁處而薄化該第8層之步驟；去除該第2犧牲層以形成一具有朝第2方向延伸之條紋狀第4圖樣的第2側壁層之步驟；使用該第2側壁層及該第2遮罩層，以於該第3犧牲層內形成有深達該基板的孔之步驟；形成一埋設該孔的第2埋設層之步驟；將該第2埋設層薄化而使得該第3犧牲層露出之步驟；去除該第3犧牲層以形成一由該第2埋設層所組成的第6遮罩層之步驟；以及使用該第6遮罩層對該基板進行加工之步驟。
本發明第5樣態係提供一種如第1或第4樣態之半導體裝置之製造方法，其中形成該第6層之步驟係包含有形成一埋設該第2層的第1埋設層之步驟以及將該第1埋設層平坦化之步驟；再於平坦化之該埋設層上形成該第6層。
依本發明實施形態，便可提供一種能實現微細化3維結構元件的半導體裝置之製造方法。
以下係參考所添附之圖式來說明本發明範例的實施形態(並非用以限定本發明)。所添附之全部圖式中，對於相同抑或相對應之組件或部位，則賦予相同抑或相對應之參考符號，並省略重覆之說明。又，該圖式之目的並非用以表示組件或部位之間、抑或各層厚度之間的相對比例，因此，具體之厚度或尺寸，應由熟悉該行業者參考以下非用以限定之實施形態而加以決定。
(第1實施形態)
圖1至圖3係說明本發明實施形態的半導體裝置之製造方法，並顯示經過各主要製程後之基板的部份放大模式。參考圖1(a)，於基板10上依序形成第1層11、第2層12、第3層13以及第4層14。前述第1層11至第4層14係具有遮罩層或犧牲層之功能，而於本實施形態中，基板10為最終之蝕刻對象。
首先，將第4層14圖樣化並形成具有如圖1(b)所示之特定形狀。其次，將圖樣化後之第4層14整體如圖1(c)所示縮小化，再對其底層之第3層13進行蝕刻以形成一蝕刻遮罩。由於第4層14具有作為第3層13之蝕刻遮罩的功能，故係由在蝕刻第3層13時可確保充分之蝕刻選擇比的材料所形成。
又，第4層14具有於蝕刻第3層13(包含過度蝕刻)後仍得以殘留的厚度。例如，定義第4層14之縮小量為S14、第3層13之厚度為T13、蝕刻第3層13時之蝕刻率為R13、此時第4層14之蝕刻率為R14時，則如圖1(a)所示剛形成之第4層14的厚度T14較佳地應滿足下列數式關係。
T14≧R14×(T13/R13+α)+S14
∴T14≧T13×ER43+R14×α+S14‧‧‧數式(1)
其中，ER43：蝕刻選擇比(=R14/R13)；α：過度蝕刻之時間。
再次，以第4層14作為遮罩來蝕刻第3層13，並露出第2層12之上方面時，第3層13會成為如圖1(d)所示般具有與遮罩平面形狀幾乎相同之平面形狀。蝕刻後之第3層13係作為形成後述之第5層15的基礎。因此，第3層13係由能提供用以形成第5層15之基礎的材料，具體說明，係由能於第3層13上方或側面處形成第5層15的材料所形成。
另外，本實施形態中，殘留於第3層13上的第4層14亦可作為用以形成該第5層15之基礎。因此，較佳地，第4層14亦係由能於其上方或側面處形成第5層15的材料所形成。但是，亦可於蝕刻第3層13後將第4層14去除，而僅於第3層13上方或側面處形成該第5層15。
參考圖1(e)，於第2層12與第4層14之上方面，以及第3層13與第4層14之側面處堆積一第5層15。此堆積可藉由以加熱觸媒體來將來源氣體活性化的化學氣相沉積法、分子層沉積法(MLD)等為首之各種沉積法來進行。
再次，為了露出第2層12表面與第4層14表面，而對第5層15進行回蝕(etch back)(圖1(f))。藉以使得第5層15僅殘留於第3層13及第4層14之側面處。再次，將第3層13及第4層14去除，而形成如圖1(g)所示，於第2層12上僅殘留具有特定圖樣之第5層15。該第5層15具有作為第2層12之蝕刻遮罩的功能。因此，第5層15係由在蝕刻第2層12時可確保充分之蝕刻選擇比的材料所形成。
另外，參考圖1(f)與圖1(g)可知，作為蝕刻遮罩之第5層15的厚度H15約略等於該第3層13與該第4層14之厚度總合。亦即，第5層15之高度(厚度)T15，係可由第3層13之厚度T13來決定。例如，定義第2層12之厚度為T12、作為第2層12之蝕刻遮罩所必需的第5層15高度為H15、蝕刻第2層12時之第2層12的蝕刻率為R12、此時第5層15之蝕刻率為R15時，則決定該第3層13之厚度T13較佳地應考慮下列數式關係。
T13+RT14=H15≧ER52×T12+β×R15‧‧‧數式(2)
其中，RT14：第4層14之殘留厚度；ER52：蝕刻選擇比(=R15/R12)；β：過度蝕刻之時間。
另外，由數式(1)，RT14則表示為RT14=T14-R14×(T13/R13+β)-S14。
再次，如圖1(g)所示般使用第5層15來蝕刻第2層12。藉此，將第2層12中並未覆蓋有第5層15之部份去除，而露出第1層11之上方面(圖1(h))。接著，再將第2層12上方之第5層15去除，而於第1層11上方留下具有特定圖樣之第2層12(圖1(i))。
然後，如圖1(j)所示，於第1層11上方形成一第6層23以埋設該具有特定圖樣之第2層12。如圖式般，所形成之第6層23的上方面係平坦的，而於平坦之第6層23上方再形成一第7層24。
以下，參考圖2來說明後續之步驟。圖2(a1)至圖2(a5)係相當於沿圖1(j)中I-I線之剖面圖，而圖2(b1)至圖2(b5)則係相當於沿圖1(j)中II-II線之剖面圖。
將第7層24圖樣化而形成具有如圖2(a1)及圖2(b1)所示之特定形狀。圖樣化後之第7層24係朝向第2層12之交叉方向延伸。其次，將第7層24如圖2(a2)及圖2(b2)所示縮小化。藉此，便形成一用以蝕刻其底層(第6層23)的蝕刻遮罩。因此，第7層24係由在蝕刻第6層23時可確保充分之蝕刻選擇比的材料所形成。
又，第7層24具有於蝕刻第6層23(包含過度蝕刻)後仍得以殘留的厚度。例如，第7層24之厚度，可參考說明第4層14時之數式(1)來決定。
再次，以第7層24作為遮罩來蝕刻第6層23，使得第6層23成為如圖2(a3)及(b3)所示般具有與遮罩平面形狀幾乎相同之平面形狀。該蝕刻完成後，於圖2(a3)中便露出該第2層12，而於圖2(b3)中則露出該第1層11。
蝕刻後之第6層23係作為形成後述之第8層25的基礎。因此，第6層23係由能提供用以形成第8層25之基礎的材料，具體說明，係由能於第6層23上方或側面處形成第8層25的材料所形成。
另外，本實施形態中，殘留於第6層23上的第7層24亦可作為用以形成該第8層25之基礎。因此，較佳地，第7層24亦係由能於其上方或側面處形成第8層25的材料所形成。但是，亦可於蝕刻第6層23後將第7層24去除，而僅於第6層23之上方或側面處形成該第8層25。
接著，於第1層11及第2層12上方堆積一第8層25以覆蓋第7層24及第6層23(圖2(a4)及(b4))。此堆積係與堆積第5層15時相同，可藉由使用了加熱觸媒體的化學氣相沉積法、分子層沉積法(MLD)等為首之沉積法來進行。然後，對第8層25進行回蝕，藉以露出第7層24、第2層12以及第1層11之上方面(圖2(a5)及(b5))。
然後，將第7層24與第6層23去除，而獲得如圖3所示之構造。參考圖3(a)俯視圖，可知該第8層25與第2層12係形成相互交叉而重合之格子狀圖樣。且第1層11係曝露在該格狀之開口處(格狀之梁部所包圍的部份)。
如圖3(b)所示，朝第2層12長邊方向(Y軸方向)延伸之鏈線的剖面中，係於第1層11上方形成有第2層12，且第2層12上方形成有第8層25。又，如圖3(c)所示，於第2層12間所延伸之鏈線的剖面中，則於第1層11上方直接形成有該第8層25。另一方面，如圖3(e)所示，朝第8層25長邊方向(X軸方向)延伸之鏈線的剖面中，係於第1層11上方形成有一埋設該第2層12的第8層25，其中該第2層12係以特定之間距排列設置的。又，如圖3(d)所示，於第8層25中間處延伸之鏈線的剖面中，則於第1層11上方排列設置有特定圖樣之第2層12。
然後，以第8層25作為遮罩，將曝露在第8層25間的第2層12去除後，便如圖4(a)俯視圖所示，於第8層25整體間皆露出了該第1層11。此時，如最能顯示該樣態之圖4(e)所示，係於第8層25下方沿著第8層25長邊方向而排列設置有具特定間距之第2層12。
再次，如圖5所示，將第8層25去除後，便可於第1層11上方獲得由第2層12所形成之陣列狀排列設置的網點120。然後，以該網點120作為遮罩來蝕刻第1層11。藉由該蝕刻，可將未覆蓋有該第1層11之網點120的部份去除而露出基板10，同時留下了覆蓋有網點120的部份，故可藉由該第1層11來形成網點。再次，以網點120以及其下方所殘留之第1層11的網點作為遮罩來蝕刻基板10，將遮罩去除後，便可如圖6所示，於基板10上方獲得一具有2維結構排列設置的支柱100。
另外，由於第2層12被加工成為網點120而作為第1層11之遮罩層，故第2層12係由在蝕刻第1層11時可確保充分之蝕刻選擇比的材料所形成。又，第2層12具有於蝕刻第1層11(包含過度蝕刻)後仍得以殘留的厚度。例如圖1(a)所示，定義第1層11之厚度為T11、蝕刻第1層11時之蝕刻率為R11、此時第2層12之蝕刻率為R12時，則該第2層12之厚度T12較佳地應滿足下列數式關係。
T12≧R12×(T11/R11+α)
∴T12≧T11×ER21+R12×α‧‧‧數式(3)
其中，ER21：蝕刻選擇比(=R12/R11)；α：過度蝕刻之時間。
又，更佳地應將由殘留在第1層11(網點)上方的第2層12所形成之網點120的厚度亦列入考慮，來決定該第1層11的厚度。
又，因為該第1層11(網點)需具有作為基板10之遮罩層的功能，故係由在蝕刻基板10時可確保充分之蝕刻選擇比的材料所形成。又，第1層11具有於蝕刻基板10後仍得以殘留的厚度。例如，定義基板10之蝕刻深度(支柱100之高度)為D10、蝕刻基板10時之蝕刻率為R10、此時第1層11之蝕刻率為R11時，則如圖1(a)所示之第1層11的厚度T11較佳地應滿足下列數式關係。
T11≧R11×(D10/R10)
∴T11≧D10×ER10‧‧‧數式(4)
其中，ER10：蝕刻選擇比(=R11/R10)。
此處，關於前述之基板10以及第1層11至第4層14的材質便例示如下。首先，較佳地，應根據使用本實施形態半導體裝置之製造方法而製成的半導體裝置所要求之特性來選擇基板10。例如，基板10可為矽晶圓等半導體晶圓，亦可為於表面形成有半導體層的半導體晶圓。又，亦可於表面形成單一層抑或複數層之半導體層。為複數層時，該等層可包含有例如n型半導體層與p型半導體層。再者，表面所形成的半導體層亦可由不同於半導體晶圓材料的材料所形成。例如，基板10亦可由矽晶圓以及其上方所形成之矽鍺(SiGe)所形成的。
又，基板10亦可由2片半導體晶圓貼合所形成。再者，基板10並未限定於使用矽，亦可由SiGe、砷化鎵(GaAs)、磷化銦(InP)等為首之化合物半導體所形成。
又，第1層11、第2層12、第3層13(第6層23)以及第4層14(第7層24)只要能作為如前述之遮罩層抑或犧牲層的功能，且對於用以發揮該功能之其他層具有前述之特性，亦可由任意材料所形成的。
再者，第1層11係具有在蝕刻基板10時可確保充分之蝕刻選擇比(例如選擇比為3以上)者較佳。又，第2層12係具有在蝕刻第1層11時可確保充分之蝕刻選擇比(例如選擇比為3以上)者較佳。第3層13及第4層14亦為相對該第2層12具有高選擇比(例如5以上)者較佳，而第15層15係為相對第2層12具有充分之選擇比(例如3以上)者較佳。
雖非用以限定本發明，但第1層11係可由例如氮化矽、氮氧化矽、氧化矽等所形成。雖非用以限定本發明，但第2層12係可由例如非晶矽、多晶矽、單晶矽等所形成。又，雖非用以限定本發明，但第3層13亦可為例如反射防止層，雖非用以限定本發明，但第4層14係可由例如光阻、SiBN等所形成。再者，雖非用以限定本發明，但第5層15及第8層25係可由例如氮化矽、氮氧化矽、氧化矽等所形成。然後，由該等材料中適當地選擇並組合使用，便可形成如圖6所示的支柱100。另外，前述材料只要在具有該各層所應發揮之功能或相對於其它層之特性的範圍內，亦可包含其它之構成元素或不純物。又，例如，以包含有非晶矽層與多晶矽層之多層膜來形成第2層12般，亦能以多層膜來形成該等各層。
以下，更具體說明本發明第1實施形態之半導體裝置之製造方法及其優點，該範例中：第1層11係以氮化矽所形成；第2層12係以非晶矽所形成；第3層13係為反射防止層；第4層14係以光阻所形成；基板10係為矽晶圓。
<實施例1>
參考圖1(a)，於作為蝕刻對象之矽晶圓10上，依序形成有氮化矽層11、非晶矽層12、由有機材料所組成的反射防止膜(BARC) 13、光阻層14。
其次，如圖1(b)所示，使用特定之光罩對光阻層14進行曝光顯影而形成圖樣。本實施例係藉由該圖樣使光阻層14具有線寬/間距狀圖樣。該圖樣中，例如，線寬可約為60±6nm且線之間隙(間隔寬度)亦可約為60±6nm。此等幾乎相當於現行微影技術之極限尺寸。另外，如圖1所示，以光阻層14中線的延伸方向為Y軸方向，與其垂直之方向則為X軸方向。
其次，將光阻層14薄化(slimming)。藉此，如圖1(c)所示，光阻層14之線寬便縮小至約30±3nm，而間隔寬度則擴大至約90±9nm。該薄化可藉由例如使用氧氣電漿等之電漿蝕刻來進行。接著，以光阻層14作為遮罩對BARC(bottom anti-reflective coating；底部抗反射層) 13進行蝕刻，則如圖1(d)所示，露出了非晶矽層12。BARC13之蝕刻亦可藉由例如使用氧氣電漿等之電漿蝕刻來進行。因此，於本實施例中，光阻層14之薄化與BARC13之蝕刻可於同一步驟中進行。
接著，於非晶矽層12及光阻層14的上面以及光阻層14及BARC13的側面處，堆積氧化矽層15(圖1(d))。該沉積可藉由以加熱觸媒體來將來源氣體活性化的化學氣相沉積法，抑或例如使用BTBAS與臭氧的分子層沉積法(MLD)來進行。由於該等沉積法係於低溫(例如300℃以下左右)下進行，故非常適合用於光阻層14上面及側面之氧化矽膜19堆積。又，於非晶矽層12及光阻層14之上面以及於光阻層14及BARC13之側面處，均係將氧化矽層15之厚度調整至約30±3nm而幾乎等於該光阻層14線寬。使用可將保角(conformal)氧化矽層實現的MLD則較容易達成該調整。由於光阻層14係為線寬/間距狀，故該氧化矽層15亦成為具有線寬/間距狀。此時，該線係朝Y軸方向延伸，而氧化矽層15之間隔寬度約為30±3nm。
其次，如圖1(f)所示，蝕刻氧化矽層15以露出光阻層14與非晶矽層12。該蝕刻可使用例如：CF4 、C4 F8 、CHF3 、CH3 F、CH2 F2 等CF類氣體、Ar氣體等之混合氣體，抑或依需要而於該等混合氣體中添加有氧的氣體等。藉由該蝕刻而僅留下於光阻層14及BARC13側面的氧化矽層15。殘留在該等側面處的氧化矽層15之線寬約為30±3nm，且間隔寬度亦約為30nm±3(間距約為60±6nm)。
然後，藉由使用氧氣電漿之灰化等來去除光阻層14與BARC13，如圖1(g)所示，便形成了由氧化矽層15所組成之具有約30±3nm線寬與約30±3nm間隔寬度的線寬/間隔狀圖樣。
其次，以該氧化矽層15作為遮罩來蝕刻非晶矽層12。該蝕刻可使用例如HBr氣體等來進行。藉此，去除該非晶矽層12中未受氧化矽層15遮敝的部份，並露出氮化矽層11(圖1(h))。接著，藉由使用CF類氣體之蝕刻來去除該非晶矽層12上的氧化矽層15，而於氮化矽層11上留下具有線寬/間隔狀圖樣的非晶矽層12(圖1(i))。
然後，於氮化矽層11上形成覆蓋該非晶矽層12的BARC23。由於BARC23係將液狀原料藉由旋轉塗佈所形成，因為該原料之流動性，故可使得形成後之BARC23上方一面幾乎係平坦的。接著，於BARC23上 形成光阻層24(圖1(j))。
然後，如圖2(a1)及(b1)所示，首先，以特定之光罩對光阻層24進行曝光顯影藉以圖樣化。圖樣化後之光阻層24與光阻層14(圖1(b))同樣具有線寬/間隔狀圖樣。於本實施例中，線寬約為60±6nm，間隔寬度亦約為60±6nm。光阻層24中該線(間隔)之長邊方向係與非晶矽層12中該線(間隔)之長邊方向交叉。於圖式之範例中，該非晶矽層12係朝Y軸方向延伸，相對地該光阻層24係朝X軸方向延伸。
其次，使用氧氣電漿等將光阻層24薄化。藉以使光阻層24之線寬縮小至約30±3nm，而間隔寬度則擴大至約90±9nm(圖2(a2)及(b2))。接著，以光阻層24作為遮罩對BARC23進行蝕刻以露出其底層。具體說明，於圖2(a3)中係露出該非晶矽層12，而於圖2(b3)中則露出該氮化矽層11。
其次，於非晶矽層12及氮化矽層11上堆積一覆蓋光阻層24及BARC23的氧化矽層25(圖2(a4)及(b4))。與沉積該氧化矽層15相同地，該沉積可藉由使用加熱觸媒體的化學氣相沉積法，抑或使用BTBAS與臭氧的分子層沉積法來進行。氧化矽層25之厚度，於光阻層24、非晶矽層12及氮化矽層11上均約為30±3nm，而於光阻層24及BARC23之側面亦約為30±3nm。然後，對氧化矽層25進行約30±3nm之回蝕，而露出光阻層24、非晶矽層12(圖2(a5))及氮化矽 層11的上方面(圖2(b5))。
然後，藉由使用氧氣電漿之灰化等來去除光阻層24及其下方之BARC23。藉此，便可獲得如圖3所示的結構。圖3(a)為俯視圖，參考該圖可知形成有線寬/間隔狀氧化矽層25與線寬/間隔狀多晶矽層12相互垂直而重合之格子狀圖樣。且氮化矽層11係曝露在該格狀之開口處。如圖3(b)所示，朝非晶矽層12長邊方向(圖式之範例中係Y軸方向)延伸之鏈線的剖面中，於氮化矽層11上形成有非晶矽層12，且非晶矽層24上形成有氧化矽層25。又，如圖3(c)所示，於非晶矽層12中間處延伸之鏈線的剖面中，氮化矽層11上則直接形成有氧化矽層25。
另一方面，如圖3(e)所示，氧化矽層25長邊方向(圖式之範例中係X軸方向)延伸之鏈線的剖面中，氮化矽層11上形成有一埋設非晶矽層12的氧化矽層25，其中該非晶矽層12係以特定之間距排列設置。又，如圖3(d)所示，於氧化矽層25中間處延伸之鏈線的剖面中，氮化矽層11上則排列設置有非晶矽層12。
其次，以氧化矽層25作為遮罩，並使用HBr氣體等來蝕刻該非晶矽層12後，如圖4(a)俯視圖所示，係留下了線寬/間隔狀氧化矽層25，且其整體間皆露出了氮化矽層11。此處，參考圖4(e)，氧化矽層25下方係沿氧化矽層25長邊方向而排列設置有具特定間距之非晶矽層12。此處，非晶矽層12之寬度(線寬)約 為30±3nm，而間隙(間隔寬度)亦約為30±3nm。
其次，藉由使用CF類氣體等之蝕刻來去除氣化矽層25後，如圖5所示，便可於氮化矽層11上獲得一由非晶矽所形成之陣列狀排列設置的非晶矽網點120。然後，以該非晶矽網點120作為遮罩來蝕刻氮化矽層11。該蝕刻可藉由CF類氣體等來進行。藉由該蝕刻能去除氮化矽層11未覆蓋有非晶矽網點140的部份而露出矽晶圓10，同時於非晶矽網點140下留下了氮化矽。其次，以該等作為遮罩來蝕刻矽晶圓10。矽晶圓10之蝕刻可使用以HBr或HCl作為蝕刻氣體的乾蝕刻來進行。然後，藉由使用CF類氣體等之蝕刻來去除該遮罩，如圖6所示，便可獲得矽支柱100。
以上，如同參考實施例1所述，依本發明第1實施形態之製造方法，以朝一方向延伸之線寬/間隔狀第5層(氧化矽層)15作為遮罩來蝕刻第2層(非晶矽層)12，藉以形成線寬/間隔狀第2層(非晶矽層)12，再以朝前述該一方向所交叉的方向延伸之線寬/間隔狀第8層(氧化矽層)25作為遮罩來蝕刻第2層(非晶矽層)12，藉以形成網點(非晶矽網點)120。以網點(非晶矽網點)120作為遮罩進行蝕刻，並使得其底層之第1層(氮化矽層)11受蝕刻而形成網點，再以網點(非晶矽網點)120與第1層(氮化矽)11所形成之網點作為遮罩進行蝕刻，使得基板(矽晶圓)10受蝕刻而於基板(矽晶圓)10上形成支柱100。
如前述般，藉由光阻塗佈/曝光/顯影所獲得之光阻層14(圖1(a)、圖2(a1)及(b1))係具有等同於過去(或現行)曝光技術所能安定地達成最小尺寸(極限尺寸)之約60±6nm的線寬與間隔寬度，但其獲得之矽網點係具有約30±3nm的線寬與間隔寬度。如此一來，依本實施形態，便可獲得一具有低於曝光技術極限尺寸之線寬與間隔寬度(極限尺寸為F時具有F/2之尺寸)的支柱100。
另外，當基板10係矽晶圓之情況，使用該網點210作為遮罩來進行蝕刻時，會依該矽結晶之結晶方位而異向性地進行蝕刻，其結果有時會使得各支柱100形成圓柱狀。於該情況中，亦可獲得低於曝光技術極限尺寸之直徑為30±3nm左右的支柱100。
(第2實施形態)
其次，說明本發明第2實施形態之半導體裝置的製造方法。首先，第2實施形態亦如圖1(a)所示，於基板10上依序形成第1層11、第2層12、第3層13以及第4層14。前述各層的功能以及和其他層的關係與第1實施形態中所述相同。
相較於第1實施形態之製造方法，第2實施形態之半導體裝置的製造方法主要的差異點在於：在第1實施形態中的蝕刻第2層12與形成第6層23之間實施一平坦化步驟。以下便著重於相異點進行說明，並省略重複 的說明。
首先，依前述說明進行第1實施形態步驟的直到蝕刻第2層12為止之一連串步驟。亦即，進行參考圖1(a)至圖1(i)之所述步驟。完成該等步驟後，剖面係如圖7(a)所示。其次，如圖7(b)所示，在第1層11上方堆積第9層35以覆蓋殘留於第1層11上的第2層12。第9層35如後述般係用來進行化學機械研磨法CMP(平坦化)者，故該第9層35係由能填滿第2層12之間隔，且能和第2層12之間達成充份之研磨率比的材料所形成。
其次，藉由CMP對第9層35之上方面進行平坦化(圖7(c))。例如可使用特定之終點檢測法，來進行該研磨直到露出第2層12為止。完成平坦化後，依序在第2層12與第9層35上形成第6層23與第7層24(圖7(d))。
以下便參考圖8來說明後續步驟。圖8(a1)至圖8(a5)係相當於沿圖7(d)中III-III線切斷之剖面圖，圖8(b1)至圖8(b5)則相當於沿圖7(d)中IV-IV線切斷之剖面圖。
參考圖8(a1)及(b1)，對第7層24進行圖樣化，使其具有特定之形狀。經圖樣化後之第7層24係朝向第2層12之交叉方向延伸。又，於圖8(a1)中，基板10上依序層積有第1層11、第2層12以及第6層23，且第6層23上係具有經圖樣化後的第7層24；相較於此，於圖8(b1)中，基板10上則依序層積有第1層11、第9層35以及第6層23，且第6層23上係具有經圖樣化後的第7層24。亦即，於圖8(b1)中，係替代圖8(a1)中的第2層12而在該第1層11上形成有第9層35。該第9層35係用以進行前述之平坦化，而在該平坦化後所殘留下來的。又，比較該圖8(b1)與第1實施形態之圖2(b1)，可瞭解有無該平坦化步驟所造成之差異。
其次，如圖8(a2)及(b2)所示將第7層24縮小化。藉此形成一作為蝕刻其底層之第6層23的蝕刻遮罩。
其次，以第7層24作為遮罩來蝕刻第6層23，如圖8(a3)及(b3)所示，第6層23便形成了具有與該遮罩幾乎相同之平面形狀。另外，完成該蝕刻後，在圖8(a3)中便露出了第2層12，在圖8(b3)中則露出了第9層35。
接著，在第2層12上堆積第10層45來覆蓋第7層24及第6層23(圖8(a4)及(b4))。該堆積與第5層15(圖1(e))之堆積相同，可藉由使用加熱觸媒體的化學氣相沉積法、分子層沉積法等為首之沉積法來進行。然後，藉由蝕刻第10層45，讓第7層24、第9層35以及第2層12的上方面露出(圖8(a5)及(b5))。
然後，將第7層24與第6層23去除，便可獲得如圖9所示的構造。參考俯視圖之圖9(a)，已知形成有使第10層45與第2層12相互交叉重疊的格子狀圖樣。而該格子的開口處則露出有第1層11。
如圖9(b)所示，沿第2層12之長邊方向(圖式之範例係Y軸方向)延伸的鏈線切斷之剖面中，第1層11上形成有第2層12，第2層12上則形成有第10層45。又，如圖9(c)所示，沿著於第2層12之間所延伸的鏈線切斷之剖面中，第1層11上形成有第9層35，第9層35上則形成有第10層45。另一方面，如圖9(e)所示，沿第10層45之長邊方向(圖式之範例係X軸方向)延伸的鏈線切斷之剖面中，第2層12與第9層35係交互地排列設置於第1層11上，且其上方更形成有第10層45。又，如圖9(d)所示，沿著於第10層45之間所延伸的鏈線切斷之剖面中，第2層12與第9層35係交互地排列設置於第1層11上。
然後，以第10層45作為遮罩來將露出於第10層45之間的第2層12去除後，如圖10(a)之俯視圖所示，於第10層45之間便交互地露出了第9層35與第1層11(圖10(d))。又，較佳地，如圖10(e)所示，第2層12與第9層35係交互地排列設置於第10層45下。
其次，將第10層45與第9層35去除後，便可獲得如圖5所示，排列設置於第1層11上方且由第2層12所形成的陣列狀網點120。然後，以該網點120作為遮罩來蝕刻第1層11。藉由該蝕刻能將未覆蓋有網點120之第1層11的部份去除而露出基板10，且同時留下了覆蓋有網點120的部份。其次，以該網點120以及殘留在該網點下方之第1層11網點作為遮罩來蝕刻基板10。然後，將網點120及其下方的第1層11網點去除後，便可獲得如圖6所示，位於基板10上的支柱100。
如第1實施形態中所述，前述第2實施形態亦可藉由使用各種材料的組合來在基板10上形成支柱100。與第1實施形態之實施例1相同，較佳的組合方式可列舉出以下情況：第1層11由氮化矽所形成；第2層12由非晶矽所形成；第3層13係反射防止層；第4層14由光阻所形成；基板10係矽晶圓。又，可使用實施例1所例示的材料並參考實施例1，來具體地實施第2實施形態之半導體裝置的製造方法。此時，堆積用以平坦化的第9層35係氧化矽層者較佳，該堆積可利用能在低溫下進行堆積之使用加熱觸媒體的化學氣相沉積法或使用了BTBAS與臭氧的分子層沉積法，但本實施形態係因去除了該光阻層14，故可無需進行低溫下的堆積。因此，亦可利用例如使用了四乙氧矽(TEOS)的電漿化學沉積法來堆積氧化矽層35。又，就埋設該非晶矽層12之間的間隙之觀點來看，使用能實現保角性(conformal)較低之氧化矽的堆積法較佳。
如前述，依第2實施形態之半導體裝置的製造方法，不但具有第1實施形態之半導體裝置的製造方法之優點，且在形成朝一方向延伸之線寬/間隔狀的第2層12後，堆積第9層35並進行平坦化步驟，故能提高線寬/間隔狀之第7層24(圖8(al)及(bl))的加工尺寸精密度。因此，整體而言可提高支柱100的尺寸精密度。
但是，不包含平坦化步驟之第1實施形態的製造方法具有能減少依該形成方法所製造之電子元件的製造成本的優點。故可就製造成本與尺寸精密度(良率)的觀點來選擇第1實施形態及第2實施形態之製造方法中任一者。
(第3實施形態)
其次，說明本發明第3實施形態的半導體裝置之製造方法。相較於第1實施形態之製造方法，第3實施形態之製造方法的相異點在於：在基板10上形成第11層，並在該第11層上依序形成第1層11、第2層12、第3層13以及第4層14。又，第3實施形態之製造方法在參考第1實施形態的圖3所述步驟之後的步驟亦與該第1實施形態之製造方法不同。以下便著重於相違點進行說明，並省略重複的說明。
首先，如前述，在基板10上依序形成第11層(以下，記載為第11層55)、第1層11、第2層12、第3層13以及第4層14。其次，參考並依序進行圖1至圖3所述步驟，便可獲得如圖11所示之結構。圖11(a)係俯視圖，與圖3(a)相同地，以朝向一方向延伸之線寬/間隔狀的第8層25以及朝向與該一方向交叉的方向延伸之線寬/間隔狀的第2層12形成格子狀，並於格子狀開口處露出第1層11。
又，圖11(b)至(e)係沿圖11(a)中各鏈線切斷後的剖面圖，由該等圖式可知，在基板10與第1層11之間雖形成有第11層55，但在第1層11以上之結構則係與圖3(b)至(e)所示結構相同。
其次，使用第8層25與第2層12來作為格子狀遮罩來蝕刻露出於格子狀開口處的第1層11。藉由該蝕刻可於第1層11處形成如圖12(a)所示之井孔110，且各井孔110之底部露出有第11層55。該井孔110係對應如圖11(a)所示之格子狀開口位置而呈二維排列設置。另外，圖12(a)係對應如圖11(d)所示之剖面圖(以下，圖12(b)至圖12(e)亦相同)。
接著，以第12層12與形成有井孔110的第1層11來作為遮罩，對露出於井孔110底部的第11層55進行蝕刻。藉此，便於第11層55形成有二維排列設置的井孔550(圖12(b))。然後，將殘留於第11層55上方的非晶矽層12與第1層11去除。
其次，如圖12(c)所示，於第11層55上堆積第12層21以覆蓋該井孔550。然後，藉由蝕刻或CMP來使第12層21薄化，並露出該第11層55的表面(圖12(d))。
其次，將第11層55去除，便可於基板10上形成如圖12(e)所示的網點210。該網點210係由埋設於第11層55之井孔550內的第12層21所構成。亦即，藉由圖12(a)至圖12(e)所述步驟，將第11層55之井孔550的圖樣逆向轉印至第12層21上以形成網點210的圖樣。
接著，以網點210作為遮罩來蝕刻基板10，與圖6相同地，形成二維排列設置的支柱100。
另外，該網點210係具有蝕刻基板10後仍得以殘留的厚度。因此，例如，定義基板10的蝕刻深度(支柱100的高度)為D10、基板10的蝕刻率為R10、此時網點210的蝕刻率為R210；則決定該網點210的高度(厚度)T210較佳地應滿足以下數式關係。
T210≧R11×(D10/R10)
∴T210≧D10×ER10‧‧‧數式(5)
其中，ER10：蝕刻選擇比(=R11/R10)。
又，如前述，用作基板10之蝕刻用遮罩的網點210係藉由第11層55之井孔550所形成，故該網點210的厚度係由井孔550之深度，亦即第11層55之厚度所決定的。因此，較佳地，決定第11層55之厚度T55應滿足以下數式關係：
T55=T210≧R11×(D10/R10)
∴T55=T210≧D10×ER10‧‧‧數式(5)
其中，ER10：蝕刻選擇比(=R11/R10)。
另外，如第1實施形態中所述，於第3實施形態亦可藉由使用各種材料的組合來在基板10上形成支柱100。與第1實施形態之實施例1相同地，較佳的組合方式可列舉出以下情況：第1層11由氮化矽所形成；第2層12由非晶矽所形成；第3層13係反射防止層；第4層14由光阻所形成；基板10係矽晶圓。又，此時較佳地，第11層55係由氧化矽所形成，而第12層21則由氮化矽所形成。可使用該等材料並參考實施例1，來具體地實施第3實施形態之半導體裝置的製造方法。
另外，由氧化矽來形成第11層55之情況，可藉由矽晶圓10之熱氧化來形成該氧化矽層55，又，亦可藉由以電漿支援化學氣相沉積法為首的氣相沉積法來形成。再者，由氮化矽所形成的第12層21(氮化矽層21)係可藉由與氮化矽層11相同之方法來形成。
如前述，依本發明第3實施形態之製造方法係藉由以朝向一方向延伸之線寬/間隔狀第5層15作為遮罩來蝕刻所形成的線寬/間隔狀第2層12，以及朝向與其交叉之另一方向延伸所形成的線寬/間隔狀第8層25所組合而成的格子狀圖樣來作為遮罩，並使用該遮罩來蝕刻底層之第1層11，以使得第1層11形成有二維排列設置之井孔110。再者，針對該第1層11之底層的第11層55進行蝕刻以使得第11層55形成有井孔550。然後，堆積一第12層21來覆蓋井孔550，並以蝕刻或CMP來讓第12層21露出，再藉由去除第11層55而由第12層12形成網點210。以該網點210作為遮罩並蝕刻基板10，便可形成支柱100(圖6)。
與第1實施形態之實施例1相同地，由於第8層25與第2層12可形成具有例如約30±3nm的線寬與間隔寬度之線寬/間隔狀的形狀，故該支柱100能具有一邊約為30±3nm的正方形之俯視形狀，且各支柱100之間隔亦約為30±3nm。亦即，依第3實施形態之製造方法亦可獲得一具有低於曝光技術極限尺寸之線寬與間隔寬度的支柱100。
又，於第3實施形態之製造方法中，各支柱100係設置在對應於由第8層25與第12層12所組成格子狀之開口位置處。此與將各支柱100設置在由第8層25與第12層12所組成格子狀之格子點位置處的第1及第2實施形態之製造方法形成對比。
另外，於第3實施形態中，第12層21亦可藉由使用光阻、聚醯亞胺、旋塗式玻璃等液狀原料的塗佈成形法所形成。藉此亦可埋進第11層55之井孔550中。
以上，雖參考數個實施形態及實施例來說明本發明，但本發明並非限定於該等實施形態，亦可進行各種變更或變形。例如，作為第1至第3實施形態之具體材料雖係舉例說明第2層12是由非晶矽層12所形成之情況，但該第2層12亦可由多晶矽所形成。
又，於第1至第3實施形態中，雖第4層14與第7層24係具有相同線寬與間隔的圖樣，但藉由改變該等線寬及間隔，亦可獲得俯視形狀為長方形的支柱100。另外，此時，有時亦可藉由蝕刻來形成具有非長方形之橢圓形俯視形狀的矽支柱。
再者，藉由改變第4層14與第7層24之間距，可在一個晶片(die)中設置支柱100密度較高與較低的領域。
又，在圖3(a)、圖9(a)、圖11(a)等圖式中，為了方便說明，故第2層12與第8層25(第10層45)係呈正交，但本發明並未限制於正交形態。例如，圖13係相當於圖3(a)、圖9(a)及圖11(a)，其中第2層12與第8層25係交叉約45°度角。其係可於例如圖1(j)至圖2(a1)及(b1)所述步驟中，藉由使得第7層24與第2層12交叉約45°角而圖樣化來加以實現。使用圖13並參考圖4至圖6所述步驟實施，便可獲得如圖14所示，具有平行四邊形之俯視形狀的支柱101。另外，如前述般，有時亦可藉由蝕刻基板100來獲得具有非平行四邊形的橢圓形俯視形狀之支柱101。
另外，前述實施形態中任一者皆可在矽晶圓上形成矽支柱，而該矽支柱亦可為用以形成例如SGT或S-SGT者。SGT的結構如圖15所例示(詳細請參考非專利文獻3)。如圖所示，基板10係由第1矽晶圓10a、氧化矽層10b以及第1矽晶圓10c所構成。在基板10上形成一依序由n+ 型矽層104、p型矽層103以及n+ 型矽層102所層積而成的矽支柱100(101)。藉由先準備一在基板10上使用例如磊晶成長法來生成之n+ 型矽膜/p型矽膜/n+ 型矽膜的多層磊晶基板後，再針對該多層磊晶基板來實施前述實施形態之製造方法便可獲得前述的矽支柱100。又，在矽支柱100(101)之外周緣形成有一具特定閘極長度L的閘極絕緣膜105以及一包覆並接觸該閘極絕緣膜105的閘極電極106。對於具前述結構之SGT112，在n+ 型矽層102(汲極)及n+ 型矽層104(源極)之間施加電壓，並針對閘極電極106施加特定電位，則便具有作為場效電晶體的功能。
又，依本發明實施形態所形成的矽支柱具有可用作圓筒型電容的基座之功能。亦即，在各支柱之外緣周面形成電極，於該電極周圍形成介電體，再於該介電體周圍形成電極，則可實現圓筒型電容。
前述實施形態雖係說明現階段曝光技術的極限尺寸為60nm左右，但隨著曝光技術的發展而使得極限尺寸變得更微小時，則無需贅言，本發明之各支柱100的尺寸(間隔)亦可隨之縮小。
又，作為第3實施形態之製造方法的變形例，亦可在進行第2實施形態之製造方法直到如圖9所述步驟，然後再依圖12所示步驟實施。該變形例係等於在第3實施形態之製造方法中，加入一如第2實施形態之製造方法中的平坦化步驟(圖7(b)、圖7(c))的製造方法。
10．．．基板；矽晶圓
10a．．．第1矽晶圓
10b．．．氧化矽層
10c．．．第1矽晶圓
11．．．第1層；氮化矽層
110．．．井孔
12．．．第2層；非晶矽層
13．．．第3層；BARC
14．．．第4層；光阻層
15．．．第5層；氧化矽層
21．．．第12層
210．．．網點
23．．．第6層；BARC
24．．．第7層；光阻層
25．．．第8層；氧化矽層
35．．．第9層；氧化矽層
45．．．第10層；氧化矽層
55．．．第11層
550．．．井孔
100．．．基板
101．．．支柱
102．．．n+ 型矽層
103．．．p型矽層
104．．．n+ 型矽層
105．．．閘極絕緣膜
106．．．閘極電極
120．．．網點
圖1係本發明第1實施形態之製造方法的步驟模式圖。
圖2係接續圖1，為本發明第1實施形態之製造方法的步驟模式圖。
圖3係接續圖2，為本發明第1實施形態之製造方法的步驟模式圖。
圖4係接續圖3，為本發明第1實施形態之製造方法的步驟模式圖。
圖5係接續圖4，為本發明第1實施形態之製造方法的步驟模式圖。
圖6係接續圖5，為本發明第1實施形態之製造方法的步驟模式圖。
圖7係本發明第2實施形態之製造方法的步驟模式圖。
圖8係接續圖7，為本發明第2實施形態之製造方法的步驟模式圖。
圖9係接續圖8，為本發明第2實施形態之製造方法的步驟模式圖。
圖10係接續圖9，為本發明第2實施形態之製造方法的步驟模式圖。
圖11係接續圖9，為本發明第2實施形態之製造方法的步驟模式圖。
圖12係本發明第3實施形態之製造方法的步驟模式圖。
圖13係本發明實施形態之變形例的俯視圖。
圖14係圖13所示變形例所獲得之支柱的模式立體圖。
圖15係使用本發明實施形態所獲得之支柱來製成的3維元件示意圖。
10．．．基板；矽晶圓
11．．．第1層；氮化矽層
12．．．第2層；非晶矽層
25．．．第8層；氧化矽層

Claims (7)

  1. 一種半導體裝置之製造方法，其包含有：於基板上層積第1層、第2層、第3層以及第4層之步驟；加工該第4層，以形成一具有朝第1方向延伸之條紋狀第1圖樣的第1遮罩層之步驟；使用該第1遮罩層對該第3層進行加工，以形成一具有該第1圖樣的第1犧牲層之步驟；形成一至少覆蓋該第1犧牲層的第5層之步驟；使該第5層殘留於該第1犧牲層之側壁處而薄化該第5層之步驟；去除該第1犧牲層以形成一具有朝該第1方向延伸之條紋狀第2圖樣的第1側壁層之步驟；使用該第1側壁層對該第2層進行加工，以形成一具有該第2圖樣的第2遮罩層之步驟；藉由液狀原料之塗佈形成一埋設該第2遮罩層的具平坦面之第6層之步驟；於該第6層上直接形成一第7層之步驟；加工該第7層，以形成一具有朝向與第1方向交叉的第2方向延伸之條紋狀第3圖樣的第3遮罩層之步驟；使用該第3遮罩層對該第6層進行加工，以形成一具有該第3圖樣的第2犧牲層之步驟；形成一至少覆蓋該第2犧牲層的第8層之步驟； 使該第8層殘留於該第2犧牲層之側壁處而薄化該第8層之步驟；去除該第2犧牲層以形成一具有朝該第2方向延伸之條紋狀第4圖樣的第2側壁層之步驟；使用該第2側壁層對該第2遮罩層進行加工，以形成一具有沿該第1方向與該第2方向排列之網點的第4遮罩層之步驟；使用該第4遮罩層對該第1層進行加工，以形成一第5遮罩層之步驟；以及使用該第5遮罩層對該基板進行加工之步驟。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中該第1方向與該第2方向所形成之角度為90°。
  3. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中該基板係由矽所形成的；該第1層係由氮化矽所形成的；該第2層係由矽所形成的；該第3層係反射防止層；該第4層係由光阻所形成的。
  4. 一種半導體裝置之製造方法，其包含有：於基板上層積第3犧牲層、第1層、第2層、第3層以及第4層之步驟；加工該第4層，以形成一具有朝第1方向延伸之條紋狀第1圖樣的第1遮罩層之步驟；使用該第1遮罩層對該第3層進行加工，以形成一具有該第1圖樣的第1犧牲層之步驟； 形成一至少覆蓋該第1犧牲層的第5層之步驟；使該第5層殘留於該第1犧牲層之側壁處而薄化該第5層之步驟；去除該第1犧牲層以形成一具有朝該第1方向延伸之條紋狀第2圖樣的第1側壁層之步驟；使用該第1側壁層對該第2層進行加工，以形成一具有該第2圖樣的第2遮罩層之步驟；藉由液狀原料之塗佈形成一埋設該第2遮罩層的具平坦面之第6層之步驟；於該第6層上直接形成一第7層之步驟；加工該第7層，以形成一具有朝向與第1方向交叉的第2方向延伸之條紋狀第3圖樣的第3遮罩層之步驟；使用該第3遮罩層對該第6層進行加工，以形成一具有第3圖樣的第2犧牲層之步驟；形成一至少覆蓋該第2犧牲層的第8層之步驟；使該第8層殘留於該第2犧牲層之側壁處而薄化該第8層之步驟；去除該第2犧牲層以形成一具有朝該第2方向延伸之條紋狀第4圖樣的第2側壁層之步驟；使用該第2側壁層及該第2遮罩層，以於該第3犧牲層內形成有深達該基板的孔之步驟；形成一埋設該孔的第2埋設層之步驟；將該第2埋設層薄化而使得該第3犧牲層露出之步 驟；去除該第3犧牲層以形成一由該第2埋設層所組成的第6遮罩層之步驟；以及使用該第6遮罩層對該基板進行加工之步驟。
  5. 如申請專利範圍第1或4項之半導體裝置之製造方法，其中形成該第6層之步驟係包含有形成一埋設該第2層的第1埋設層之步驟以及將該第1埋設層平坦化之步驟；再於平坦化之該埋設層上形成該第6層。
  6. 如申請專利範圍第1或4項之半導體裝置之製造方法，其中該第6層為反射防止層，該第7層係光阻層。
  7. 如申請專利範圍第1或4項之半導體裝置之製造方法，其中該第6層係由旋轉塗佈所形成。
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