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TWI408803B - 利用優先晶體蝕刻製造高效三維場效電晶體之方法及結構 - Google Patents

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TWI408803B
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Description

利用優先晶體蝕刻製造高效三維場效電晶體之方法及結構
本發明係關於可用於互補式金屬氧化半導體(CMOS)電路之半導體裝置。更特別地，本發明係關於置於相同基板上並具有混合通道方向之三維場效電晶體(FETs)，亦即三維場效電晶體的通道係沿不同組半導體晶面定向，用以提高個別三維場效電晶體之載子遷移率，及藉由優先晶體蝕刻(preferential crystallographic etching)來形成三維場效電晶體之方法。
三維半導體裝置，如鰭狀場效電晶體與三閘極場效電晶體，皆具有超過習知平面裝置之顯著性能優點，其包括但不限於：具有較佳之通道閘極控制，以及具有較少之本質閘極延遲。
不過，隨著三維半導體裝置尺寸縮小，裝置性能會由於遷移率降級而變得難以改善。載子遷移率取決於通道表面之方向。特別是，當通道區域由單晶矽形成，通道表面則沿{100}矽晶面定向時，電子遷移率會提高，但電洞遷移率則會降級。或者，當由單晶矽形成通道區域時，通道表面則沿{110}矽晶面定向時，電洞遷移率會提高，但電子遷移率則會降級。
隨著以上之推論，對形成三維P通道場效電晶體裝置(p型場效電晶體)而言，由於沿{110}面具有良好之電洞遷移率，因此{110}矽表面是最理想的，其使三維P型場效電晶體具有較高之驅動電流。不過，這類表面完全不適合用來形成三維n通道場效電晶體裝置(n型場效電晶體)。對形成三維n型場效電晶體裝置而言，由於沿{100}面之電子遷移率的提高，{100}矽表面反而最理想，其使三維n型場效電晶體具有較高之驅動電流。
有鑑於上述，需要提供置於相同基板之三維半導體裝置結構，但卻具有不同之表面方向(亦即，混合表面方向)，以提供於個別三維場效電晶體裝置最理想之載子遷移率。
亦需要提供一種積體半導體裝置之製造方法，積體半導體裝置包含具有混合通道方向之互補式三維場效電晶體，亦即包括具有沿第一組等效晶面定向的通道之三維n型場效電晶體，其提供相對較高的電子遷移率，以及具有沿第二不同組等效晶面定向的通道之三維P型場效電晶體，以提供相對較高之電洞遷移率。
於一方面，本發明提供一種半導體裝置，包含具有一三維(3D)半導體結構置於其上之一基板，三維半導體結構具有與基板之上表面直接接觸之底表面，以及沒有接觸基板的多個額外表面，其中三維半導體結構的底表面係定向沿著第一組等效晶面之一，且三維半導體結構的多個額外表面定向沿著一第二不同組等效晶面。
在此所使用的〝三維(3D)〞一詞意指相較其寬度與長度，具有一厚度與高度的結構，亦即，此結構的厚度或高度不小於寬度或長度較大者的10%。
在本發明所使用的〝等效晶面(equivalent crystal planes)〞一詞係為由米勒指數(Miller Indexes)所定義之等效晶面或面家族，將於下文有更詳細的說明。
較佳地，基板包含具有絕緣層置於其上之至少一基底半導體基板層。本發明的三維半導體結構具有三角形、五角形或類似的截面。三維半導體結構包含任何適當之單晶半導體材料。當包含單晶矽時，第一與第二組等效晶面較佳地，但不一定選自於包含{100}、{110}與{111}矽晶面所組成的群組。
於另一方面，本發明係關於三維場效電晶體(FET)，其包含源極區域、汲極區域、通道區域與閘極堆疊，源極、汲極與通道區域係置於三維半導體結構，其位於基板上並具有一底表面與多個額外表面，其中三維半導體結構的底表面定向沿著第一組等效晶面之一，且三維半導體結構的多個額外表面定向沿的第二不同組等效晶面，且閘極堆疊置於通道區域上方並沿三維半導體結構的額外表面來定義三維場效電晶體的載子通道。
於更進一步方面，本發明係關於一半導體裝置，包含置於一基板上之一第一與一第二三維場效電晶體，且各包含源極區域、汲極區域、通道區域與閘極堆疊，第一三維場效電晶體具有第一導電型式，且第二三維場效電晶體具有一相反之第二導電型式，其中第一三維場效電晶體之源極、汲極與通道區域，係置於具有一底表面與多個額外表面之第一三維半導體結構，第一三維半導體結構之底表面係定向沿著一第一組等效晶面之一，第一三維半導體結構之額外表面係定向沿著第二不同組等效晶面。再者，第一三維場效電晶體之閘極堆疊係置於其通道區域上方，且沿第一三維半導體結構之額外表面，定義出第一三維場效電晶體之載子通道。第二三維場效電晶體之源極、汲極與通道區域係置於第二三維半導體結構，其具有全部均沿第一組等效晶面定向之一底表面與多個額外表面。再者，第二三維場效電晶體之閘極堆疊係置於通道區域上方，且沿第二三維半導體結構之額外表面，以定義第二三維場效電晶體之載子通道。
第一三維半導體結構可具有三角形或五角形截面，第二三維半導體結構可具有矩形截面。再者，當第一與第二三維半導體結構兩者均包含單晶矽時，第一與第二組等效晶面係選自包含{100}、{110}與{111}矽晶面所組成的群組。
於本發明之具體實施例，第一三維場效電晶體具有p導電型，第二三維場效電晶體具有n導電型。以此方式，當第一與第二三維半導體結構兩者均包含單晶矽時，第一組等效晶面較佳地是{100}矽晶面，且第二不同組等效晶面較佳地是{110}矽晶面。
在本發明之選替具體實施例，第一三維場效電晶體具有n導電型，第二三維場效電晶體具有p導電型。以此方式，當第一與第二三維半導體結構兩者均包含單晶矽時，第一組等效晶面較佳地是{110}矽晶面，且第二不同組等同晶面較佳地是{100}矽晶面。
於又一方面，本發明係關於一種形成半導體裝置的方法，包含：形成一疊層基板，其係包含至少一基底半導體基板層、在基底半導體基板層上之一絕緣層、與在絕緣層上之一半導體裝置層，其中半導體裝置層具有沿第一組等效晶面定向之上表面與下表面；圖案化半導體裝置層，以形成一或多個三維先驅半導體結構；以及對至少一三維先驅半導體結構進行優先晶體蝕刻，其中至少一三維先驅半導體結構被沿著該第一組等效晶面，以較沿著第二不同組等效晶面更快之速率蝕刻，因而形成具有一底表面與多個額外表面的一第一三維半導體結構，其中第一三維半導體結構的底表面係定向沿著第一組等效晶面之一，且其中第一三維半導體結構之多個額外表面係定向沿著第二不同組等效晶面。
較佳，但非必要，藉由非等向性蝕刻(anisotropic etching)圖案化半導體裝置層，其沿垂直其上表面之方向蝕刻半導體裝置層。藉由非等向性蝕刻所形成之一個或多個三維先驅半導體結構各具有矩形截面。
非等向性蝕刻與優先晶體蝕刻可使用濕式蝕刻技術或乾式蝕刻技術或者兩者之組合來實施。較佳地，但非必要，非等向性蝕刻係使用乾式蝕刻步驟來實施，而優先晶體蝕刻使用濕式蝕刻步驟來實施。較佳地，反應性離子被使用於乾式蝕刻步驟中，而以氫氧化合物為基礎的蝕刻溶液則被使用於濕式蝕刻步驟中。
在本發明的一具體實施例中，由優先晶體蝕刻所形成的第一三維半導體結構具有三角形截面。在本發明的替代性實施例中，三維先驅半導體結構係在優先晶體蝕刻前作氫退火處理，且以優先晶體蝕刻形成之第一三維半導體結構具有五角形截面。
上述之第一三維場效電晶體可被使用來形成一第一三維場效電晶體。尤其是，閘極堆疊可形成於第一三維半導體結構之至少一部份上，因而定義位於閘極堆疊下方之第一三維半導體結構之通道區域，以及亦位於第一三維半導體結構但卻在通道區域兩側之源極區域與汲極區域。
在本發明之一特定較佳實施例，上述方法用來形成具有混合表面方向之至少兩個三維半導體結構。尤其是，圖案化半導體裝置層成至少兩個三維先驅半導體結構，在後續優先晶體蝕刻期間內，遮蔽其中一個且暴露另外一個，優先蝕刻暴露之三維先驅半導體結構，以形成第一三維半導體結構，且未蝕刻遮蔽之三維先驅半導體，因而形成一第二三維半導體結構，具有一底表面與多個額外表面全部定向沿著第一組等效晶面。以此方式，第一三維半導體結構形成可具有第一導電型式之第一三維場效電晶體，且具有沿第二不同組等效晶面定向之載子通道，且第二三維半導體結構形成具有第二導電型式的第二三維場效電晶體，且具有沿第一組等效晶面定向之載子通道。
本發明之其他方面、特徵與優點，可從以下之揭露，與附加之申請專利範圍更加完全明瞭。
在以下的說明中，陳述種種特定細節，如特別結構、元件、材料、尺寸、製程步驟與技術，以便提供對本發明的完整理解。不過，一般熟諳該技藝者將理解到，本發明可於不具有這些特定細節下實施。在其他實例中，已知結構或製程步驟未詳細說明，以避免混淆本發明。
可理解的是，當一元件，如一層、區域或基板視為在另一元件〝上〞或〝上方〞時，可直接地在其他元件上，或者亦可存在有中間元件。相對之下，當一元件被視為在另一元件的〝直接之上〞或者〝直接上方〞時，就不會有任何中間元件存在。亦當理解的是，當一元件被視為於另一元件〝下〞或〝下方〞時，它可直接地在其他元件〝下〞或〝下方〞，或者可存在有中間元件。相對之下，當一元件被視為於另一元件〝直接之下〞或者〝直接下方〞時，就不會有任何中間元件存在。
本發明提供三維半導體結構，其可形成於具有混合表面方向的相同基板上方，亦即，三維半導體結構具有沿不同組半導體晶面定向的表面，且因而可用以形成具有混合通道方向的互補式三維場效電晶體裝置。
在單晶半導體材料中，單晶材料之單元晶胞中的所有晶格方向與晶格面，係藉由視為米勒指數之數學說明式來說明。特別是，在米勒指數中的標記[hk1]定義晶向或方向。圖1顯示單晶矽單元晶胞，其為立體單晶胞。特定晶向，如[001]、[100]、[010]、[110]與[111]係由立方單元晶胞中之箭頭具體指出。更者，單晶矽單元晶胞的晶面或面則藉由米勒指數中的標記(hk1)所定義，其意指與[hk1]方向垂直的特定晶面或面。圖2顯示單晶矽單元晶胞之晶面(100)、(110)與(111)，其係分別垂直[100]、[110]與[111]方向。
再者，因為單元晶胞在半導體晶體中係為週期性，所以存在等效晶向與晶面家族或組。在米勒指數中標記〈hk1〉因此定義了一家族或一組的等效晶向或方向。例如，〈100〉方向包括等效晶向[100]、[010]與[001]；〈110〉方向包括等效晶向[110]、[011]、[101]、[－1－10]、[0－1－1]、[－10－1]、[－110]、[0－11]、[－101]、[1－10]、[01－1]、與[10－1]；且〈111〉方向包括等效晶向[111]、[－111]、[1－11]與[11－1]。同樣地，標記{hk1}定義了一家族或一組等效晶面或面，其係分別垂直〈hk1〉方向。例如，{100}面包括分別垂直〈100〉方向的該組等效晶面。
本發明的三維半導體結構可包含任何單晶半導體材料，其包括但不限於：矽、碳化矽、鍺化矽、碳鍺化矽、鍺合金、砷化鎵、砷化銦、磷化銦以及其他Ⅲ－V或者Ⅱ－Ⅵ族化合物半導體。在本發明之一較佳、但非必要的實施例中，三維半導體結構包含單晶矽。一些三維半導體結構的表面係沿選自{100}、{110}或{111}矽晶面之第一組等效晶面定向，而其他表面則沿選自{100}、{110}或{111}面之第二不同組等效晶面定向。在此方式中，具有混合表面方向的三維半導體結構可用來製造CMOS電路，其包含具有沿第一組等效晶面定向之通道的n型場效電晶體，以及具有沿第二不同組等效晶面定向之通道的p型場效電晶體。結果，在n型場效電晶體與p型場效電晶體兩者之載子遷移率皆可被最佳化。
表面方向的任何其他適當組合亦可被提供在本發明的三維半導體結構中。例如，其他適當之晶面，如單晶矽的{211}、{311}、{511}與{711}晶面亦可使用於任何適當組合，以定義本發明三維半導體結構之表面方向。更者，具有非立方單元晶胞的其他單晶半導體基板材料，如具有六角形單元晶胞的單晶氮化鎵，亦可使用以製造本發明的三維半導體結構，只要其他單晶半導體材料包含具有不同載子遷移率值之不同組晶面。
圖3顯示根據本發明具體實施例所設計位於基板上之三維場效電晶體裝置2的截面圖，其具有源極、汲極與通道區域(未顯示)全部定向於截面為三角形之三維半導體結構20。
三維半導體結構20直接置於基板上，基板包含基底半導體基板層12與絕緣層14。
基底半導體基板層12可包含任何適當之半導體材料，包括但不限於：矽、碳化矽、鍺化矽、碳鍺化矽、鍺合金、砷化鎵、砷化銦、磷化銦以及其他Ⅲ－V或者Ⅱ－Ⅵ族化合物半導體，以單晶或多晶形式。基底半導體基板層12亦可包含有機半導體或疊層半導體，如矽/鍺化矽、絕緣層上矽(SOI)或者絕緣層上矽鍺(SGOI)。較佳地，基底半導體基板層12由含矽的半導體材料所組成，亦即，包括矽的半導體材料。較佳地，基底半導體基板層12係實質由單晶矽塊所組成。或者，基底半導體基板層12包含一或多個埋式絕緣層(未顯示)。基底半導體基板層12可為摻雜、未摻雜，或者包含摻雜與未摻雜兩區域(未顯示)於其中。
絕緣層14可包含任何適當之絕緣材料，且一般包含晶相或非晶相的氧化物、氮化物或氧氮化物。絕緣層14實體厚度的一般範圍從約10 nm至約400 nm，更典型地從約20 nm至約200 nm。
三維半導體結構20可包含任何單晶半導體材料，其包括但不限於：矽、碳化矽、鍺化矽、碳鍺化矽、鍺合金、砷化鎵、砷化銦、磷化銦以及其他Ⅲ－V或者Ⅱ－Ⅵ族化合物半導體。較佳地，三維半導體結構20係由含矽的半導體材料所組成，亦即，包括矽的半導體材料。較佳地，三維半導體結構20實質由單晶矽組成。
三維半導體結構20包含底表面20A直接接觸絕緣層14之上表面，且更包含多個額外表面20B沒有接觸絕緣層14。三維半導體結構20的底表面20A係定向沿著第一組等效晶面之一，且額外表面20B定向沿著第二不同組等效晶面。
在圖3所示的具體實施例，三維半導體結構20包含單晶矽，三維半導體結構20的底表面20A係定向沿著{100}矽表面之一(其係由在圖3右上角的箭頭所指出)，且額外表面20B定向沿著{110}矽表面(其偏離{100}表面45°角)。選替地，三維半導體結構20的底表面20A可定向沿著{110}矽表面之一，而額外表面20B定向沿著{100}矽表面。再者，三維半導體結構20的底表面20A可定向沿著{111}矽表面之一，而額外表面20B定向沿著{100}或{110}矽表面，反之亦然。如上述，任何其他適當之表面方向組合可被提供用於三維半導體結構20的底表面20A與額外表面20B。
包含閘極介電質24與閘極導體26的閘極堆疊，係置於三維半導體結構20之一部份上。閘極堆疊因而描述在三維半導體結構20中的FET通道區域(未顯示)。尤其，FET通道區域係直接置於閘極堆疊下面，且於三維半導體結構20的源極區域(未顯示)與汲極區域(未顯示)之間。
閘極介電質24可包含任何適當之絕緣材料，包括，但不限於：氧化物、氮化物、氧氮化物及/或矽酸鹽(包括金屬矽酸鹽與氮化金屬矽酸鹽)。於一實施例，閘極介電質24較佳包含高k氧化物，如例如氧化矽(SiO2)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鋁(Al2O3)、氧化鈦(TiO2)、氧化鑭(La2O3)、氧化鈦鍶(SrTiO3)、氧化鋁鑭(LaAlO3)與其混合物。閘極介電質24的物理厚度可改變，但基本上，閘極介電層24的厚度係從約0.5 nm至約10 nm，更典型的厚度從約1 nm至約5 nm。
閘極導體26可包含任何適當導電材料，如金屬、金屬合金、金屬矽化物、金屬氮化物、與含摻雜矽的半導體材料(如多晶矽、鍺化矽等等)，且可具有厚度範圍從約50 nm至約150 nm之層，更典型的從約80 nm至約120 nm。
以此方式，形成完整的三維場效電晶體裝置2結構，且此類三維場效電晶體裝置2的載子通道直接置於閘極堆疊下方三維半導體結構20中的通道區域(未顯示)。更具體地，載子通道置於三維半導體結構20的額外表面20B上，且因此沿{110}矽晶面定向，如圖3所示。此特定通道方向適用於提高電洞遷移率，因此三維場效電晶體裝置2結構可植入p型源極/汲極摻雜質物種，以形成高效三維PFET結構。
一或多個隔離區域(未顯示)可進一步被設置，以將p型場效電晶體裝置區域與相鄰裝置區域隔離。隔離區域係為溝渠隔離區域(如圖所示)或者場氧化物隔離區域。溝渠隔離區域係利用那些熟諳該技藝者所熟知的習知溝渠隔離製程來形成。例如，微影、蝕刻與充填溝渠介電質之溝渠可用來形成溝渠隔離區域。選擇性地，襯層可在充填溝渠以前形成於溝渠中，稠密步驟則可在充填溝渠以後進行，且平坦化製程亦可在溝渠充填以後進行。場氧化物可利用所謂局部矽氧化製程來形成。
圖4顯示根據本發明另一具體實施例所形成之另一三維場效電晶體裝置4的截面圖，其係類似但稍微不同於圖3所示的實施例。具體地，三維場效電晶體裝置4具有均包含具五角形(而不是三角形)截面之三維半導體結構20’之源極、汲極與通道區域(未顯示)。
三維半導體結構20’亦同樣包含底表面20A’，其與絕緣層14上表面直接接觸，且更包含複數個額外表面20B’沒有與絕緣層14直接接觸。三維半導體結構20’的底表面20A’係定向沿著第一組等效晶面之一，且額外表面20B’定向沿第二不同組等效晶面。圖4所示之具體實施例中，三維半導體結構20’包含單晶矽，三維半導體結構20’的底表面20A’係定向沿著{100}矽表面之一(其由圖4右上角的箭頭指出)，且額外表面20B’定向沿著{110}矽表面(其偏離{100}表面45°角)。更進一步，如上所述，可了解任何其他適當組合之表面方向，可提供於三維半導體結構20’的底表面20A’與額外表面20B’。
包含閘極介電質24與閘極導體26的閘極堆疊，係置於圖4中三維半導體結構20’之一部分上。閘極堆疊因而可描繪在三維半導體結構20’中的FET通道區域(未顯示)。具體地，FET通道區域係直接位在閘極堆疊下，且於三維半導體結構20’的源極區域(未顯示)與汲極區域(未顯示)之間。以此方式，形成完整的三維場效電晶體裝置4結構，且此三維場效電晶體裝置4的載子通道則直接置於閘極堆疊下方的三維半導體結構20’的通道區域(未顯示)中。更具體地，載子通道位於三維半導體結構20’的額外表面20B’上，因此沿{110}矽晶面定向，如圖4所示。相應地，三維場效電晶體裝置4結構亦可簡單地植入p型源極/汲極摻雜質物種，以形成高效三維PFET結構。
需注意的是，雖然圖3-4係根據本發明具體實施例所設計之示範三維場效電晶體裝置結構，但一般熟習該技藝者顯然可輕易修改此裝置結構，以適合具體之應用規格條件，以符合以上說明。例如，雖然圖3-4所示主要由單晶矽的{110}與{100}晶面，用以定義三維半導體結構20與20’之表面方向，但其他適合的晶面亦可使用於任何適合的組合，以用來定義三維半導體結構20與20’的表面方向。再者，雖然圖3-4顯示有特定的截面形狀之三維半導體結構20與20’，亦即三角形與五角形，但應充分理解的是，具有其他截面形狀的三維半導體結構可被輕易地使用於本發明，只要此三維半導體結構各具有與基板接觸的底表面，以及不與基板接觸的多個額外表面，以及只要此三維半導體結構的底表面與額外表面沿不同組等效晶面定向。一般熟諳該技藝者可輕易修改在圖3-4中所示的裝置結構，以適用於與本發明精神與原理相符的其他基板結構、晶向或半導體材料。
如上述，本發明的三維半導體結構可藉由優先晶體蝕刻步驟輕易地形成。
具體地說，用來製造圖3之三維場效電晶體裝置2的示範性製程步驟係藉由圖5-9B說明於下。首先提供半導體基板10，其較佳地包含基底半導體基板層12、絕緣層14與半導體裝置層16。半導體裝置層16包含任何單晶半導體材料，其包括但不限於：矽、碳化矽、鍺化矽、碳鍺化矽、鍺合金、砷化 鎵、砷化銦、磷化銦以及其他Ⅲ-V或者Ⅱ-Ⅵ族化合物半導體，且具有沿一特定等效晶面組之一定向的上與下表面16A與16B，包括但不限於：{100}、{110}與{111}矽晶面。在圖5所示的具體實施例中，半導體裝置層16包含單晶矽，且具有沿{100}矽晶面定向的上與下表面16A與16B(其係由圖5右上角的箭頭所指出)。
接著，圖案化半導體裝置層16，形成至少一三維先驅半導體結構18，其具有底表面18A與多個額外表面18B之矩形截面，全部沿{100}矽晶面定向，如圖6所示。較佳地，三維先驅半導體結構18係由非等向性蝕刻製程形成，其沿垂直基板表面之方向(亦即，直接蝕刻入基板)蝕刻半導體裝置層16。
隨後，進行優先晶體蝕刻，將三維先驅半導體結構18轉換成三維半導體結構20，其擁有具底表面20A與多個額外表面20B的三角形截面，如圖7所示。具體地，三維半導體結構20的底表面20A係定向沿著{100}矽晶面之一，但額外表面20B則定向沿著{110}矽晶面，且自{100}矽晶面偏移45°角。
在此所使用的〝優先晶體蝕刻〞一詞，意指沿所有方向蝕刻單晶半導體結構的蝕刻製程，但沿第一組等效晶面卻以比沿第二不同組等效晶面有更快的速率。於圖7所示具體實施例 中，優先晶體蝕刻步驟沿所有方向蝕刻三維先驅半導體結構18，但沿{100}面卻比沿{110}面速率更快，因而終止於{110}面。
如上述的非等向性與優先晶體蝕刻製程，係藉由該技藝中已知之任何適當乾式及/或濕式蝕刻技術來實施。
半導體基板的非等向性蝕刻，較佳但必要，可藉由一或多個乾式蝕刻製程來實施，如反應性離子蝕刻、濺射蝕刻、氣相蝕刻、離子束蝕刻、電漿蝕刻與雷射剝離法。乾式蝕刻製程係為方向性，但它們對不同晶面或方向幾乎沒有選擇性，亦即，它們沿所有方向以幾乎相等的速率來蝕刻半導體基板。在本發明的特定較佳實施例中，乾式蝕刻係使用反應性離子蝕刻(RIE)製程。
半導體結構的優先晶體蝕刻係較佳藉由一或多個濕式蝕刻製程來實施，其使用蝕刻溶液，如氫氧化物為基礎的蝕刻溶液、以乙烯二胺鄰苯二酚(EDP)為基礎的蝕刻溶液等等。這些濕式蝕刻製程基本上沿所有方向來蝕刻半導體結構，但卻具有優先晶體選擇性，亦即，沿不同晶面或方向有明顯不同的蝕刻率(在此稱為〝優先晶體蝕刻〞)。因此，藉由優先晶體蝕刻製程所形成的蝕刻圖案會沿快速蝕刻晶面來進行，且最後終止於被緩慢蝕刻的晶面。
例如，包含大約23.4%氫氧化鉀(KOH)、13.3%異丙醇(IPA)與63.3%水的蝕刻溶液，當加熱到大約80℃時，會沿{100}晶面以大約1.0μm/分的蝕刻速率，但卻沿{110}晶面以大約0.06μm/分的蝕刻速率來蝕刻單晶矽。換句話說，此蝕刻溶液蝕刻{100}晶面比{110}晶面快約17倍。因此，此蝕刻溶液可被使用來蝕刻矽基板，以形成終止於{110}晶面的凹處。
相對之下，包含大約44%氫氧化鉀與56%水的蝕刻溶液，當加熱到大約120℃時，會沿{110}面以大約11.7μm/分的蝕刻速率、沿{100}面以大約5.8μm/分的蝕刻速率、以及沿{111}面以大約0.02μm/分的蝕刻速率來蝕刻單晶矽。換句話說，此蝕刻溶液蝕刻{110}與{100}晶面明顯比{111}晶面快(分別快550與250倍)。因此，此蝕刻溶液可使用以蝕刻矽基板，以形成終止於{111}面的凹處。
需注意的是，雖然乾式蝕刻基本上使用於非等向性蝕刻，但是特定的乾式蝕刻技術，如反應式離子蝕刻(RIE)，亦可被使用於優先晶體蝕刻。在反應式離子蝕刻中，基板會被放在引進數種氣體的反應器內。使用射頻(RF)電源引進電漿於氣體混合物中，以將氣體分子分裂成離子。離子朝著被蝕刻材料的表面加速，並反應於其上，以形成另一氣態材料。此為已知反應性離子蝕刻的化學部分，其可為晶體性，亦即，具有沿不同晶面或方向的晶體選擇性。反應式離子蝕刻亦具有物理態 樣：假如該些離子具有夠高能量的話，那麼在無需化學反應之下，該些離子就可從被蝕刻的材料撞擊出原子。反應式離子蝕刻的物理蝕刻態樣係為高度非等向性，但卻不具有優先的晶體選擇性。因此，反應式離子蝕刻係為包含化學與物理蝕刻兩者的複雜製程。藉由謹慎地調整反應式離子蝕刻化學態樣與物理態樣之間的化學與平衡，此製程可被使用來達到非等向性或優先晶體蝕刻結果。同樣地，雖然濕式蝕刻基本上被使用於優先晶體蝕刻，但是特定的濕式蝕刻化學則亦可使用以得到非等向性蝕刻結果。
因此，本發明不限於將乾式蝕刻使用於非等向性蝕刻製程，以及將濕式蝕刻使用於優先晶體蝕刻製程，卻包含可用來得到如上述所希望之非等向性與優先晶體結果的所有適當蝕刻製程與技術。
接著，如圖8與9A所示，閘極介電質層24與閘極導體26形成於三維半導體結構20上。因此，可形成完整的三維場效電晶體裝置2，如圖9B所示。具體地，置於一部份三維半導體結構20上之閘極導體26會描述三維場效電晶體裝置2的通道區域C。源極與汲極區域S與D亦置於三維半導體結構20中，但卻在通道區域C的兩側並在閘極導體26的外面，如圖9B所示。
以此方式，三維場效電晶體裝置2的載子通道位於通道區 域C中，且沿三維半導體結構20的額外表面20B延伸，其係分別沿提高電洞遷移率之{110}矽晶面定向。因此，三維場效電晶體裝置2可在其源極與汲極區域S與D輕易地植入p型摻雜質，以形成具有{110}通道方向的高效三維PFET。
雖然圖5-7的上述製程步驟顯示藉著具有最初{100}表面之半導體結構的優先晶體蝕刻來形成{110}表面，但是可令人輕易理解到的是，相似的製程步驟可藉具有最初{110}表面之半導體結構的優先晶體蝕刻而形成{100}表面。具體地，最初半導體裝置層16具有沿{110}矽表面方向的上與下表面，且以比{100}面更快速率來蝕刻{110}面且終止於{100}面的優先晶體蝕刻步驟，接著用以形成三維半導體結構，其係具有沿{110}面之其中一定向的底表面，但具有沿{100}面定向的額外表面。此三維半導體結構可用來形成具有{100}通道方向的高效三維nFET(未顯示)。
圖10顯示根據本發明一實施例所設計包含圖3之三維場效電晶體裝置2，與額外三維場效電晶體裝置6之CMOS結構的截面圖，其係置於相同基板上，但卻具有與三維場效電晶體裝置2不同的通道方向。
具體地，額外三維場效電晶體裝置6具有源極、汲極與通道區域(未顯示)，其位於具有底表面40A與多個額外表面40B的三維半導體結構40中，其全部均沿{100}矽晶面定向。包 含閘極介電質44與閘極導體46的閘極堆疊置於圖10中的一部分三維半導體結構40上。此閘極堆疊因而描述在三維半導體結構40中的FET通道區域(未顯示)。具體地，FET通道區域直接置於此閘極堆疊下，以及亦置於三維半導體結構40的源極區域(未顯示)與汲極區域(未顯示)之間。以此方式，形成完整的三維場效電晶體裝置6結構，且此三維場效電晶體裝置6的載子通道直接置於位於閘極堆疊下方三維半導體結構40中之通道區域(未顯示)。更具體地，載子通道置於三維半導體結構40的額外表面40B上，其係沿{100}矽晶面定向，如圖10所示。
相應地，三維場效電晶體裝置6結構可簡單地植以n型源極/汲極摻雜物，以形成高效三維n型場效電晶體結構，其係與藉由三維場效電晶體裝置2結構所形成的高效三維p型場效電晶體結構互補。
如圖10所示的三維半導體結構20與40係藉由將圖5半導體裝置層16圖案化成至少兩個三維先驅半導體結構18而輕易地形成，其中一個是藉由優先晶體蝕刻而形成三維半導體結構20，而另一個於優先晶體蝕刻時遮蔽，因而形成三維半導體結構40。
以此方式，首先形成具有不同表面方向的兩個三維半導體結構20與40於相同基板，且隨後用以形成具有不同通道方向 之互補式場效電晶體裝置。
圖11-15顯示形成圖4之替代性三維場效電晶體裝置4結構之示範性製程步驟。如圖11所示，首先形成具矩形截面之至少一三維先驅半導體結構18，其具有底表面18A與多個額外表面18B，係全部沿{100}矽晶面定向。較佳地，三維先驅半導體結構18係藉由非等向性蝕刻製程來形成，如上述。
接著，實施氫退火步驟，將矩形截面的三維先驅半導體結構18轉換成具有部分圓截面之三維先驅半導體結構18’，如圖12所示。氫退火步驟係較佳地自約1000℃至約1200℃的溫度範圍實施，且較佳地在從約1050℃至約1150℃的氫氣環境中。在氫退火期間內，三維先驅半導體結構18的表面原子遷移，以形成具有最低自由能量的新結構，亦即，具有圓角而非尖角的新三維先驅半導體結構18’。
接下來，實施優先晶體蝕刻，將圓形截面三維先驅半導體結構18’轉換成三維半導體結構20’，其擁有具底表面20A’與多個額外表面20B’的五角形截面，如圖13所示。具體地，三維半導體結構20’的底表面20A’係定向沿著{100}矽晶面的其中一個，但額外表面20B’定向沿著{110}矽晶面，且自{100}矽晶面偏移45°角。
接下來，閘極介電質層24與閘極導體26可形成在三維半 導體結構20’上，如圖14與15所示。因此，可形成完整的三維場效電晶體裝置4，如圖15所示。具體地，置於一部份三維半導體結構20’上的閘極導體26描述三維場效電晶體裝置4的通道區域C。源極與汲極區域S與D亦置於三維半導體結構20’，但卻在通道區域C的兩側與閘極導體26的外面，如圖15所示。
以此方式，三維場效電晶體裝置4的載子通道置於通道區域C中，且沿三維半導體結構20’之額外表面20B’延伸，其分別沿提高電洞遷移率之{110}矽晶面定向。因此，三維場效電晶體裝置4可在其源極與汲極區域S與D輕易地摻以p型摻雜質植入，以形成具有{110}通道方向的高效三維PFET。
圖16顯示根據本發明一實施例所設計包含圖4之三維場效電晶體裝置4與額外三維場效電晶體裝置6之CMOS結構的截面圖，其係置於相同基板，卻具有與三維場效電晶體裝置4不同的通道方向。
如上述，額外三維場效電晶體裝置6具有源極、汲極與通道區域(未顯示)，其位於具有底表面40A與多個額外表面40B的三維半導體結構40中，其全部均沿{100}矽晶面定方向。包含閘極介電質44與閘極導體46的閘極堆疊則置於一部分三維半導體結構40上，且因而描述在三維半導體結構40中的FET通道區域(未顯示)。具體地，FET通道區域直接置於此 閘極堆疊下，且亦置於三維半導體結構40中的源極區域(未顯示)與汲極區域(未顯示)之間。以此方式，形成完整之三維場效電晶體裝置6結構，其具有載子通道置於三維半導體結構40的額外表面40B，並沿{100}矽晶面定向，如圖16所示。
相應地，三維場效電晶體裝置6結構可簡單地植以n型源極/汲極摻雜物，以形成高效三維nFET結構，其係與藉由三維場效電晶體裝置結構4而形成的高效三維PFET結構互補。
如圖16所示的三維半導體結構20’與40可藉由將圖5半導體裝置層16圖案化成至少兩個三維先驅半導體結構18而輕易地形成，其中一個是在氫環境中被退火，隨後並且受到優先晶體蝕刻，以形成三維半導體結構20’，同時另一個則在氫退火與優先晶體蝕刻步驟時被遮蔽，且因此形成三維半導體結構40。
以此方式，首先形成具有不同表面方向的兩個三維半導體結構20’與40於相同基板，且隨後用以形成具有不同通道方向的互補式場效電晶體裝置。
需注意的是，本發明的圖式係提供用於說明性之目的，其並沒有按比率繪製。
雖然本發明係參考具體實施例、特徵與態樣被說明於此，然而需認知的是，本發明卻不因而受限，在效用上卻擴大到其他修改、改變、應用與實施例，於是所有其他修改、改變、應用與實施例則被視為是在本發明的精神與範圍內。
2‧‧‧三維場效電晶體裝置
4‧‧‧三維場效電晶體裝置
6‧‧‧三維場效電晶體裝置
10‧‧‧半導體基板
12‧‧‧基底半導體基板層
14‧‧‧絕緣層
16‧‧‧半導體裝置層
16A‧‧‧上表面
16B‧‧‧下表面
18‧‧‧三維先驅半導體結構
18A‧‧‧底表面
18B‧‧‧額外表面
20‧‧‧三維半導體結構
20’‧‧‧三維半導體結構
20A‧‧‧底表面
20A’‧‧‧底表面
20B‧‧‧額外表面
20B’‧‧‧額外表面
24‧‧‧閘極介電質
26‧‧‧閘極導體
40‧‧‧三維半導體結構
40A‧‧‧底表面
40B‧‧‧額外表面
44‧‧‧閘極介電質
46‧‧‧閘極導體
圖1顯示箭頭指出之特定晶向之矽晶單元晶胞。
圖2顯示在矽晶單元晶胞中的特定具體晶面。
圖3顯示根據本發明實施例所設計，由具有三角形截面之三維半導體結構所形成之三維場效電晶體裝置2之截面圖。
圖4顯示根據本發明實施例所設計，由具有五角形截面之三維半導體結構所形成之三維場效電晶體裝置4之截面圖。
圖5-9B顯示根據本發明實施例所設計，用來製造圖3之三維場效電晶體的示範製程步驟。
圖10顯示根據本發明實施例所設計，包含圖3之三維場效電晶體2與額外三維場效電晶體6之互補式金屬氧化半導體結構之截面圖，其位於相同基板但卻具有與三維場效電晶體2不同之通道方向。
圖11-15顯示根據本發明實施例所設計，用來製造圖4之三維場效電晶體2之示範性製程步驟。
圖16係為根據本發明實施例所設計，包含圖4之三維場效電晶體4與額外三維場效電晶體之互補式半導體裝置的截面圖，其位於相同基板上但卻具有與三維場效電晶體4不同的 通道方向。
2．．．三維場效電晶體裝置
12．．．基底半導體基板
14．．．絕緣層
20．．．三維半導體結構
20A．．．底表面
20B．．．額外表面
24．．．閘極介電質
26．．．閘極導體

Claims (25)

  1. 一種半導體裝置，包含具有一三維(3D)半導體結構置於其上之一基板，該三維半導體結構包含一含矽材料且具有與該基板之一上表面直接接觸之一底表面，以及未接觸該基板之多個額外表面，其中假如該三維半導體結構為p型，則該三維p型半導體結構的該底表面係定向沿著構成該三維半導體結構之一材料的{100}矽晶面，且該三維半導體結構之該多個額外表面係定向沿著構成該三維半導體結構之該材料的{110}矽晶面，其中該三維p型半導體結構之一通道係存在該{110}矽晶面，或者其中假如該三維半導體結構為n型，則該三維p型半導體結構的該底表面係定向沿著構成該三維半導體結構之一材料的{110}或{111}矽晶面，且該三維半導體結構之該多個額外表面係定向沿著構成該三維半導體結構之該材料的{100}矽晶面，其中該三維n型半導體結構之一通道係存在該{100}矽晶面。
  2. 如申請專利範圍第1項之半導體裝置，其中該基板包含具有一絕緣層置於其上的至少一基底半導體基板層。
  3. 如申請專利範圍第1項之半導體裝置，其中該三維p型或n型半導體結構具有一三角形截面。
  4. 如申請專利範圍第1項之半導體裝置，其中該三維p型或n型半導體結構具有一五角形截面。
  5. 一種三維p型場效電晶體(FET)，包含一源極區域、一汲極區域、一通道區域與一閘極堆疊，該源極、該汲極與該通道區域係置於一三維半導體結構，該三維半導體結構包含一含矽材料且位一基板上並具有一底表面與多個額外表面，其中該三維半導體結構之該底表面係定向沿著構成該三維半導體結構之一材料的{100}矽晶面，且該三維半導體結構的該多個額外表面係定向沿著構成該三維半導體結構之該材料的{110}矽晶面，且該閘極堆疊置於該通道區域上方，並沿該三維半導體結構的該額外表面定義該三維p型場效電晶體的載子通道。
  6. 一種三維n型場效電晶體(FET)，包含一源極區域、一汲極區域、一通道區域與一閘極堆疊，該源極、該汲極與該通道區域係置於一三維半導體結構，該三維半導體結構包含一含矽材料且位一基板上並具有一底表面與多個額外表面，其中該三維半導體結構之該底表面係定向沿著構成該三維半導體結構之一材料的{110}或{111}矽晶面，且該三維半導體結構的該多個額外表面係定向沿著構成該三維半導體結構之該材料的{100}矽晶面，且該閘極堆疊置於該通道區域上方，並沿該三維半導體結構的該額外表面定義該三維n型場效電晶體的載子通道。
  7. 如申請專利範圍第5或6項之三維場效電晶體，其中三維半導體結構具有一三角形截面。
  8. 如申請專利範圍第5或6項之三維場效電晶體，其中三維半導體結構具有一五角形截面。
  9. 一種半導體裝置，包含一第一與一第二三維場效電晶體位於一基板上，且各場效電晶體包含一源極區域、一汲極區域、一通道區域與一閘極堆疊，該第一三維場效電晶體具有一第一導電型式，且該第二三維場效電晶體具有一第二相反導電型式，其中該第一三維場效電晶體之該源極、該汲極與該通道區域，係位於一第一三維半導體結構，該第一三維半導體結構包含一含矽材料且具有一底表面與多個額外表面，該第一三維半導體結構之該底表面係定向沿著構成該三維半導體結構之一材料的一第一組等效晶面之一，該第一三維半導體結構之該額外表面係沿的一第二不同組等效晶面，且該第一三維場效電晶體之該閘極堆疊係置於該通道區域上方，且沿該第一三維半導體結構之該額外表面，定義該第一三維場效電晶體之載子通道，且其中該第二三維場效電晶體之該源極、該汲極與該通道區域，係置於包含一含矽材料且具有一底表面與多個額外表面之一第二三維半導體結構，全部均定向沿著該第一組等效晶面，且該第二三維場效電晶體之該閘極堆疊係置於其該通道區域上方，且沿該第二三維半導體結構之該額外表面，定義該第二三維場效電晶體之載子通道，其中該第一三維場效電晶體具 有p導電型，且該第二三維場效電晶體具有n導電型，且其中該第一組等效晶面是{100}矽晶面，且該第二不同組等效晶面是{110}矽晶面。
  10. 如申請專利範圍第9項之半導體裝置，其中該第一三維半導體結構具有一三角形或一五角形截面，且該第二三維半導體結構具有一矩形截面。
  11. 如申請專利範圍第10項之半導體裝置，其中該第一三維場效電晶體以及該第二三維場效電晶體兩者均包含單晶矽。
  12. 一種形成半導體裝置之方法，包含：形成一疊層基板，包含至少一基底半導體基板層、在該基底半導體基板層上之一絕緣層、與在該絕緣層上之一半導體裝置層，其中該半導體裝置層具有沿一第一組等效晶面定向之上表面與下表面；圖案化該半導體裝置層，以提供至少兩個三維先驅半導體結構，其中遮蔽一第二三維先驅半導體結構且暴露一第一三維先驅半導體結構；以及對該第一三維先驅半導體結構進行優先晶體蝕刻，其中該第一三維先驅半導體結構被沿著該第一組等效晶面，以較沿著一第二不同組等效晶面更快之速率蝕刻，因而形成具有該底表面與該多個額外表面的該第一三維半導體結構，其中該第一三維半導體結構的該底表面係定向沿著該第一組等效晶面之 一，且其中該第一三維半導體結構之該多個額外表面係定向沿著該第二不同組等效晶面。
  13. 如申請專利範圍第12項之方法，其中半導體裝置層係藉由非等向性蝕刻圖案化，其沿垂直其上表面的一方向蝕刻該半導體裝置層，且該至少兩個三維先驅半導體結構各具有一矩形截面。
  14. 如申請專利範圍第13項之方法，其中該非等向性蝕刻係使用乾式蝕刻步驟實施，且該優先晶體蝕刻係使用濕式蝕刻步驟實施。
  15. 如申請專利範圍第14項之方法，其中反應性離子使用於該乾式蝕刻步驟，且使用氫氧化物為基礎之蝕刻溶液於該濕式蝕刻步驟。
  16. 如申請專利範圍第13項之方法，其中由該優先晶體蝕刻形成之該第一三維半導體結構具有一三角形截面。
  17. 如申請專利範圍第13項之方法，其中該至少一三維先驅半導體結構係在該優先晶體蝕刻前進行氫退火處理，且由該優先晶體蝕刻形成之該第一三維半導體結構具有一五角形截面。
  18. 如申請專利範圍第12項之方法，其中該半導體裝置層包含單晶矽，且該第一與該第二組等效晶面係選自包含{100}、{110}與{111}矽晶面所組成的群組。
  19. 如申請專利範圍第12項之方法，更包含形成一閘極堆疊於該第一三維半導體結構上之至少一部份上，因而形成一第一三維場效電晶體，其係具有置於閘極堆疊下且於該第一三維半導體結構內之一通道區域，以及亦置於該第一三維半導體結構內卻在該通道區域兩側之一源極區域與一汲極區域。
  20. 如申請專利範圍第12項之方法，其中優先蝕刻該第一三維先驅半導體結構，且未蝕刻該第二三維先驅半導體，該第二三維先驅半導體具有一底表面與多個額外表面全部定向沿著該第一組等效晶面。
  21. 如申請專利範圍第20項之方法，其中第一三維半導體結構具有一三角形或一五角形截面，且該第二三維半導體結構具有一矩形截面。
  22. 如申請專利範圍第20項之方法，其中該第一與該第二三維半導體結構兩者均包含單晶矽，且該第一組與該第二組等效晶面係選自包含{100}、{110}與{111}矽晶面所組成的群組。
  23. 如申請專利範圍第20項之方法，其中該第一三維半導體結構形成具有第一導電型式之一第一三維場效電晶體，且具有沿著該第二不同組等效晶面定向之載子通道，且該第二三維半導體結構形成具有一第二導電型式的一第二三維場效電晶體，且具有沿著該第一組等效晶面定向之載子通道。
  24. 如申請專利範圍第23項之方法，其中該第一三維場效電晶體具有p導電型，且第二三維場效電晶體具有n導電型，該第一與第二三維半導體結構兩者均包含單晶矽，該第一組等效晶面係為{100}矽晶面，且該第二不同組等效晶面係為{110}矽晶面。
  25. 如申請專利範圍第23項之方法，其中該第一三維場效電晶體具有n導電型，且該第二三維場效電晶體具有p導電型，該第一與第二三維半導體結構兩者均包含單晶矽，第一組等效晶面係為{110}矽晶面，且該第二不同組等同晶面係為{100}矽晶面。
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