JPH065483A - 半導体結晶基板の位置合わせ方法 - Google Patents
半導体結晶基板の位置合わせ方法Info
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- JPH065483A JPH065483A JP18601092A JP18601092A JPH065483A JP H065483 A JPH065483 A JP H065483A JP 18601092 A JP18601092 A JP 18601092A JP 18601092 A JP18601092 A JP 18601092A JP H065483 A JPH065483 A JP H065483A
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- 239000013078 crystal Substances 0.000 title claims abstract description 109
- 239000000758 substrate Substances 0.000 title claims abstract description 69
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 9
- 230000000007 visual effect Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Pressure Sensors (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 半導体結晶基板の結晶軸方位と処理パターン
との位置合わせを精度良く行うことができるようにす
る。 【構成】 半導体単結晶基板１上に円形の開口部１２を
有する絶縁膜マスク１１を形成し、異方性エッチングを
施して結晶軸方位が直接目視で確認できる合わせマーク
１３を半導体単結晶基板１に形成し、この合わせマーク
１３にマスクパターン３を合わせる。このことにより半
導体単結晶基板１の結晶軸方位とマスクパターン３とが
正確に位置合わせされる。
との位置合わせを精度良く行うことができるようにす
る。 【構成】 半導体単結晶基板１上に円形の開口部１２を
有する絶縁膜マスク１１を形成し、異方性エッチングを
施して結晶軸方位が直接目視で確認できる合わせマーク
１３を半導体単結晶基板１に形成し、この合わせマーク
１３にマスクパターン３を合わせる。このことにより半
導体単結晶基板１の結晶軸方位とマスクパターン３とが
正確に位置合わせされる。
Description
【０００１】
【産業上の利用分野】本発明は例えば半導体圧力センサ
における感圧抵抗形成のような、半導体結晶基板の結晶
方位に依存性のある処理を行うために、前記結晶軸方位
に処理パターンを合わせる半導体結晶基板の位置合わせ
方法に関する。
における感圧抵抗形成のような、半導体結晶基板の結晶
方位に依存性のある処理を行うために、前記結晶軸方位
に処理パターンを合わせる半導体結晶基板の位置合わせ
方法に関する。
【０００２】
【従来の技術】一般に、半導体単結晶基板には結晶面や
結晶方向に対する異方性や等方性があることが知られて
おり、半導体単結晶基板の結晶方位に依存性のある処
理、例えば半導体圧力センサにおける感圧抵抗の形成を
行う場合には、結晶方向に対して抵抗パターンを正確に
配置することが重要である。感圧抵抗はピエゾ抵抗効果
を利用して圧力による歪みを検出するものであるが、ピ
エゾ抵抗効果は結晶方位依存性を有するためその軸方位
によって特性が異なる。従って抵抗パターンと半導体単
結晶基板の結晶軸方位とを正確に合わせる必要がある。
結晶方向に対する異方性や等方性があることが知られて
おり、半導体単結晶基板の結晶方位に依存性のある処
理、例えば半導体圧力センサにおける感圧抵抗の形成を
行う場合には、結晶方向に対して抵抗パターンを正確に
配置することが重要である。感圧抵抗はピエゾ抵抗効果
を利用して圧力による歪みを検出するものであるが、ピ
エゾ抵抗効果は結晶方位依存性を有するためその軸方位
によって特性が異なる。従って抵抗パターンと半導体単
結晶基板の結晶軸方位とを正確に合わせる必要がある。
【０００３】そして従来においては、メカニカルな位置
合わせ機構を持ったアライナーを使用し、集積回路の製
造でよく用いられるマスク合わせ方法で、すなわち公知
のオリフラを基準とするマスク合わせ方法で抵抗パター
ンと半導体単結晶基板の結晶軸方位との位置合わせを行
っていた。なおここで、オリフラとはオリエンテーショ
ンフラットの略称であり、図２に示したように半導体単
結晶基板１の外周上のカットされた部分２のことであ
る。オリフラ２は、例えば半導体単結晶基板１がシリコ
ン基板である場合、シリコンがインゴットの状態のとき
に予めＸ線分析でその結晶軸方位を探り出し、所望の結
晶軸方位に合わせてカットすることにより形成される。
そしてオリフラ２の結晶軸方位は、図３に示したように
カットされた辺に垂直に交わる方位（図中二点鎖線で表
す方位）で表される。
合わせ機構を持ったアライナーを使用し、集積回路の製
造でよく用いられるマスク合わせ方法で、すなわち公知
のオリフラを基準とするマスク合わせ方法で抵抗パター
ンと半導体単結晶基板の結晶軸方位との位置合わせを行
っていた。なおここで、オリフラとはオリエンテーショ
ンフラットの略称であり、図２に示したように半導体単
結晶基板１の外周上のカットされた部分２のことであ
る。オリフラ２は、例えば半導体単結晶基板１がシリコ
ン基板である場合、シリコンがインゴットの状態のとき
に予めＸ線分析でその結晶軸方位を探り出し、所望の結
晶軸方位に合わせてカットすることにより形成される。
そしてオリフラ２の結晶軸方位は、図３に示したように
カットされた辺に垂直に交わる方位（図中二点鎖線で表
す方位）で表される。
【０００４】
【発明が解決しようとする課題】ところが従来のオリフ
ラ２の加工では、例えば図４（ａ）に示したように（１
００）結晶面を有する半導体単結晶基板１において、
〔０１１〕方位に垂直なオリフラ２を形成した場合、そ
の加工精度によって、図４（ｂ）に示した如くオリフラ
２と実際の結晶軸方位〔０ -１１〕との間に誤差αが生
じてしまうという問題があった。なお本明細書では、一
般に結晶軸方位の表現で用いられる数字の上に負の記号
が記載されたベクトルを、数字の前に負の記号を記して
表すこととする。
ラ２の加工では、例えば図４（ａ）に示したように（１
００）結晶面を有する半導体単結晶基板１において、
〔０１１〕方位に垂直なオリフラ２を形成した場合、そ
の加工精度によって、図４（ｂ）に示した如くオリフラ
２と実際の結晶軸方位〔０ -１１〕との間に誤差αが生
じてしまうという問題があった。なお本明細書では、一
般に結晶軸方位の表現で用いられる数字の上に負の記号
が記載されたベクトルを、数字の前に負の記号を記して
表すこととする。
【０００５】また従来、半導体単結晶基板１の結晶軸方
位と処理パターンとの位置合わせは、例えば位置合わせ
を行う機器を十分考慮した上で設計された図５（ａ）に
示すマスクパターン３の設計上の軸方位〔０１１〕と、
オリフラ２の軸方位〔０１１〕とを図５（ｂ）に示した
如く一致させることにより行う。しかしながら、従来で
は上記したようにメカニカルな位置合わせ機構を持った
マスクアライナーを用いてオリフラ２の位置出しを行う
ために、図５（ｃ）に示したように通常のマスク合わせ
と同様に誤差βが生じてしまうという問題があった。
位と処理パターンとの位置合わせは、例えば位置合わせ
を行う機器を十分考慮した上で設計された図５（ａ）に
示すマスクパターン３の設計上の軸方位〔０１１〕と、
オリフラ２の軸方位〔０１１〕とを図５（ｂ）に示した
如く一致させることにより行う。しかしながら、従来で
は上記したようにメカニカルな位置合わせ機構を持った
マスクアライナーを用いてオリフラ２の位置出しを行う
ために、図５（ｃ）に示したように通常のマスク合わせ
と同様に誤差βが生じてしまうという問題があった。
【０００６】このようにオリフラ２を結晶軸方位の基準
とすると、オリフラ２と結晶軸方位との間にはオリフラ
２の加工精度による誤差αが生じるために、本来の結晶
軸方位とマスクパターン３の設計上の軸方位とが一致す
るとは限らなかった。またオリフラ２の検出及び位置合
わせの精度は、位置合わせを行う機器の能力によって限
定されてしまうため、半導体単結晶基板１の結晶軸方位
とマスクパターン３の設計上の軸方位との位置合わせが
誤差βのために精度良く行われるとは言えなかった。そ
してこれら誤差α、βによって半導体単結晶基板１の結
晶軸方位とマスクパターン３の設計上の軸方位との間に
大きなずれが生じてしまっていた。
とすると、オリフラ２と結晶軸方位との間にはオリフラ
２の加工精度による誤差αが生じるために、本来の結晶
軸方位とマスクパターン３の設計上の軸方位とが一致す
るとは限らなかった。またオリフラ２の検出及び位置合
わせの精度は、位置合わせを行う機器の能力によって限
定されてしまうため、半導体単結晶基板１の結晶軸方位
とマスクパターン３の設計上の軸方位との位置合わせが
誤差βのために精度良く行われるとは言えなかった。そ
してこれら誤差α、βによって半導体単結晶基板１の結
晶軸方位とマスクパターン３の設計上の軸方位との間に
大きなずれが生じてしまっていた。
【０００７】本発明は上記した課題に鑑みてなされたも
のであり、半導体結晶基板の結晶軸方位と処理パターン
との位置合わせを精度良く行うことができる半導体結晶
基板の位置合わせ方法の提供を目的としている。
のであり、半導体結晶基板の結晶軸方位と処理パターン
との位置合わせを精度良く行うことができる半導体結晶
基板の位置合わせ方法の提供を目的としている。
【０００８】
【課題を解決するための手段】本発明は上記課題を解決
するために、半導体結晶基板の結晶軸方位に処理パター
ンを合わせる半導体結晶基板の位置合わせ方法におい
て、前記半導体結晶基板表面に絶縁膜を形成し、その絶
縁膜に略円形状の開口部を形成した後、半導体結晶基板
に異方性エッチングを施して前記半導体結晶基板に合わ
せマークを形成し、さらに前記半導体結晶基板表面の前
記絶縁膜を除去した後、形成された前記半導体結晶基板
の合わせマークに前記処理パターンを合わせるようにし
たものである。
するために、半導体結晶基板の結晶軸方位に処理パター
ンを合わせる半導体結晶基板の位置合わせ方法におい
て、前記半導体結晶基板表面に絶縁膜を形成し、その絶
縁膜に略円形状の開口部を形成した後、半導体結晶基板
に異方性エッチングを施して前記半導体結晶基板に合わ
せマークを形成し、さらに前記半導体結晶基板表面の前
記絶縁膜を除去した後、形成された前記半導体結晶基板
の合わせマークに前記処理パターンを合わせるようにし
たものである。
【０００９】
【作用】本発明方法によれば、半導体結晶基板表面に絶
縁膜を形成し、その絶縁膜に略円形状の開口部を形成し
た後、半導体結晶基板に異方性エッチングを施すと、エ
ッチング速度が結晶方位に依存するために、前記半導体
結晶基板には特定の結晶面が現れた合わせマークが形成
される。そして合わせマークの底辺、すなわち半導体結
晶基板表面とエッチング部分との境界部分には、特定の
正確な結晶軸方位が露出する。従って前記半導体結晶基
板表面の前記絶縁膜を除去した後、形成された前記合わ
せマークに処理パターンの設計上の軸方位を合わせる
と、前記半導体結晶基板の特定の結晶軸方位に処理パタ
ーンが正確に位置合わせされる。
縁膜を形成し、その絶縁膜に略円形状の開口部を形成し
た後、半導体結晶基板に異方性エッチングを施すと、エ
ッチング速度が結晶方位に依存するために、前記半導体
結晶基板には特定の結晶面が現れた合わせマークが形成
される。そして合わせマークの底辺、すなわち半導体結
晶基板表面とエッチング部分との境界部分には、特定の
正確な結晶軸方位が露出する。従って前記半導体結晶基
板表面の前記絶縁膜を除去した後、形成された前記合わ
せマークに処理パターンの設計上の軸方位を合わせる
と、前記半導体結晶基板の特定の結晶軸方位に処理パタ
ーンが正確に位置合わせされる。
【００１０】
【実施例】以下、本発明に係る半導体結晶基板の位置合
わせ方法の実施例を図面に基づいて説明する。なお、図
において従来例と同じ構成部品には同じ番号を付して説
明を省略する。図１（Ａ）〜（Ｄ）は本発明に係る半導
体結晶基板の位置合わせ方法の一例を工程順に示した模
式図であり、（Ａ）〜（Ｃ）における（ａ）は要部の平
面模式図、（ｂ）は半導体単結晶基板の断面模式図、ま
た（Ｄ）は最終工程における平面模式図である。
わせ方法の実施例を図面に基づいて説明する。なお、図
において従来例と同じ構成部品には同じ番号を付して説
明を省略する。図１（Ａ）〜（Ｄ）は本発明に係る半導
体結晶基板の位置合わせ方法の一例を工程順に示した模
式図であり、（Ａ）〜（Ｃ）における（ａ）は要部の平
面模式図、（ｂ）は半導体単結晶基板の断面模式図、ま
た（Ｄ）は最終工程における平面模式図である。
【００１１】本実施例では（１００）結晶面を有するシ
リコンの半導体単結晶基板１を用い、図１（Ａ）に示し
た如くまずこの半導体単結晶基板１上に絶縁膜マスク１
１を形成し（第１の工程）、次いで絶縁膜マスク１１に
例えば直径２０μｍ程度の円形状の開口部１２を形成す
る（第２の工程）。ここで開口部１２を円形とするの
は、後述する第６の工程で行われるマスクパターン３と
の位置合わせの際の誤差を発生しにくくするためであ
る。すなわち開口部１２が多角形状であると、後述の如
く形成される合わせマーク１３の形状が複雑となり、位
置合わせの際にズレが生じて半導体単結晶基板１の結晶
軸方位に対する位置合わせ精度が低下するためである。
リコンの半導体単結晶基板１を用い、図１（Ａ）に示し
た如くまずこの半導体単結晶基板１上に絶縁膜マスク１
１を形成し（第１の工程）、次いで絶縁膜マスク１１に
例えば直径２０μｍ程度の円形状の開口部１２を形成す
る（第２の工程）。ここで開口部１２を円形とするの
は、後述する第６の工程で行われるマスクパターン３と
の位置合わせの際の誤差を発生しにくくするためであ
る。すなわち開口部１２が多角形状であると、後述の如
く形成される合わせマーク１３の形状が複雑となり、位
置合わせの際にズレが生じて半導体単結晶基板１の結晶
軸方位に対する位置合わせ精度が低下するためである。
【００１２】次に半導体単結晶基板１にＫＯＨ等のアル
カリ薬品を用いて異方性エッチングを施して半導体単結
晶基板１に合わせマーク１３を形成する（第３の工
程）。このアルカリ薬品によるエッチングではエッチン
グ速度が結晶軸方位に大きく依存しており、例えば（１
００）の半導体単結晶基板１では（１１１）面のエッチ
ング速度が（１００）面のエッチング速度に比べて遅
い。従ってこのエッチングにより、半導体単結晶基板１
のエッチング部分に特定の結晶面、すなわちこの場合で
は（１１１）面が現れ、図１の（Ｂ）に示した如く四角
すい形状の合わせマーク１３を形成することができる。
カリ薬品を用いて異方性エッチングを施して半導体単結
晶基板１に合わせマーク１３を形成する（第３の工
程）。このアルカリ薬品によるエッチングではエッチン
グ速度が結晶軸方位に大きく依存しており、例えば（１
００）の半導体単結晶基板１では（１１１）面のエッチ
ング速度が（１００）面のエッチング速度に比べて遅
い。従ってこのエッチングにより、半導体単結晶基板１
のエッチング部分に特定の結晶面、すなわちこの場合で
は（１１１）面が現れ、図１の（Ｂ）に示した如く四角
すい形状の合わせマーク１３を形成することができる。
【００１３】そして合わせマーク１３の形成終了の後、
半導体単結晶基板１上の絶縁膜マスク１１を取り除く
（第４の工程）。これにより図１の（Ｃ）に示した如く
半導体単結晶基板１の表面には、半導体単結晶基板１と
合わせマーク１３との境界部分にあたる合わせマーク１
３の底辺１３ａが四角形状に形成されていることが確認
される。この合わせマーク１３の各底辺１３ａは、（１
００）結晶面と（１１１）結晶面との交差線であり、特
定の結晶軸方位を示している。ここで（１００）結晶面
と（１１１）結晶面との交差線は〔０１１〕結晶軸方位
であるので、各底辺１３ａから〔０１１〕結晶軸方位を
知ることができる。
半導体単結晶基板１上の絶縁膜マスク１１を取り除く
（第４の工程）。これにより図１の（Ｃ）に示した如く
半導体単結晶基板１の表面には、半導体単結晶基板１と
合わせマーク１３との境界部分にあたる合わせマーク１
３の底辺１３ａが四角形状に形成されていることが確認
される。この合わせマーク１３の各底辺１３ａは、（１
００）結晶面と（１１１）結晶面との交差線であり、特
定の結晶軸方位を示している。ここで（１００）結晶面
と（１１１）結晶面との交差線は〔０１１〕結晶軸方位
であるので、各底辺１３ａから〔０１１〕結晶軸方位を
知ることができる。
【００１４】最後に、予めマスクパターン３を作成する
際にマスクパターン３に形成しておいた〔０１１〕軸方
位の第２の合わせマーク１４を、図１の（Ｄ）に示した
如く半導体単結晶基板１の合わせマーク１３に合わせる
（第５の工程）。これによって（１００）の半導体単結
晶基板１の〔０１１〕結晶軸方位にマスクパターン３が
正確に位置合わせされる。
際にマスクパターン３に形成しておいた〔０１１〕軸方
位の第２の合わせマーク１４を、図１の（Ｄ）に示した
如く半導体単結晶基板１の合わせマーク１３に合わせる
（第５の工程）。これによって（１００）の半導体単結
晶基板１の〔０１１〕結晶軸方位にマスクパターン３が
正確に位置合わせされる。
【００１５】以上述べたように上記実施例においては、
結晶軸方位が直接目視で確認できる合わせマーク１３を
半導体単結晶基板１に形成し、この合わせマーク１３に
マスクパターン３を合わせることにより半導体単結晶基
板１の結晶軸方位とマスクパターン３との位置合わせを
行うので、位置合わせの精度を向上させることができ
る。
結晶軸方位が直接目視で確認できる合わせマーク１３を
半導体単結晶基板１に形成し、この合わせマーク１３に
マスクパターン３を合わせることにより半導体単結晶基
板１の結晶軸方位とマスクパターン３との位置合わせを
行うので、位置合わせの精度を向上させることができ
る。
【００１６】
【発明の効果】以上説明したように本発明の半導体結晶
基板の位置合わせ方法によれば、結晶軸方位が直接目視
で確認できる合わせマークを半導体結晶基板に形成し、
この合わせマークに処理パターンを合わせることにより
半導体結晶基板の結晶軸方位と処理パターンとの位置合
わせを行うので、容易でありかつ精度の高い位置合わせ
を実現することができる。
基板の位置合わせ方法によれば、結晶軸方位が直接目視
で確認できる合わせマークを半導体結晶基板に形成し、
この合わせマークに処理パターンを合わせることにより
半導体結晶基板の結晶軸方位と処理パターンとの位置合
わせを行うので、容易でありかつ精度の高い位置合わせ
を実現することができる。
【図１】（Ａ）は本発明方法の第１及び第２の工程にお
ける半導体単結晶基板の断面模式図、（Ｂ）は本発明方
法の第３の工程における半導体単結晶基板の断面模式
図、（Ｃ）は本発明方法の第４の工程における半導体単
結晶基板の断面模式図、（Ｄ）は本発明方法の第５の工
程における半導体単結晶基板の平面模式図である。
ける半導体単結晶基板の断面模式図、（Ｂ）は本発明方
法の第３の工程における半導体単結晶基板の断面模式
図、（Ｃ）は本発明方法の第４の工程における半導体単
結晶基板の断面模式図、（Ｄ）は本発明方法の第５の工
程における半導体単結晶基板の平面模式図である。
【図２】一般的な半導体結晶基板の平面図である。
【図３】オリフラと結晶軸方位との関係を示した説明図
である。
である。
【図４】（ａ）はオリフラの設計上の結晶軸方位を示し
た説明図であり、（ｂ）は従来オリフラの加工精度の説
明図である。
た説明図であり、（ｂ）は従来オリフラの加工精度の説
明図である。
【図５】（ａ）はマスクパターンの設計上の軸方位を示
した説明図、（ｂ）は半導体単結晶基板とマスクパター
ンとを位置合わせしたときの模式図、（ｃ）は（ｂ）の
場合の位置合わせ精度を示した説明図である。
した説明図、（ｂ）は半導体単結晶基板とマスクパター
ンとを位置合わせしたときの模式図、（ｃ）は（ｂ）の
場合の位置合わせ精度を示した説明図である。
３ マスクパターン １０ 半導体単結晶基板 １１ 絶縁膜マスク １２ 開口部 １３ 合わせマーク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/84 Ａ 9278−4Ｍ
Claims (1)
- 【請求項１】 半導体結晶基板の結晶軸方位に処理パタ
ーンを合わせる半導体結晶基板の位置合わせ方法におい
て、 前記半導体結晶基板表面に絶縁膜を形成する第１の工程
と、 前記絶縁膜に略円形状の開口部を形成する第２の工程
と、 該第２の工程の後、半導体結晶基板に異方性エッチング
を施して該半導体結晶基板に合わせマークを形成する第
３の工程と、 前記半導体結晶基板表面の前記絶縁膜を除去する第４の
工程と、 前記第４の工程で形成された前記半導体結晶基板の合わ
せマークに前記処理パターンを合わせる第５の工程とか
らなることを特徴とする半導体結晶基板の位置合わせ方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18601092A JPH065483A (ja) | 1992-06-19 | 1992-06-19 | 半導体結晶基板の位置合わせ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18601092A JPH065483A (ja) | 1992-06-19 | 1992-06-19 | 半導体結晶基板の位置合わせ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065483A true JPH065483A (ja) | 1994-01-14 |
Family
ID=16180800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18601092A Pending JPH065483A (ja) | 1992-06-19 | 1992-06-19 | 半導体結晶基板の位置合わせ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065483A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100301819B1 (ko) * | 1999-06-30 | 2001-11-01 | 김영환 | 반도체 소자의 마스크 형성 방법 |
| JP2002289490A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 半導体装置 |
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| CN103488063A (zh) * | 2012-06-11 | 2014-01-01 | 无锡华润上华半导体有限公司 | 一种对位标记及其制作方法 |
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