[go: up one dir, main page]

TWI408751B - 具有在應變之絕緣體上覆半導體基板上之嵌入的矽／鍺材料的電晶體 - Google Patents

具有在應變之絕緣體上覆半導體基板上之嵌入的矽／鍺材料的電晶體 Download PDF

Info

Publication number
TWI408751B
TWI408751B TW097103409A TW97103409A TWI408751B TW I408751 B TWI408751 B TW I408751B TW 097103409 A TW097103409 A TW 097103409A TW 97103409 A TW97103409 A TW 97103409A TW I408751 B TWI408751 B TW I408751B
Authority
TW
Taiwan
Prior art keywords
semiconductor material
semiconductor
strain
transistor
template
Prior art date
Application number
TW097103409A
Other languages
English (en)
Other versions
TW200842983A (en
Inventor
安迪 韋
索斯頓 坎姆勒
羅曼 布其克
馬弗雷 郝斯特門
Original Assignee
格羅方德半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 格羅方德半導體公司 filed Critical 格羅方德半導體公司
Publication of TW200842983A publication Critical patent/TW200842983A/zh
Application granted granted Critical
Publication of TWI408751B publication Critical patent/TWI408751B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/798—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being provided in or under the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/015—Manufacture or treatment removing at least parts of gate spacers, e.g. disposable spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10P90/1922—
    • H10W10/181—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

具有在應變之絕緣體上覆半導體基板上之嵌入的矽/鍺材料的電晶體
大體而言，本發明係關於積體電路之製造，且尤係關於藉由使用嵌入之矽/鍺(Si/Ge)而形成具有應變通道區之電晶體，以增強於電晶體之通道區中之電荷載子移動率(charge carrier mobility)。
製造複雜的積體電路需要提供大量的電晶體元件，該等電晶體元件用於邏輯電路中以作為有效的開關並且代表了用於設計電路之主要的電路元件。一般而言，目前所施行的複數個製程技術中，對於譬如微處理器、儲存晶片等之複雜的電路，CMOS技術係由於鑑於其操作速度和/或電力消耗和/或成本效益之優越特性而成為現今最有前景之方法。於CMOS電路中，互補電晶體(亦即，P通道電晶體和N通道電晶體)係用來形成電路元件，譬如反向器(inverter)和其他邏輯閘(logic gate)，以設計高度複雜之電路組合件(assembly)，譬如CPU、儲存器晶片(storage chip)等。使用CMOS技術製造複雜的積體電路期間，數百萬個電晶體(亦即，N通道電晶體和P通道電晶體)係形成在包含結晶半導體層之基板上。無論是否為N通道電晶體或P通道電晶體，電晶體或MOS電晶體皆包括所稱之為的PN接面(junction)，該PN接面係由高濃度摻雜的(highly doped)汲極和源極區與設置於其間之相反摻雜的(inversely doped)通道區之間之介面而形成。
通道區之導電率(conductivity)(亦即，導電通道的驅動電流能力)係受到形成在通道區附近之閘極電極(gate electrode)控制並且該閘極電極藉由薄絕緣層而與該通道區分離。根據由於施加適當的控制電壓到閘極電極而形成導電通道，通道區之導電率係取決於摻雜劑(dopant)濃度、主要電荷載子之移動率，以及對於朝電晶體寬度方向通道區之給定延伸而言，該通道區之導電率係取決於汲極和源極區之間之距離，該距離亦稱之為通道長度。因此，結合了根據施加控制電壓於閘極電極而快速於絕緣層下方產生之導電通道之能力，通道區之整體導電率實質上決定了MOS電晶體之效能(performance)。因此，通道長度的減小以及與之相關聯的通道電阻率(resistivity)之降低使得通道長度成為用來達成增加積體電路之操作速度之主要設計標準。
然而，電晶體尺寸之持續縮小涉及了與其關聯之許多必須克服之問題，以便不會不適當地抵銷了由於穩定地減少MOS電晶體之通道長度所獲得的優點。例如，於汲極和源極區需要於垂直方向和於橫向方向之高度複雜的摻雜劑濃度分佈(profile)，以提供結合有所希望之通道可控制性(channel controllability)之低的片和接觸電阻率(sheet and contact resistivity)。再者，爲了維持所需要的通道可控制性，亦可調適閘極介電材料以適合減小的通道長度。然而，對於獲得高度通道可控制性之某些機制對於在電晶體之通道區中之電荷載子移動率也許亦具有負面 影響，由此部分地抵銷了由於減少通道長度所獲得的優點。
因為關鍵尺寸(亦即，電晶體的閘極長度)的持續尺寸縮小，而需要調適和可能的開發新的高度複雜的製程技術，以及也許亦由於移動率的劣化而貢獻較不明確的效能增益，已建議藉由增加於通道區中對於給定的通道長度之電荷載子移動率而提升電晶體元件之通道導電率，由此提供達成效能改進的可能性，該效能改進可媲美於未來技術節點發展，同時避免或至少延遲關聯於裝置尺寸縮小之許多的製程調適。
一種用來增加電荷載子移動率之有效的機制是修改於通道區中之晶格結構(lattice structure)，例如藉由產生於通道區附近之拉張或壓縮應力(tensile or compressive stress)以於通道區中產生對應的應變，其造成電子及電洞各自的修改的移動率。例如，對於主動矽材料之標準結晶組構(亦即，具有對準<110>方向之通道長度之(100)表面定向)產生通道區中之拉張應變，會增加電子之移動率，其轉而可直接轉變成導電率的對應增加。另一方面，於通道區中之壓縮應變可增加電動移動率，由此提供提升P型電晶體效能的可能性。將應力或應變工程引入至積體電路製造中為對於下一裝置世代極有前景之方法，因為受應變矽可視為“新”類型的半導體材料，其使得能夠製造快速強有力的半導體裝置而不需要昂貴的半導體材料，同時可仍然使用許多已建立完備的製造技術。
結果，已建議引入例如矽/鍺層緊鄰通道區以引發壓縮 應力，該壓縮應力可造成對應之應變。可藉由引入緊鄰通道區之應力產生層而相當地提升P通道電晶體之電晶體效能。爲了此目的，可在電晶體之汲極和源極區中形成應變矽/鍺層，其中，壓縮應變的汲極和源極區產生單軸(uniaxial)應變於鄰近矽通道區中。當形成矽/鍺層時，PMOS電晶體之汲極和源極區被選擇性地凹入，而遮罩NMOS電晶體及後續地在PMOS電晶體中藉由磊晶生長選擇性地形成矽/鍺層。雖然此技術對於PMOS電晶體及因而整個CMOS裝置之效能增益提供明顯的優點，但是也許必須使用適當的設計以平衡由PMOS電晶體之效能增益所引起之差異，而NMOS電晶體也許不能夠有效地貢獻於整體裝置效能。
本揭示之發明係針對可以避免或至少減少以上指出之一個或多個問題之影響之各種的方法和裝置。
下文提出本發明之簡化概述，以便提供本發明某些態樣之基本了解。此概述並非本發明廣泛之詳盡綜論。其無意用來驗證本發明之關鍵或重要元件，或用來描繪本發明之範疇。其唯一目的是以簡化形式呈現一些概念作為稍後更詳細說明之引言。
此處揭示之一個例示方法包括提供包括雙軸應變之第一半導體材料之基底(base)。然後將該基底黏接於基板(substrate)。然後暴露該應變之第一半導體材料以提供該應變之第一半導體材料之表面，其中該表面係相對於該基 板。然後將第二半導體材料嵌入於第一電晶體之源極/汲極區中之該雙軸應變之第一半導體材料中，其中該源極/汲極區之間具有包括雙軸應變之第一半導體材料之通道區。選擇該第一半導體材料、該雙軸應變和該第二半導體材料而使得相較於未受應變之第一半導體材料，於該第一半導體材料中之雙軸應變作用以影響於該通道區中之該第一半導體材料與該第二半導體材料之間之介面部分處之晶格不匹配(lattice mismatch)，以便增加從嵌入之第二半導體材料至通道區之應變轉移(strain transfer)。
此處揭示之一個例示裝置包括位於絕緣體之上之第一半導體材料，其中該第一半導體材料層係被雙軸式應變的。電晶體之源極/汲極區包括嵌入於第一半導體材料中之第二半導體材料。源極/汲極區之間的通道區包括第一半導體材料。相對於未受應變之第一半導體材料，於該第一半導體材料中之雙軸應變作用以影響於該通道區中之該第一半導體材料與該第二半導體材料之間之介面部分處之晶格不匹配，以便增加從嵌入之第二半導體至通道區之應變轉移。
此處揭示之另一個例示裝置包括位於絕緣體之上之第一半導體材料，和嵌入於源極/汲極區中之第一半導體材料中之第二半導體材料。源極區和汲極區之間之通道區包括該第一半導體材料。該第一半導體材料和該第二半導體材料之間之介面部分具有該第一半導體材料和該第二半導體材料之間之晶格不匹配。該介面部分朝與該通道區成傾 斜(crosswise)的方向延伸至預定的深度，其中在該第二半導體材料下方之該第一半導體材料之厚度為10nm或更小。
以下敘述本發明之各種例示實施例。為求清楚，在此說明書中並未描述實際實作之所有特徵。當然，將了解到在任何此種實際實施例之開發中，必須作出許多實作特定的決定以達成開發者的特定目標，譬如符合系統相關及商業相關的限制，這些決定將依實作而變化。此外，將了解到，此種開發效果可能是複雜且耗時的，不過這對藉助於此揭露之該技術領域中具有通常知識者而言是例行工作。
現將參考附圖來說明本發明。各種結構、系統和裝置係示意地繪示於圖式中僅為了說明之目的，以便不會由熟悉此項技術者已熟知之細部而模糊了本發明。不過，該等附圖仍包含說明與解釋本發明之例示範例。應以熟悉該項技藝者所認定之意義來了解與解釋本文中的字彙與詞。本文前後一致使用的術語以及詞彙並無暗示特別的定義，特別定義係指與熟悉該項技藝者認知之普通慣用的定義所不同之定義。如果一個術語或詞彙具有特別定義，亦即非為熟悉該項技藝者所了解之義意時，本說明書將會直接且明確的提供其定義。
應注意的是，此全篇說明書中，除非另有特別的說明，否則"%"意指“原子%(atomic %)”。再者，此全篇說明書中，矽/鍺或Si/Ge係指矽/鍺合金。再者，此全篇說明 書中，“平面中(in-plane)”係指通道區之平面，亦即由通道長度之方向和通道寬度之方向所延伸到之平面。因此，“平面外(out-of-plane)”係指與通道區成傾斜(crosswise)之方向。
一般而言，本發明標的內容係相關於一種用來增加應力轉移進入電晶體之通道區內之技術，由此增加電荷載子移動率和電晶體之整體效能。
首先，考慮形成在第一半導體材料(例如，於該第一半導體材料中或上方)之電晶體。此種實施例顯示於第1圖中。PMOS電晶體2形成於絕緣體6上之第一半導體材料4中或上方。於第1圖中所示之實施例中，第一半導體材料為矽。絕緣體6係形成在基板8上，於第1圖所示實施例中該基板8係由矽製成。或者，基板8可以是任何適用於承載絕緣體6和矽層之材料。絕緣體6可以用任何適當的材料(例如二氧化矽)形成。
電晶體2之源極/汲極區10係由第二半導體材料9所形成。第二半導體材料可由多種材料(例如矽、鍺等)組成。於第1圖所示之例示實施例中，該源極/汲極區係由矽/鍺(Si/Ge)形成。該源極/汲極區被嵌入，亦即，被埋置於該第一半導體材料4中。於該源極/汲極區10之間，在該第一半導體層中形成通道區12，亦即，該通道區12包括該第一半導體材料4。在該第一半導體材料4與該第二半導體材料10之間形成介面14。此介面14之一部分16沿著通道區12之寬度方向延伸，此方向係於實質垂直於電流 流經通道區12之方向(例如，於如第1圖中所示垂直方向)。因為矽/鍺之晶格常數大於矽之晶格常數，因此於介面部分16發生晶格不匹配。
依照此處所揭示之原理，亦即，使用在第一半導體材料4與第二半導體材料9之間朝實質垂直於通道區12之方向之晶格不匹配，以便增強從第二半導體材料至通道區12之應力轉移，該介面部分16延伸至預定深度而使得於第二半導體材料9下方之第一半導體材料4之厚度18為10nm或更少。例如，第二半導體材料9下方之第一半導體材料4之厚度18可以是在約1至10nm之間。依照另一實施例，厚度18可以是在約2至8nm之間。依照又另一實施例，厚度18可以是在約3至7nm之間。依照又另一實施例，厚度18可以是在約4至6nm之間。例如，厚度18可以是5nm。
或者或額外地，可藉由形成鄰近該通道區12之該介面部分16而增加從第二半導體材料9至通道區12之應變轉移，該介面部分16係朝實質垂直於電流流經通道區12之方向的方向延伸。依照一個實施例，介面部分16與通道區12之間之距離20是在約0.7至7nm之間。依照另一個實施例，該距離20是在約1至5nm之間。依照另一個實施例，該距離20是在約1.5至3nm之間。可以藉由在閘電極26之側壁24上提供個別側壁間隔件(sidewall spacer)22而調整介面部分16與通道區12之間之距離20，其中該側壁間隔件22可用作為用來形成在第一半導體材 料4中之第二半導體材料9之遮罩。側壁間隔件22可進一步用作為用於植入遮罩(mask)28之模板(template)，該植入遮罩28之設置係用以產生摻雜劑之預定的空間散佈(distribution)。
或者或額外地，可藉由盡可能地增加延伸於實質垂直於電流流經通道區12之方向之該介面部分16之晶格不匹配而增加從第二半導體材料9至通道區12之壓縮應力轉移。可藉由增加第一半導體材料4和第二半導體材料9之晶格常數之差異，而增加於介面部分16之晶格不匹配。於第1圖中所示之實施例中，其中該第一半導體材料4為矽而該第二半導體材料9為矽/鍺，可藉由增加鍺濃度而增加於介面部分16之晶格不匹配。最大驅動電流增加被發現在大約25至35%鍺。然而，一旦到達此鍺濃度，對於絕緣體上覆矽(SOI)中嵌入之矽/鍺不再獲致進一步之改進出現。
第2圖示意地顯示PMOS電晶體2之另一實施例之放大部分圖。第2圖中之PMOS電晶體相似於第1圖中之PMOS電晶體2。因此，此處不再重複相關於第1圖中特定的細節。第2圖之電晶體不包含側壁間隔件22或植入遮罩28。第2圖示意地表示第一半導體材料4和第二半導體材料9之晶格常數。尤其是，第2圖顯示朝實質垂直於電流流經第一半導體材料4與第二半導體材料9之間通道區12之方向的方向延伸的介面部分16之晶格不匹配。於第2圖中所示之實施例中，朝實質平行於電流流經通道區12 方向的方向延伸之橫向介面部分30係示意地顯示在第一半導體材料4上之第二半導體材料9之非磊晶生長。然而，取決於製程參數，第二半導體材料9可磊晶生長於第一半導體材料4上之橫向介面部分30中。應了解到“平行於通道區12方向”包含在數學觀點上從“平行”之偏離(deviation)。例如，偏斜大約10度之介面部分30於本文中被視為“平行”。
依照此處所例示之一個例示實施例，可藉由在其中形成有電晶體之矽材料4中提供雙軸應變而增加應力轉移進入在P通道電晶體之P通道區12內。咸信，可以由在其中形成有N通道電晶體之半導體材料4中之適當的雙軸應變而增進應力轉移進入N通道電晶體之通道區12內。使用此處所揭示具有矽和矽/鍺之發明標的內容，可有效地使用發展這些材料之已建立完備之製程技術，以增強於P通道電晶體和N通道電晶體中電荷載子移動率。因此，於一些例示實施例中，可使用於雙軸應變絕緣體上覆矽(silicon-on-insulator)中呈矽/鍺形式之嵌入之半導體材料或合金9於適當的組構以便引發於P通道電晶體之通道區12中個別之壓縮應變，該應變相較於未受應變之絕緣體上覆矽組構實質上增加。於矽/鍺的情況，可以使用已建立完備之選擇性磊晶生長技術(selective epitaxial growth technique)與先進的遮罩方式結合以便提供半導體材料或合金9成適當組構以用來引發所希望類型之應變而亦提供與習知製程技術高度的製程相容性。
第3圖示意地顯示依照此處所揭示之另一個實施例之PMOS電晶體102。第3圖中所示之電晶體102與第2圖中所示之實施例不同處在於：第一半導體材料104被雙軸應變於實質平行於通道區112和實質平行於位於基板108上絕緣層106之表面132之平面。於此觀念，第一半導體材料104形成所稱之的應變之絕緣體上覆矽(strained silicon-on-insulator，SSOI)。於此申請案中，術語“雙軸應變平行於通道區”係指一般橫向平面。電晶體102具有於絕緣層106之上的第一半導體材料104。源極/汲極區110包括嵌入於第一半導體材料104中之第二半導體材料109。電晶體包括在源極/汲極區110之間之通道區112，其中該通道區112包括第一半導體材料104。相關於未受應變之第一半導體材料104，於第一半導體材料104中之雙軸應變作用以影響朝實質垂直於電流流經第一半導體材料104與第二半導體材料109之間之通道區112方向的方向延伸之介面部分16之晶格不匹配，以便增加應變轉移，例如，從嵌入之第二半導體材料109至通道區112。於第一半導體材料104中之雙軸拉張應變造成實值的平面中晶格常數(in-plane lattice constant)大於未受應變之第一半導體材料104之晶格常數。由於固體的彈性，於第一半導體材料104中之雙軸拉張應變復造成平面外晶格常數(out-of-plane lattice constant)小於未受應變之第一半導體材料104之晶格常數。平面中晶格常數與平面外晶格常數之間的比例由帕松數(Poisson number)所給定(對於矽， 該帕松數為0.45)。以同樣的方式，於第一半導體材料104中之雙軸壓縮應變造成平面中晶格常數小於未受應變之第一半導體材料104之晶格常數，以及復造成平面外晶格常數大於未受應變之第一半導體材料104之晶格常數。
尤其是，本發明人已發現到若於實質垂直於電流流經通道區112之方向的方向之晶格不匹配增加，則從第二半導體材料110和從受應力之覆蓋層至通道區之壓縮應力的轉移增加。此種增加晶格不匹配之例子顯示於第3圖之實施例中。於第3圖中，第一半導體材料104為矽而第二半導體材料109為矽/鍺。再者，第一半導體材料104之雙軸應變為拉張應變。因此，於橫方向(亦即，於由通道長度和通道寬度之方向所跨距之平面中方向)之平面中晶格常數係大於未受應變矽之晶格常數。由於固體之彈性，平面外晶格常數(亦即，第3圖中垂直晶格常數)係小於未受應變矽之晶格常數。如此一來，因為矽/鍺之晶格常數係大於矽之晶格常數，因此於實質垂直於電流流經通道區112之方向的方向之減少的晶格常數進一步增加於實質垂直於電流流經通道區112之方向的方向之晶格不匹配。如上所述，由此會增加進入通道區112內之壓縮應力轉移並因此增加電洞移動率。
由Currie等人所發表於J.Vac. Sci. Technol. B第19卷第2268頁(2001年)中已知，於矽層中之拉張應變增加NMOS電晶體之電子移動率和PMOS電晶體之電洞移動率。當高於15%鍺時PMOS電晶體之電洞移動率開始增 加，並且當鍺等量應變之百分比到達30至40%時明顯增加。
茲說明本發明之發現，嵌入於具有雙軸拉張應變之矽中之矽/鍺之驅動電流之改進來自於至少二個來源，亦即：(1)增加垂直晶格不匹配導致增加之壓縮應力轉移並因此獲致較高的電洞移動率；以及(2)增加來自SSOI之雙軸拉張應變之電洞移動率。於其他的實施例中，例如取決於第一和第二半導體材料和電晶體類型，該雙軸應變可以是壓縮應變。
於此處所揭示之實施例中，第一半導體材料104之雙軸應變之大小為使得第一半導體材料104之橫向晶格常數為實質上等於未受應變之第二半導體材料109之晶格常數。因此，在雙軸應變之第一半導體材料104與第二半導體材料109之間實質上沒有橫向晶格不匹配。其所成例子為第3圖中所示之電晶體。此處，第一半導體材料104(例如，矽)之雙軸拉張應變為使得晶格參數係實質上等於未受應變矽/鍺合金之晶格參數。然而，甚至於此情況，實驗顯示若對於SSOI不多於SOI，則由嵌入之矽/鍺之該驅動電流改進相等。
又於其他的實施例，雙軸應變之大小為可以使得第一半導體材料104之雙軸應變晶格具有與未受應變之嵌入之第二半導體材料109之晶格常數不同之晶格常數。若該第二半導體材料109為磊晶生長於該第一半導體材料104之此種受應變之晶格上，則取決於該第一半導體材料104之 雙軸應變晶格之橫向晶格常數，可於該第二半導體材料109中產生壓縮應力或拉張應力。
又於此處所揭示之另一個實施例中，介面部分116延伸之深度，係使得在第二半導體材料109下方之第一半導體材料104之厚度118約為10nm或更少。厚度118可以是在與關於第1和2圖中之第一半導體材料4之厚度18相同的間距內。再者，介面部分116距通道區112之橫向距離120可以是與第1圖中所示之電晶體2之橫向距離20相同的值。
第3圖中所示之電晶體並不包括應力覆蓋層。又於另一個實施例中，電晶體102可以包括應力覆蓋層，例如應變蝕刻終止層。於第3圖中所示之PMOS電晶體之情況，此種應力覆蓋層可以是壓縮覆蓋層。
製造第3圖中所示類型之電晶體之方法係參照第4至8圖而作說明。第4圖顯示於適當基板142上之模板半導體(template semiconductor)140。於第4圖所示實施例中，模板半導體140為矽/鍺而基板142為矽。可使用如此技術中已知之許多的變化。舉例而言，模板半導體140可形成於氧化的矽基板上。於模板半導體140上，第一半導體材料104(於所描述實施例中為矽)被磊晶生長。於第一半導體材料104之磊晶生長製程期間，模板半導體140作用為模板，其中，取決於晶格不匹配於下方模板半導體層140之程度，可以沉積新沉積的第一半導體材料104以便實質呈現由模板半導體140所給定的結晶組構。由此，某種程 度之應變被賦予新生長的第一半導體材料104。因為矽/鍺較矽具有較大的晶格常數，因此矽於矽/鍺模板上生長有雙軸拉張應變。矽/鍺模板之較大鍺含量，致使於第一半導體材料104中有較大的拉張應變。依照一個實施例，於模板半導體140中之鍺含量約為10至50%之間。依照另一個實施例，於模板半導體中之鍺含量約為15至40%之間。又依照另一個實施例，於模板半導體中之鍺含量約為20至40%之間。又依照另一個實施例，於模板半導體中之鍺含量約為25至40%之間。又依照另一個實施例，於模板半導體中之鍺含量約為25至35%之間。又依照另一個實施例，於模板半導體中之鍺含量約為20至30%之間。取決於第一半導體材料之組成與於該第一半導體材料中所希望之應力類型，而可選擇其他的模板半導體。
依照此處所揭示之一個實施例，於該模板半導體140上之第一半導體104然後黏接(bond)於目標基板146之表面144。目標基板146有時稱之為處理晶圓(handle wafer)。於此處所揭示之一個實施例中，目標基板146之表面144為絕緣表面。例如，目標基板146可以由絕緣層106所覆蓋之基板108所組成，如第4圖中所示。於第4圖中所示實施例中，基板108為矽而絕緣層106為二氧化矽。然而，可以代之使用於此技術中已知用於基板108和絕緣層106之任何適當的材料。於另一實施例中，目標基板146可以由絕緣材料(例如，玻璃)組成。依照此處所揭示之另一實施例，在黏接製程(bonding process)(例 如，藉由氧化第一半導體104之表面)之前，絕緣層106可以形成在第一半導體104之表面。於此方式，基板108不須具有絕緣層106以便形成於應變之絕緣體上覆之半導體(strained semiconductor on insulator)。
黏接製程可以是任何適當用來黏接第一半導體材料104至目標半導體140的製程。尤其是，黏接製程可以是任何適當用來黏接第一半導體材料104至絕緣材料106的製程。於黏接第一半導體材料104至目標基板146後，將模板半導體140和其基板142去除，由此暴露應變之第一半導體材料104之表面148，該第一半導體104係相對於該基板108。於此種方式，形成於第5圖中所示之位於絕緣層106上之應變矽104。實驗證明應變之第一半導體材料104維持來自模板半導體140原來的應變，甚至於去除模板半導體140(連同基板142)後，亦即，第一半導體材料104維持該矽/鍺模板之應變。可藉由任何適當的製程施行該模板半導體140之去除，上述適當的製程包括化學機械拋光(CMP)、蝕刻、分離(splitting)等。
第6圖顯示於絕緣體106上之雙軸應變第一半導體層104於進一步之先進製造階段，其中電晶體102之閘極絕緣層127已形成於第一半導體104上。於閘極絕緣層127上已形成有閘電極126。可藉由各自側壁間隔件122和適當的蓋層(cap layer)123而封裝閘電極126，如第6圖中所示。可根據已建立完備之MOS技術形成於第6圖中所示之半導體裝置。於圖案化該閘電極126期間，亦可形成 蓋層123，並可於其後根據已建立完備之技術形成側壁間隔件122。再者，於第6圖中，已執行蝕刻製程用由側壁間隔件122所界定之對應之偏移(offset)120以產生鄰接閘極電極之凹部(recess)109r。形成凹部109r至預定的深度119。偏移120之可能的範圍與相關於第1圖之實施例之特定偏移20相同。
第7圖顯示電晶體102於進一步之先進製造階段。此處，第二半導體材料109已磊晶生長於凹部109r。於第二半導體材料110之磊晶生長製程期間，第一半導體材料104可作用為模板，其中，取決於晶格不匹配於下方第一半導體層104之程度，可以沉積新沉積之第二半導體材料109，以便實質呈現由第一半導體材料104所給定的晶格組構。由此，取決於第一半導體材料104和第二半導體材料109之晶格不匹配，某種程度之應變係加諸於新生長的第二半導體材料109。
依照此處所揭示之一個實施例，在凹部中形成的第二半導體材料109之組成相同於模板半導體之組成，該模板半導體已用來引發於第一半導體104中之雙軸應變。於此情況中，當能透過先前的製程步驟而維持應變時(該應變由例示於第3至8圖之實施例實驗證明)，未受應變之第二半導體109之平面中晶格常數匹配雙軸應變之第一半導體材料之平面中晶格常數。於遍及顯示於第3至8圖之實施例中，第二半導體材料109和模板半導體材料140為包含約20%鍺之矽/鍺合金。於其他實施例中，第二半導體 材料109以及模板半導體材料140可以包含不同量之鍺。又於另一個實施例中，於第二半導體材料109中之鍺含量可以不同於模板半導體140中之鍺含量。又於另一個實施例中，第二半導體材料109相較於模板半導體140可包括不同的元素。應了解到，於沉積第二半導體材料109於該凹部109r中的期間，當由裝置特性所需要時可加入鍺濃度或任何另外的摻雜劑濃渡。再者，所希望之橫向或垂直摻雜劑濃渡分佈可藉由任何適當的方法(例如，藉由植入序列)而產生於第二半導體材料109中，可能結合側壁間隔件121、122之個別中間製造狀態以便獲得所需要的平面中和平面外摻雜劑分佈(未顯示)。
如第7圖中所示，凹部109r之預定深度119對應於第二半導體材料110下方之第一半導體材料104之各自厚度118。該第一半導體材料104之厚度118可特別在關於第1圖之厚度18之特定範圍之其中之一範圍改變。例如，依照一個實施例，於第二半導體層110下方之第一半導體層104之厚度約為10nm或更少，例如，5nm。應該了解到，於該第一半導體材料104之厚度於第二半導體材料109下方改變之情況，該述語“第二半導體材料109下方之第一半導體材料104之厚度”係為該第一半導體材料104在該第二半導體材料109下方具有之最小厚度值。再者，於第7圖中，側壁間隔件122已使用側壁間隔件121作為模板而形成。如上所述，側壁間隔件122可用作為用於摻雜劑材料之植入遮罩。
第8圖顯示於進一步先進製造階段之電晶體102。於此，電晶體102已用受應力層(stressed layer)150(例如，應變之蝕刻終止層)覆蓋。例如，受應力層150可由二氧化矽(SiO2 )形成。於第8圖所示實施例中，側壁間隔件121、122已維持於受應力覆蓋層150之下。實驗已顯示，關於來自範例P通道電晶體102之上之壓縮覆蓋層之驅動電流改進，在雙軸應變矽中之約20%鍺之嵌入之矽/鍺(具有約20%鍺之矽/鍺模板半導體)剛好有效，若不超過此量的話，如其在未受應變之絕緣體上覆矽的情形。因為，由於在模板半導體和於嵌入之矽/鍺相等之鍺含量，晶格不匹配僅於平面方向外產生。此已經說明了嵌入之矽/鍺於SSOI上之巨大的電位。
依照另一個實施例，於沉積受應力層150之前去除側壁間隔件121。依照另一個實施例，於沉積受應力層150之前去除側壁間隔件121和側壁間隔件122。可藉由施行任何適當的方法(例如藉由選擇性蝕刻製程)去除側壁間隔件121、122。
第9至15圖顯示此處所揭示之各種其他實施例，例如，於相同的基板上用不同的應變水準形成不同的電晶體類型。第9圖顯示具有第一類型電晶體202a和第二類型電晶體202b之半導體裝置201之範例實施例。電晶體202a和202b係藉由隔離結構252(譬如淺溝槽隔離等)彼此隔離及與其他電晶體和/或裝置隔離。於第9圖中，第一類型電晶體為P通道電晶體而第二類型電晶體為N通道電晶
體。
第一電晶體202a包括於絕緣體206之上之第一半導體材料204a。第一半導體材料204a被雙軸應變。包括第二半導體材料210a之源極/汲極區係嵌入於第一半導體材料204a中。第一電晶體202a之通道區212a延伸於源極/汲極區之間，該通道區212a包括第一半導體材料204a。關於未應變之第一半導體材料，於第一半導體材料204a中之雙軸應變作用以影響朝與該第一半導體材料204a與第二半導體材料210a間之通道區212a成傾斜之方向延伸之介面部分216a處之晶格不匹配，以便增加從該第二半導體材料210a至通道區212a之應變轉移。閘極絕緣層227係形成於通道區212a之上。閘電極226係形成於閘極絕緣層227上。
第三半導體材料204b係形成於隔離層206上。藉由適當的隔離結構(例如，淺溝槽隔離結構252)而分離該第一半導體材料204a和該第三半導體材料204b。溝槽隔離結構252之溝槽可向下延伸至絕緣體206。第三半導體材料204b被雙軸應變。第二電晶體202b之源極/汲極區包括嵌入於第三半導體材料204b中之第四半導體材料210b。第二電晶體202b之通道區212b延伸於源極/汲極區之間，該通道區212b包括第三半導體材料204b。關於未應變之第三半導體材料，於第三半導體材料204b中之雙軸應變作用以影響朝與該第三半導體材料204b與第四半導體材料210b間之通道區212b成傾斜的方向延伸之介面部 分216b處之晶格不匹配，以便增加從該第四半導體材料210b至通道區212b之應變轉移。閘極絕緣層227b係形成於通道區212b之上。閘電極226b係形成於閘極絕緣層227b上。
第一半導體材料204a與第三半導體材料204b的應變狀態不同。應變狀態差異包含相同應變類型和不同應變類型之不同應變值。例如，於第9圖所示實施例中，應變狀態之應變差異為應變值差異，而第一和第三半導體材料呈現拉張應變。於另一個實施例中，第一半導體材料可呈現拉張應變而第三半導體材料可呈現壓縮應變。又於另一個實施例中，第一半導體材料呈現壓縮應變而第三半導體材料呈現拉張應變。獨立地應變狀態，第一和第三半導體材料可以具有不同或相同的組成。依照一個實施例，該第一半導體材料204a和第三半導體材料204b具有相同的組成。例如，於第9圖所示實施例中，第一半導體材料204a和第三半導體材料204b皆為矽製成。於其他實施例中，第一半導體材料204a和第三半導體材料204b具有不同的組成。又於其他的實施例中，第一半導體材料和第三半導體材料為實質相同，亦即，依照此種實施例，第一和第三半導體材料可由具有相同應變狀態和相同組成之矽層組成。此種矽層可用關於第4至5圖之說明產生。
可藉由具體實施上述關於電晶體102所揭示之特徵而製造為P通道電晶體(PMOS)之第一電晶體202a。可以N通道電晶體(NMOS)之型式提供第二電晶體202b。雖 然第9圖中所示之NMOS電晶體202b具有凹入的第四半導體材料，但是可製造其他沒有凹入的第四半導體材料的實施例。於具有不同雙軸應變狀態之材料上形成P通道電晶體和N通道電晶體之一個優點為可增強各自電晶體之個別效能。另一個優點為，可以改進P通道電晶體和N通道電晶體之間之效能平衡。
第10至15圖顯示其中具有二個不同電晶體類型之半導體裝置可被製造成為具有不同雙軸應變之二種半導體材料之範例實施例。第10圖顯示於適當基板242上之模板半導體240。於第10圖中所示實施例中，基板242為矽。可使用此技術方面已知的許多變化。例如，模板半導體240可形成於氧化的矽基板上。模板半導體240包括二個具有不同組成的區域：第一模板半導體240a和第二模板半導體240b。依照一個實施例，第一模板半導體240a和第二模板半導體240b可用相同的元素(例如，矽和鍺)形成，但是有不同的組成，例如，第一模板半導體240a可具有35%之鍺含量，而第二模板半導體240b可具有約20%之鍺含量。又於其他的實施例中，第一模板半導體240a為矽/鍺而第二模板半導體240b為矽/碳。於諸實施例中其中該第一模板半導體和第二模板半導體之至少其中一者為矽/鍺，應了解到該等矽/鍺材料之任何其中一者可以具有如關於模板半導體材料140所揭示之組成。
於第10至11圖所例示之實施例中，在第一模板半導體240a和第二模板半導體240b上，生長覆蓋該第一模板 半導體240a和第二模板半導體240b兩者之第一半導體層204。於第10圖中所例示之實施例，該第一半導體材料204為矽。於其他實施例中，該半導體層204可以是用於製造電晶體之任何其他適當的材料，尤其是N通道電晶體和P通道電晶體。例如，半導體層204可以是半導體合金(例如，矽/鍺)。由於第一模板半導體240a和第二模板半導體240b之不同的組成，因此於第一半導體層204中產生不同的應變狀態。例如，於所例示之實施例中，因為該第一模板半導體具有較高的鍺含量，因此引發於第一半導體層204之第一部分240a(其已生長於第一模板半導體240a上)中之雙軸拉張應變係為於引發於第一半導體層204之第二部分240b(其已生長於第二模板半導體240b上)中之雙軸拉張應變。
依照此處所揭示之另一實施例，於模板半導體240上之第一半導體層204係隨後黏接於目標基板246之表面244。目標基板246有時稱之為處理晶圓(handle wafer)。目標基板246可以有與揭示於關於上述目標基板146相同的特徵。例如，目標基板146可以由絕緣體層206所覆蓋之基板208所組成。
如關於第4至5圖實施例所敘述，黏接製程可以是用來黏接第一半導體材料204至目標半導體246之任何適當的製程。尤其是，黏接製程可以是用來黏接第一半導體材料204至絕緣體206之任何適當的製程。於黏接第一半導體材料204至目標基板246之後，將半導體240與其基板 242移除，由此暴露相對於該基板之該應變第一半導體材料204之表面248。於此方式，形成於第11圖中所示在絕緣體206上之應變矽204，其中該第一半導體材料204之第一部分204a對應於第9圖中之第一半導體材料204a，以及該第一半導體層204之第二部分204b對應於第9圖中之第三半導體材料204b。該第一半導體材料和該第三半導體材料在其間形成介面251。可藉由任何適當的製程(包含化學機械拋光(CMP)、蝕刻、分離等製程)來執行模板半導體240的去除。
第12圖顯示於進一步之先進製造階段之半導體裝置。在第一半導體材料204a和第二半導體材料204b間之介面251已被移除(例如，往下移除至絕緣體206)以形成開口253。開口253已用適當的材料填滿以形成淺溝槽隔離結構252。
第13圖顯示又進一步先進製造階段之半導體裝置。已執行平面化步驟以獲得平坦的表面構形(topography)。於其他的實施例中，可省略此種平面化步驟。如所示，個別的閘電極226a、226b已形成於個別的閘極絕緣層227a、227b上。藉由各自側壁間隔件222和適當的蓋層223而封裝閘電極。第二電晶體已完全被遮罩層(mask layer)254覆蓋。
第14圖顯示於又進一步先進製造階段之半導體裝置。已藉由執行於此技術方面已知的各向異性蝕刻製程而選擇性地形成凹部209。尤其是，可如關於第6圖之詳細 討論而執行凹部209的形成。
第15圖顯示又進一步先進製造階段之半導體裝置。此處，已藉由磊晶生長第二半導體材料210於第一半導體材料上而填滿凹部209，如關於第7圖之詳細討論。其後，已去除側壁間隔件222和蓋層223以暴露閘電極226a。此種移除能藉由於此技術已知用於各種材料之選擇性的蝕刻製程而實施。接著，沉積應力覆蓋層(第15圖中未顯示)以便獲得第9圖中所示之第一電晶體202a。其後，可以相似方式形成第二電晶體202b以獲得第9圖中所示之第二電晶體202b，或獲得如關於第9圖所提及的第二電晶體。
應提及到為了例示之目的已大略說明了製造第一電晶體202a之範例方法。應了解到也許需要其他的步驟，尤其摻雜製程以在第一、第二、第三和第四半導體材料204a、204b、210a、210b中獲得所希望之摻雜劑分佈。可以根據於此技術中已知之任何適當的製程來執行製造於第一半導體材料204a和第二半導體材料204b之個別電晶體。
反之，於第10至15圖例示實施例中，第一半導體材料204a和第三半導體材料204b係由相同的材料層204形成而不同之處僅在於應變，依照另一實施例，第一半導體材料304a和與該第一半導體材料304a有不同組成之第三半導體材料304b被選擇生長於設在該基板342上之共同模板半導體材料340之上，如第16圖中所示。由於第一半導體材料和第三半導體材料之不同的晶格常數，而可於第一半導體材料304a和第三半導體材料304b中獲得不同的應 變狀態。相似於第4和5圖以及第10和11圖，藉由晶圓黏接和後續模板半導體340的去除，可形成應變之絕緣體上覆半導體，該應變之半導體具有不同之組成和/或應變之區域304a、304b。包括位於絕緣體306上之應變半導體層304之半導體單元，其依次由基板308所承載，該半導體單元可用來替代於第9至15圖之實施例中在絕緣體206和基板208上之半導體層204。於此種應用中，可選擇第一半導體材料304a和第三半導體材料304b來最佳化第一和第二電晶體202a和202b之效能。可根據先前技術中已知的任何適當的製程來執行製造於第一半導體材料304a和第二半導體材料304b處之個別的電晶體。
此處所揭示之標的發明內容之原理能夠使用與習知方法製程高度相容性。結果，可獲得增強之整個的裝置效能，且不會不適當地造成製程複雜性。於一個例示實施例中，第二半導體材料可由矽/鍺組成，於P通道電晶體之主動區中之圖案化矽/鍺可於其中提供增強的電洞移動率。於其他例示實施例中，可以使用相較於矽有較小的自然晶格常數之半導體，由此引發相較於矽/鍺之反向應變特徵。於一些例示實施例中，可對二個電晶體執行共同的製程序列來形成包含於該二個電晶體中之半導體材料，由此提供減少之製程複雜性，同時，於其他的例示實施例中，可藉由於不同的電晶體類型獨立地提供個別的半導體合金，而達成增強在設計相關於摻雜劑濃度、半導體材料的類型、其中的濃度梯度之個別的特徵上的彈性。對於此目的，於一 些例示實施例中，可使用有效的磊晶生長技術結合選擇性蝕刻步驟，用於以共同製程來凹入電晶體之一個或多個主動區域，並接著用適當的半導體材料再填滿該等凹部。又於其他的例示實施例中，可根據離子植入製程形成例如第二和第四半導體材料之半導體材料，其中於加入用來形成半導體合金之所希望的原子晶種後，可以使用適當的預先無定形化(pre-amorphization)步驟結合先進的退火技術來再結晶主動區域。對於此目的，可以使用與前面關於第4至8和9至15圖之說明實質相同的製程步驟，然而，其中取代選擇性地凹入主動區域和再填滿該等凹部，對於植入製程可以使用對應的遮罩而不需要選擇性地去除主動區域之材料。再者，於此情況，可提供對應的遮罩層呈阻劑遮罩(resist mask)的形式，由此有助於減少製程複雜度。再者，亦可藉由離子植入製程形成模板層140、240、340。
以上所揭示之特定實施例僅作例示用，因為對於熟悉該技術領域者而言，藉助此處之教示而能以不同但等效之方式修改及實施本發明是顯而易見的。例如，以上所提出之製程步驟可以不同順序執行。再者，除了以下附加之申請專利範圍所敘述者之外，在此所示之架構或設計細節並非意欲限制。因此，很明顯的是，可在本發明之精神和範疇內改變或修改以上所揭示之特定實施例及所思及之所有此等變化。由此，本發明所要求保護者係如附加之申請專利範圍所提出者。
2‧‧‧PMOS電晶體
4‧‧‧第一半導體材料
6‧‧‧絕緣體
8‧‧‧基板
9‧‧‧第二半導體材料(矽/鍺合金)
10‧‧‧源極/汲極區
12‧‧‧通道區
14‧‧‧介面
16‧‧‧介面部分
18‧‧‧厚度
20‧‧‧距離
22‧‧‧側壁間隔件
24‧‧‧側壁
26‧‧‧閘電極
28‧‧‧遮罩
30‧‧‧橫向介面部分
102‧‧‧PMOS電晶體
104‧‧‧第一半導體材料
106‧‧‧上絕緣層
108‧‧‧基板
109‧‧‧第二半導體材料
109r‧‧‧凹部
110‧‧‧源極/汲極區(第二半導體材料)
112‧‧‧通道區
116‧‧‧介面部分
118‧‧‧厚度
119‧‧‧深度
120‧‧‧距離(偏移)
121、122‧‧‧側壁間隔件
123‧‧‧蓋層
126‧‧‧閘電極
127‧‧‧閘極絕緣層
132‧‧‧表面
140‧‧‧模板半導體(模板半導體材料)
142‧‧‧基板
144‧‧‧表面
146‧‧‧目標基板
148‧‧‧表面
150‧‧‧受應力層(受應力覆蓋層)
201‧‧‧半導體裝置
202a‧‧‧第一類型電晶體
202b‧‧‧第二類型電晶體
204‧‧‧第一半導體層(第一半導體材料)(應變矽)
204a‧‧‧第一半導體材料
204b‧‧‧第三半導體材料
206‧‧‧絕緣體
208‧‧‧基板
209‧‧‧凹部
210、210a‧‧‧第二半導體材料
210b‧‧‧第四半導體材料
212a、212b‧‧‧通道區
216a、216b‧‧‧介面部分
222‧‧‧側壁間隔件
223‧‧‧蓋層
226、226a、226b‧‧‧閘電極
227、227a、227b‧‧‧閘極絕緣層
240‧‧‧模板半導體
240a‧‧‧第一模板半導體(第一部分)
240b‧‧‧第二模板半導體(第二部分)
242‧‧‧基板
244‧‧‧表面
246‧‧‧目標基板
248‧‧‧表面
251‧‧‧介面
252‧‧‧隔離結構(淺溝槽隔離結構)
253‧‧‧開口
254‧‧‧遮罩層
304‧‧‧應變之半導體層
304a‧‧‧第一半導體材料(應變之區域)
304b‧‧‧第三半導體材料(應變之區域)
306‧‧‧絕緣體
308‧‧‧基板
340‧‧‧模板半導體材料
342‧‧‧基板
藉由參照以上敘述結合附圖可了解本揭示內容，其中相似之元件符號識別相似之元件，且其中：第1至2圖示意地顯示依照此處所揭示之例示實施例之包括電晶體之半導體裝置之剖面圖；第3圖示意地顯示此處所揭示之包括根據雙軸應變第一半導體所形成之電晶體之半導體裝置之部分剖面圖；第4至8圖示意地顯示第3圖所示類型之半導體裝置於各種製造階段期間之剖面圖；第9至15圖示意地顯示此處所揭示之包括根據具有不同應變區域之雙軸應變第一半導體所形成之二種不同電晶體類型之半導體裝置之剖面圖；以及第16至17圖示意地顯示此處所揭示之包括不同之雙軸應變半導體組成之區域之半導體裝置之剖面圖。
雖然此處所揭示之發明標的內容易受到各種修改和替代形式之影響，但是該等發明標的內容之特定實施例已藉由圖式中實例之方式顯示和予以詳細說明。然而，應了解到此處特定實施例之說明並不欲限制本發明於所揭示之特定形式，反之，本發明將涵蓋所有落於由所附之申請專利範圍所界定之精神和範圍內之所有的修改、等效者、和變化者。
2‧‧‧PMOS電晶體
4‧‧‧第一半導體材料
6‧‧‧絕緣體
8‧‧‧基板
10‧‧‧源極/汲極區
12‧‧‧通道區
14‧‧‧介面
16‧‧‧介面部分
18‧‧‧厚度
20‧‧‧距離
22‧‧‧側壁間隔件
24‧‧‧側壁
28‧‧‧遮罩

Claims (17)

  1. 一種製造積體電路之方法，包括：提供包括雙軸應變之第一半導體材料之基底；黏接該基底於基板；暴露該雙軸應變之第一半導體材料之表面之至少一部分，該表面係相對於該基板；以及嵌入第二半導體材料於該雙軸應變之第一半導體材料中，而使得該第二半導體材料之一部分定義第一電晶體之複數個源極/汲極區之至少一部分，其中，該源極/汲極區之間具有通道區，該通道區包括該雙軸應變之第一半導體材料，於該第一半導體材料中之該雙軸應變作用以影響於該通道區中之該第一半導體材料與該第二半導體材料之間之介面部分處之晶格不匹配，以便增加進入該通道區內之應變轉移，其中，於該第一半導體材料中之該雙軸應變為第一類型之應變，而該第二半導體材料引發該通道區中之第二類型之應變，該第二類型之應變不同於該第一類型之應變。
  2. 如申請專利範圍第1項之方法，其中：該基底包括該雙軸應變之第一半導體材料和第三半導體材料，該第三半導體材料與該雙軸應變之第一半導體材料不同處在於應變狀態和組成之至少其中之一；暴露該應變之第一半導體材料之至少一部分復包 括暴露該第三半導體材料以便暴露該第三半導體材料之表面之至少一部分，該第三半導體材料之該表面係相對於該基板；以及於該第三半導體材料中形成第二電晶體。
  3. 如申請專利範圍第2項之方法，其中，該第一電晶體和該第二電晶體之其中之一為P通道電晶體而另一者為N通道電晶體。
  4. 如申請專利範圍第1項之方法，其中，提供該基底包含：提供模板半導體材料；以及生長該第一半導體材料於該模板半導體材料上，其中，該模板半導體材料之晶格常數不同於該第一半導體材料之晶格常數，由此生長具有該雙軸應變之該第一半導體材料。
  5. 如申請專利範圍第2項之方法，其中，提供該基底包含：提供模板半導體材料；選擇性地生長該第一半導體材料於該模板半導體材料之上，其中，該模板半導體材料之晶格常數不同於該第一半導體材料之晶格常數，由此生長具有該雙軸應變之該第一半導體材料；以及選擇性地生長該第三半導體材料於該模板半導體材料之上。
  6. 如申請專利範圍第2項之方法，其中，提供該基底包 含：提供第一模板半導體材料；提供第二模板半導體材料，該第二模板半導體材料具有的晶格常數不同於該第一模板半導體材料之晶格常數；以及生長該第一半導體材料於該第一模板半導體材料和該第二模板半導體材料上，其中，該第一模板半導體材料之晶格常數不同於該第一半導體材料之晶格常數，由此生長具有該雙軸應變之該第一半導體材料。
  7. 如申請專利範圍第4項之方法，其中，暴露該應變之第一半導體材料包括從該應變之第一半導體材料去除該模板半導體材料。
  8. 如申請專利範圍第1項之方法，其中，該第一半導體材料為矽。
  9. 如申請專利範圍第1項之方法，其中，該第二半導體材料為矽/鍺合金。
  10. 如申請專利範圍第4項之方法，其中，該模板半導體為矽/鍺合金。
  11. 如申請專利範圍第4項之方法，其中，該第二半導體與該模板半導體具有相同的組成。
  12. 如申請專利範圍第1項之方法，其中：該第一類型之應變為拉張應變而該第二類型之應變為壓縮應變；以及相較於未受應變之第一半導體材料，於該第一半 導體材料中之該雙軸應變作用以增加於該通道區中之該第一半導體材料與該第二半導體材料之間之該介面部分處之晶格不匹配。
  13. 如申請專利範圍第1項之方法，其中，嵌入第二半導體材料包括：於該雙軸應變之第一半導體材料中藉由選擇性地去除該第一半導體材料之一部分而形成凹部；以及於該凹部中形成該第二半導體材料。
  14. 如申請專利範圍第1項之方法，復包括於該第一電晶體之上形成應力層。
  15. 一種半導體裝置，包括：形成於基板上方之電晶體；位於絕緣體之上之第一半導體材料層，該第一半導體材料層係被雙軸應變的；複數個源極/汲極區，包括嵌入於該第一半導體材料中之第二半導體材料；於該源極/汲極區之間的通道區，該通道區包括該第一半導體材料；以及介於該第一及第二半導體材料之間之介面部分，其中，該介面部分延伸至預定的深度，其中，在該第二半導體材料下方之該第一半導體材料之厚度為約10 nm或更小。
  16. 如申請專利範圍第15項之半導體裝置，復包括：位於該絕緣體之上之第三半導體材料；以及 包括該第三半導體材料之第二電晶體，其中，該第一半導體材料與該第三半導體材料不同處在於應變狀態和組成之至少其中之一。
  17. 如申請專利範圍第16項之半導體裝置，其中，該電晶體和該第二電晶體之其中之一為P通道電晶體而另一者為N通道電晶體。
TW097103409A 2007-01-31 2008-01-30 具有在應變之絕緣體上覆半導體基板上之嵌入的矽／鍺材料的電晶體 TWI408751B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102007004861A DE102007004861B4 (de) 2007-01-31 2007-01-31 Transistor mit eingebettetem Si/Ge-Material auf einem verspannten Halbleiter-auf-Isolator-Substrat und Verfahren zum Herstellen des Transistors
US11/843,358 US7763515B2 (en) 2007-01-31 2007-08-22 Transistor with embedded silicon/germanium material on a strained semiconductor on insulator substrate

Publications (2)

Publication Number Publication Date
TW200842983A TW200842983A (en) 2008-11-01
TWI408751B true TWI408751B (zh) 2013-09-11

Family

ID=39597378

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097103409A TWI408751B (zh) 2007-01-31 2008-01-30 具有在應變之絕緣體上覆半導體基板上之嵌入的矽／鍺材料的電晶體

Country Status (4)

Country Link
US (1) US7763515B2 (zh)
DE (1) DE102007004861B4 (zh)
TW (1) TWI408751B (zh)
WO (1) WO2008094699A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106062953A (zh) * 2013-12-27 2016-10-26 英特尔公司 用于CMOS的双轴向拉伸应变的Ge沟道

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009006800B4 (de) * 2009-01-30 2013-01-31 Advanced Micro Devices, Inc. Verfahren zur Herstellung von Transistoren und entsprechendes Halbleiterbauelement
US8841177B2 (en) 2012-11-15 2014-09-23 International Business Machines Corporation Co-integration of elemental semiconductor devices and compound semiconductor devices
US9704881B2 (en) * 2015-09-21 2017-07-11 Globalfoundries Inc. Semiconductor device with reduced poly spacing effect

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911379B2 (en) * 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
CN1774799A (zh) * 2003-03-07 2006-05-17 琥珀波系统公司 浅槽隔离方法
US20060189053A1 (en) * 2005-02-22 2006-08-24 Chih-Hao Wang PMOS transistor with discontinuous CESL and method of fabrication
TW200631104A (en) * 2005-01-31 2006-09-01 Advanced Micro Devices Inc In situ formed halo region in a transistor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050070070A1 (en) * 2003-09-29 2005-03-31 International Business Machines Method of forming strained silicon on insulator
US6949482B2 (en) * 2003-12-08 2005-09-27 Intel Corporation Method for improving transistor performance through reducing the salicide interface resistance
US7223994B2 (en) * 2004-06-03 2007-05-29 International Business Machines Corporation Strained Si on multiple materials for bulk or SOI substrates
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US7199451B2 (en) * 2004-09-30 2007-04-03 Intel Corporation Growing [110] silicon on [001]-oriented substrate with rare-earth oxide buffer film
US20060118878A1 (en) * 2004-12-02 2006-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS device with selectively formed and backfilled semiconductor substrate areas to improve device performance
US7138309B2 (en) * 2005-01-19 2006-11-21 Sharp Laboratories Of America, Inc. Integration of biaxial tensile strained NMOS and uniaxial compressive strained PMOS on the same wafer
US7164163B2 (en) * 2005-02-22 2007-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with hybrid-strain inducing layer
US8105908B2 (en) 2005-06-23 2012-01-31 Applied Materials, Inc. Methods for forming a transistor and modulating channel stress

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911379B2 (en) * 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
CN1774799A (zh) * 2003-03-07 2006-05-17 琥珀波系统公司 浅槽隔离方法
TW200631104A (en) * 2005-01-31 2006-09-01 Advanced Micro Devices Inc In situ formed halo region in a transistor device
US20060189053A1 (en) * 2005-02-22 2006-08-24 Chih-Hao Wang PMOS transistor with discontinuous CESL and method of fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106062953A (zh) * 2013-12-27 2016-10-26 英特尔公司 用于CMOS的双轴向拉伸应变的Ge沟道
CN106062953B (zh) * 2013-12-27 2020-01-21 英特尔公司 用于CMOS的双轴向拉伸应变的Ge沟道

Also Published As

Publication number Publication date
US7763515B2 (en) 2010-07-27
US20080179628A1 (en) 2008-07-31
WO2008094699A1 (en) 2008-08-07
TW200842983A (en) 2008-11-01
DE102007004861B4 (de) 2010-02-18
DE102007004861A1 (de) 2008-08-14

Similar Documents

Publication Publication Date Title
TWI431760B (zh) 包括具有用於產生拉伸及壓縮應變之嵌入ｓｉ／ｇｅ材料之ｎｍｏｓ及ｐｍｏｓ電晶體之半導體裝置
TWI495101B (zh) 藉由使用包含具有高共價半徑之原子的嵌入半導體層之用於矽基電晶體中工程應變之技術
TWI453900B (zh) 於薄ｓｏｉ電晶體中之嵌入應變層以及其形成方法
JP4937263B2 (ja) Ｎｍｏｓトランジスタおよびｐｍｏｓトランジスタに凹んだ歪みのあるドレイン／ソース領域を形成する技術
TWI511273B (zh) 用於藉由使汲極及源極區凹陷而於電晶體中緊鄰通道區提供應力源之技術
TWI438847B (zh) 阻止電晶體閘電極之預非晶化
TWI469344B (zh) 具有包含效能增進材料成分之受應變通道區的電晶體
TWI424566B (zh) 具有增加之臨限穩定性而沒有驅動電流降級之電晶體裝置及其製造方法
TWI421979B (zh) 形成具有不同特性之結晶半導體區域之基板的方法
CN101536175A (zh) 包括引发不同类型应变的隔离沟槽的半导体器件
US8062952B2 (en) Strain transformation in biaxially strained SOI substrates for performance enhancement of P-channel and N-channel transistors
TWI408751B (zh) 具有在應變之絕緣體上覆半導體基板上之嵌入的矽／鍺材料的電晶體
JP5666451B2 (ja) アクティブ層の厚み減少を伴う歪トランジスタを形成するための構造歪を与えられた基板
US8329531B2 (en) Strain memorization in strained SOI substrates of semiconductor devices
KR101378987B1 (ko) 인장성 스트레인 및 압축성 스트레인을 생성시키기 위한 임베드된 Ｓｉ/Ｇｅ 물질을 갖는 ＮＭＯＳ 및 ＰＭＯＳ 트랜지스터를 포함하는 반도체 디바이스
KR101083427B1 (ko) 서로 다른 특성을 갖는 결정질 반도체 영역을 갖는 기판을제조하는 방법
WO2010022972A1 (en) A structured strained substrate for forming strained transistors with reduced thickness of active layer

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees