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TWI400745B - 選擇性磊晶製程控制 - Google Patents

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TWI400745B
TWI400745B TW097100734A TW97100734A TWI400745B TW I400745 B TWI400745 B TW I400745B TW 097100734 A TW097100734 A TW 097100734A TW 97100734 A TW97100734 A TW 97100734A TW I400745 B TWI400745 B TW I400745B
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林啟華
金以寬
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應用材料股份有限公司
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Description

選擇性磊晶製程控制
本發明實施方式大致是與電子元件製程相關，詳言之，是與在形成電子元件的同時沉積含矽膜層的方法有關。
隨著小型電晶體的需求升高之際，製造超淺源極/汲極接合區也變成製程上的一大挑戰。一般來說，次一百奈米互補式金氧半導體(complementary metal－oxide semiconductor,CMOS)元件的接合區深度必需小於30奈米。通常使用選擇性磊晶沉積方式來形成含矽材料(例如，Si、SiGe和SiC)的磊晶層到接合區中。一般來說，選擇性磊晶沉積容許磊晶層(即，表層)在矽圍繞區中生長，同時則不會有介電區域生長。可使用選擇性磊晶在半導體元件中製造出特徵區域，例如凸出的源極/汲極區、源極/汲極延伸區、有塗層的插塞(plugs)或雙極元件的底層沉積。
一般來說，選擇性磊晶製程涉及沉積反應與蝕刻反應。此沉積反應與蝕刻反應係以對磊晶層與多晶層不同的反應速率同時發生。在沉積期間，在單晶表面上生成一磊晶層，同時在至少一第二層(a secondary film)上(例如，一現存的多晶層和/或一非晶層)沉積一多晶層。但是，所沉積的多晶層是以比蝕刻磊晶層更快的速率蝕刻。因此，藉由改變蝕刻氣體的濃度，選擇性製程的淨反應將導致磊晶材料的沉積及限制或沒有多晶材料的沉積。舉例來說，一選擇性磊晶製程可 導致在一單晶矽表面生成一含矽材料的磊晶層但是間隔物上則完全不會友沉積物。
含矽材料的選擇性磊晶製程已成為在生成凸出的源極/汲極和源極/汲極延伸特徵時，例如在生成含矽MOSFET元件時，非常有用的技術。利用蝕刻矽表面來製造出一有凹槽的源極/汲極特徵並接著以一選擇性成長的磊晶層(例如，矽鍺材料)來填充該凹槽，可製造出凸出的源極/汲極特徵結構。選擇性磊晶容許原位摻雜時摻雜物幾近完全活化，因此可省略掉後續的退火處理。因此，可利用蝕刻矽及選擇性磊晶來精確地界定出接合區的深度。相反的，超淺源極/汲極接合區不可避免的會導致串聯電阻上升。此外，在生成矽化物時消耗掉的接合區也會導致串聯電阻進一步升高。為補償消耗掉的接合區，必須在接合區處選擇性地且磊晶地生成一凸出的源極/汲極區。一般來說，此凸出的源極/汲極區乃是不含摻雜物的矽。
但是，目前的選擇性磊晶製程有一些缺點。為了在目前的磊晶處理中維持選擇性，必須控制前驅物的濃度以及反應溫度，同時在整個反應期間都必須加以調整。如果矽前驅物的用量不足，則蝕刻反應將成為主要反應並使整體反應速率減緩。此外，也可能出現對基板有害的過度蝕刻。相反的，如果蝕刻劑前驅物用量不足的話，則沉積反應速率將成為主要反應並降低在整個基板表面形成單晶和多晶材料的選擇性。此外，目前的選擇性磊晶製程通常需要較高的反應溫度，例如高於800℃、1000℃甚至更高。對製造過程來說， 這樣的高溫並不是想要的，因為會增加熱預算且可能會使基板表面出現不想要的氮化反應。此外，在低於800℃的溫度下同時進行蝕刻與沉積反應的傳統處理，通常生長速率也很低。
因此，亟需一種可選擇性地且磊晶式地沉積矽及含矽化合物的方法。較佳是提供能沉積這類化合物，而非摻雜物，的方法。此外，此方法還必須能以可變的元素濃度來形成含矽化合物，同時具有一較快的沉積速率並維持一製程溫度在約800℃或以下。
依據一實施方式，一種選擇性地且磊晶式地形成一含矽材料在一基板表面上的方法，包含：a)將一包含有一單晶表面和至少一介電表面的基板放置在一處理腔室內，該處理腔室包含一第一區和一第二區；b)將該基板暴露在一含矽沉積氣體下並將該處理腔室內的壓力維持在約50 torr下，以於該單晶表面上生成一磊晶層並在該介電表面上生成一第二材料；c)接著停止該沉積氣體流入該處理腔室內，升高該處理腔室內的壓力並將該基板暴露在一蝕刻氣體下以維持相對來說較高的蝕刻氣體分壓並蝕刻該第二材料；d)接著停止該蝕刻氣體流入該處理腔室內，並流入一清潔氣體到該處理腔室內；及e)接著重複步驟b)、c)、和d)至少一次。
在一實施方式中，該方法更包括控制流入該第一區內和第二區內的氣體流的速率，以提供在該第一區氣流與該第二區氣流的一個比值，並改變該第一區氣流與第二區氣流的比值使得在步驟b)與步驟c)中，該比值並不相同。在特定實施方式中，該第一區包括一內部輻射狀區且該第二區包括一外部輻射狀區且氣體流動的方式是可提供流入該處理腔室內該內部輻射狀區氣流與該外部輻射狀區氣流的一比值(I/O)，並在將該基板暴露在沉積氣體之下時，維持該I/O值約低於1，而在將該基板暴露在蝕刻氣體之下時，維持該I/O值約高於1。依據某些特定實施方式，在沉積氣體流入該處理腔室時，幾乎沒有蝕刻氣體流入該處理腔室中。在一或多實施方式中，在該基板暴露在沉積氣體之下時，此I/O值約在0.2和1.0間，且在該基板暴露在蝕刻氣體之下時，此I/O值是約大於1.0且約低於6.0。
依據某些特定實施方式，在該基板暴露在蝕刻氣體之下時，該處理腔室內的壓力至少約為當該基板暴露在沉積氣體之下時該處理腔室內壓力的兩倍。在一或多實施方式中，在該基板暴露在蝕刻氣體之下時，該處理腔室內的壓力至少約為當該基板暴露在沉積氣體之下時該處理腔室內壓力的2~10倍。依據一或多實施方式，該處理腔室內的溫度是維持在約低於800℃，例如在整個製程期間約低於750℃。
在另一實施方式中，一種選擇性地且磊晶式地形成一含矽材料在一基板表面上的方法，包含：將一包含有一單晶表面和至少一介電表面的基板放置在一處理腔室內，該處理腔 室包含一第一氣流區和一第二氣流區；以一第一壓力將一含矽沉積氣體流入該處理腔室內並進入該第一氣流區及該第二氣流區，以使該第一氣流區及該第二氣流區中的沉積氣體流比值約低於1；接著停止該沉積氣體流入該處理腔室內，升高該處理腔室內的壓力至一第二壓力並以該第一區氣流與該第二區氣流中一蝕刻氣體流的比值約大於1的方式，流入該蝕刻氣體使進入該處理腔室內的一內部輻射狀區與一外部輻射狀區；接著停止該蝕刻氣體流入該處理腔室內，並流入一清潔氣體進入該處理腔室內；及重覆依序流入沉積氣體、流入蝕刻氣體、及流入清潔氣體的步驟直到生成具有欲求厚度的一含矽材料層為止。在一或多實施方式中，蝕刻時所升高的壓力會導致基板溫度上升且在清潔時，壓力下降會導致基板屋度下降。
在一實施方式中，該第二壓力至少為第一壓力的兩倍。在特定實施方式中，該第二壓力約是第一壓力的5~10倍。依據一實施方式，在流入沉積氣體期間，第一區氣流與第二區氣流之比值介於約0.2至1.0間。在一或多實施方式中，在流入蝕刻氣體期間，第一區氣流與第二區氣流之比值是大於約1.0且低於約6.0。
在另一實施方式中，一種選擇性地且磊晶式地形成一含矽材料在一基板表面上的方法，包含：將一包含有一單晶表面和至少一介電表面的基板放置在一處理腔室內，該處理腔室包含一第一氣流區和一第二氣流區；執行一沉積步驟，包括流入一含矽氣體到該處理腔室內同時在該期間內沒有蝕 刻氣體流入該處理腔室內；執行一蝕刻步驟，包括流入一蝕刻氣體到該處理腔室內同時在該期間內沒有含矽氣體流入該處理腔室內；及執行一清潔步驟，在此期間流入一清潔氣體，其中一單次處理循環包括一沉積步驟、一蝕刻步驟及一清潔步驟且重複該處理循環至少一次，且氣體是流入該第一區和該第二區以在每一沉積步驟、蝕刻步驟及清潔步驟期間提供該處理腔室內一壓力及該第一區和第二區之一氣流比值，且該處理腔室內的壓力或該氣流比值兩者中至少一者在該沉積步驟與該蝕刻步驟期間是不同的。在一實施方式中，沉積步驟期間的壓力比蝕刻步驟期間的壓力來得低。在特定實施方式中，處理腔室內較低的壓力使得基板溫度下降。
在一實施方式中，在沉積步驟期間第一區與第二區的氣流比值比蝕刻步驟期間的值來得低。在一實施方式中，第一區包含該處理腔室之一內部輻射狀區且第二區包含該處理腔室之一外部輻射狀區。在特定實施方式中，蝕刻期間的壓力至少為沉積期間壓力的兩倍。在一或多實施方式中，製程是在約低於800℃的溫度下實施。
本發明實施方式大致提供在製造電子元件期間，選擇性地及磊晶式地沉積含矽材料在一基板之單晶表面的方法。將包含一單晶表面(即，矽或矽鍺)和至少一第二表面(例如，氧化物貨氮化物之非晶形表面和/或多晶表面)的圖案化基板，暴露在一磊晶製程中，以於單晶表面上形成一磊晶層同時形 成有限的或沒有多晶層在該第二表面上。依據一或多實施方式，此磊晶製程，又可稱為交替供應氣體製程(alternating gas supply processs,ASG製程)，包括重複一循環之一沉積處理和一蝕刻處理，直到生成一具有欲求厚度的磊晶層為止。AGS製程揭示在共同受讓的美國專利申請案第11/001,774號且公開號為US 2006/0115934的說明書內容中，其標題為「Selective Epitaxy Process with Alternating Gas Supply」。依據一或多實施方式，此交替供應氣體製程可包括重覆一循環之一沉積處理、一蝕刻處理和一清潔處理，直到獲得一具有欲求厚度的磊晶層為止。
在一或多實施方式中，該沉積處理包括將基板表面暴露在內含至少一矽源的沉積氣體下。典型的，該沉積氣體也包括一載氣。在一或多實施方式中，該沉積氣體也可包括一鍺源或一碳源，以及一摻質源。在沉積處理期間，一磊晶層係形成在該基板之單晶表面上，同時一多晶層則係形成在第二表面上，例如一非晶形和/或多晶表面。接著，將基板暴露在蝕刻氣體下。此蝕刻氣體包含一載氣和一蝕刻劑，例如氯氣或氯化氫。此蝕刻氣體可移除沉積處理期間所沉積的含矽材料。依據特定實施方式，在蝕刻處理期間，多晶層係以較磊晶層更快的速率被移除。因此，沉積與蝕刻處理的淨反應可獲致在單晶表面上磊晶生長含矽材料，同時使第二表面上內含多晶矽材料的生長有限，或甚至沒有。在一或多實施方式中，在沉積處理與蝕刻處理期間可調整處理腔室內的壓力，使得蝕刻期間的壓力高於沉積期間的壓力。依據一或多實施 方式，所增加的壓力可導致基板溫度上升。在其他實施方式中，可調整處理腔室內特定區域中的氣體分佈並在沉積處理和蝕刻處理期間加以改變。可視需要重複實施一循環之沉積和蝕刻處理，以獲得一具有欲求厚度的含矽材料層。可以本發明實施方式加以沉積之含矽材料包括矽、矽鍺、矽碳、矽鍺碳、及其之各種摻質變化。
在製程的一實施方式中，使用氯氣作為蝕刻劑可降低整體製程溫度到低於800℃以下。一般來說，沉積處理可在較蝕刻處理更低的溫度下實施，此係因蝕刻劑通常需要較高的溫度才能活化之故。舉例來說，可在約500℃或更低的溫度下熱分解矽烷以沉積矽，同時氯化氫卻需要約700℃或更高的活化溫度才能做為一有效的蝕刻劑。因此，如果再處理期間使用氯化氫，整體製程溫度將會因為需要較高溫度來活化氯化氫之故而上升。氯對整體製程的貢獻在於可降低所需的整體製程溫度。氯可在大約500℃左右的溫度下被活化。因此，相較於使用氯化氫做為蝕刻劑的製程整體溫度來說，藉由在製程中使用氯作為蝕刻劑，可顯著地降低整體製程溫度約200℃至約300℃。此外，氯可以較氯化氫更快的速率來蝕刻含矽材料。因此，氯蝕刻劑可提高整體製程速率。
載氣可以是任何一種適當的惰性氣體或氫氣。雖然可使用諸如氬或氦之類的鈍氣作為載氣，但依據特定實施方式，氮氣是較具經濟效益的載氣。氮氣一般比氫氣、氬氣或氦氣來得便宜。使用氮氣作為載氣的缺點之一是沉積處理期間可能會在基板表面上產生不欲求的氮化。但是，如此則需要諸 如高於800℃的高溫才能使氮氣被活化。因此，在一或多實施方式中，在低於氮氣活化溫度下的製程，可使用氮氣作為惰性載氣。使用氯作為蝕刻劑加上使用氮氣作為載氣這樣兩者的組合，一般來說可提高整體製程的反應速率。
在本文中，「含矽(silicon－containing)」材料、化合物、膜或層一詞必須解釋成包括有一至少內含矽的組合物，其也可包括有鍺、碳、硼、砷、磷、鎵和/或鋁。可將其它元素，例如金屬、鹵素或氫併入至一含矽材料、化合物、膜或層中，併入的濃度通常在ppm範圍。含矽材料之化合物或合金可以縮寫方式來表示，SiC代表矽碳且SiGeC代表矽鍺碳。這些縮寫並不用來表示合乎化學計量的化學方程式，也非用來表示該含矽材料之任一特定的還原/氧化狀態。
依據一或多實施方式，修改該AGS處理以調控在矽結晶基板和介電層之間不同的成核速率和機制。依據本發明一實施方式，在沉積和膜層蝕刻反應期間，單獨將膜層生長反應最佳化並使用一系列交替的沉積及蝕刻處理，可在不損失選擇性的前提下，提供一較高的選擇性生長速率。雖然本發明並不受限於任一理論，在特定實施方式中，可透過調控以下一或多者：沉積和蝕刻劑氣體、氣流分布、基板溫度和一循環之沉積及蝕刻期間的反應器溫度，以提供具有高沉積速率的選擇性製程，而達成抑制介電表面上矽核的生成在其關鍵尺寸之下。在特定實施方式中，於沉積膜層的步驟中，將反應器壓力保持在相當低的壓力下，例如，將壓力控制閥完全打開，並在不引入任何蝕刻劑氣體的情況下將含矽源引入至 處理腔室內。須知也可以其他方式來降低腔室內的壓力。依據一或多實施方式，低壓沉積循環以維持低沉積分壓並利用熱傳導降低晶圓溫度，來達成抑制介電層上生成過量膜核的目的。
在一或多實施方式中，在膜層蝕刻步驟中，利用完全關閉控制閥並將蝕刻劑(如，HCl)氣體而非沉積氣體引入到處理腔室內，來提高反應器中的壓力。依據本明實施方式，此種高壓蝕刻循環可提供高蝕刻分壓並利用熱傳導來升高晶圓溫度，因此可提高膜層的蝕刻效率。利用將沉積和蝕刻步驟的循環時間最佳化，可在矽表面上磊晶生長及介電膜上沒有膜核生成兩者間取得平衡，因而可在不損失選擇性的情況下獲得高選擇性生長速率。
一用來沉積含矽層之磊晶方法的實例，包括載入基板(其通常為圖案化的基板)到處理腔室內，及調整處理腔室內的條件至欲求的溫度與壓力。依據一或多實施方式，將處理腔室內的壓力保持在極低的情況下，例如，低於50 torr。在一特定實施方式中，將壓力降低到大約20 torr左右。當壓力維持在相對低的情況下時，利用流入諸如矽源氣體之類的沉積氣體來開始一沉積處理，以於基板的單晶錶面上生成一磊晶層，同時在基板的非晶形和/或多晶表面上形成多晶層。
依據一或多實施方式，在沉積期間，維持處理腔室內的氣流分布使得一第一區(例如，處理腔室之一內部輻射狀區)比一第二區(處理腔室之一外部輻射狀區)，擁有較多量的沉積氣體。所選定的處理腔室之內部輻射狀區與外部輻射狀區 恰與被處理之基板直徑一致。但是，須知也可以其它方式來改變流入處理腔室之氣流的分布。在一例示的實施方式中，此內部輻射狀區可為基板之一中央共軸區域，其約為被處理基板直徑的1/2。至於外部輻射狀區則是由包圍住該內部輻射狀區的區域組成。舉例來說，在用來處理直徑大約300毫米之圓形基板的處理腔室中，該內部輻射狀區大約為基板中央區域約75毫米的範圍。
參照第1圖，其為包括有一基板110之處理腔室110的頂部平面示意圖。此處理腔室包括有內含基板110之一第一或內部輻射狀區112和一第二或外部輻射狀區114。一氣體源120係與一內部區氣體管道122和外部區氣體管道124、126間彼此為流體相通狀態。氣體管道122、124及126是連接到與腔室呈流體相通的分配埠130。此分配埠130又可與一或多個內部區埠132及二或多個外部區埠134、136流體相通。以一內部區計量閥142和一外部區計量閥144來分別控制流入內部輻射狀區112和外部輻射狀區114內的處理氣體量。可調整該些計量閥142和144來減少內部區氣體管道122和外部區氣體管道124的直徑。利用降低氣體管道的直徑，可減少流入一區內的氣體量，而提高一氣體管道的直徑，則可增加流入一區內的氣體量。這類氣體分佈配置可購自加州聖塔卡拉市的應用材料公司，商品為包括有AccusettTM 計量閥之Epi Centura系統。也可使用其他方式來降低流入各區內的氣流量。舉例來說，可利用質流控制器而非計量閥，或使用其他適當的流量控制器，來調節流入 氣體管道內的氣體量。此外，也可使用除了提供一內部輻射狀區及外部輻射狀區的方式來改變腔室內的氣流分佈。
流入內部輻射狀區112和外部輻射狀區114中的氣流量比值可以I/O來表示，其中I代表流入內部輻射狀區112內的氣流量，O代表流入外部輻射狀區114內的氣流量。在一或多實施方式中，沉積期間，I/O比值約小於1.0。依據特定實施例，I/O比值一般介於約0.2至1.0間，在一特定實施例中，此比值在約0.4至0.8間。
之後，終止沉積處理，並依據或多實施方式，調高處理腔室內的壓力至一高壓範圍，例如大於約50 torr。依據一或多實施方式，將壓力調高到大約100 torr或更高，例如，約300 torr。依據特定實施例，處理腔室內壓力上昇將在不改變基板處理設備溫度設定點的情況下，造成基板溫度升高。換言之，可在不改變供應到基板加熱元件(通常為加熱燈)的電功率下，改變基板的溫度。之後，讓蝕刻氣體流入處理腔室的內部及外部輻射狀區。依據一或多實施方式，蝕刻氣體流入的時候，沒有任何沉積氣體流入。在一實施方式中，可調整內部及外部輻射狀區內的氣流分佈，使得流入至內部輻射狀區的氣流量大於流入至外部輻射狀區中的氣流量。依據一或多實施方式，蝕刻期間的I/O比值遠大於1，例如，在1.0至6.0之間，更明確的說，是在約1.0至約3.0之間。較佳是，相較於磊晶層，多晶層係以較高的蝕刻速率蝕刻。此蝕刻步驟可在僅移除磊晶層中極小部分的情況下，使多晶層被完全移除或最小化。之後，終止此蝕刻步驟。分別測量磊晶 層與多晶層的厚度。如果已達到磊晶層或多晶層的預期厚度，則終止此磊晶製程。但是，如果未達到預期厚度，則重複此沉積與蝕刻處理，直到獲得欲求厚度的膜層為止。
此沉積與蝕刻處理順序可更包括一清潔處理腔室的步驟。在清潔後，可測量磊晶層的厚度，必要時，可再重複此沉積、蝕刻及附加的清潔處理。在清潔期間，將處理腔室內的壓力降低至腔室蝕刻期間所維持的壓力之下。依據一或多實施方式，處理腔室內壓力下降會導致基板溫度迅速下降。因此，可在不供應額外電力到加熱燈的情況下，利用調控處理腔室內的溫度來控制基板的溫度。此外，在清潔期間，可調整I/O比值使得流到內部輻射狀區內的清潔氣體流量大於流到外部輻射狀區內的清潔氣體流量。
以下將詳細說明處理步驟。載入至處理腔室內的基板一般為已圖案化的基板。圖案化的基板乃是基板表面上含有已形成於其上或其中的多種電子元件。此種圖案化基板通常包含單晶表面和至少一非單晶形的第二表面，例如多晶或非晶形表面。單晶表面包括裸晶基板或一沉積的單晶層，通常由諸如矽、矽鍺或矽碳等材料所形成。多晶或非晶形表面可包括介電材料，例如氧化物或氮化物，明確的說，就是氧化矽或氮化矽，以及非晶矽表面。
磊晶製程是以調整內含圖案化基板之處理腔室至如上述之預定溫度與壓力的方式開始。溫度是依照特定實施製程來調整。在前技製程中，在整個磊晶製程期間，處理腔室是維持在恆定的壓力、溫度和流量分佈的情況下。但是，依據本 發明實施方式，在沉積、蝕刻與清潔期間，溫度是可以改變的。在一實施方式中，在蝕刻期間，將溫度升高。在沉積期間，則將處理腔室溫度保持在約250℃至約1000℃，特別是從約500℃至約800℃，且更特定是從約550℃至約750℃。可適用來沉積和或蝕刻含矽材料時所用的前驅物種類，來選擇適當可用來實施磊晶製程的溫度。在一實例中，在比使用一般蝕刻劑之製程更低的溫度下，氯氣特別適合作為含矽材料的蝕刻劑。因此，在一實施方式中，適合用來預熱處理腔室的溫度約為750℃或更低，特別是約650℃或更低，更好是約550℃或更低。在沉積期間，處理腔室內的壓力通常保持在約1 torr至約50 torr間。
在沉積處理期間，將圖案化基板暴露在沉積氣體下，以於單晶表面上形成磊晶層並在第二表面上形成多晶層。基板暴露在沉積氣體下的時間大約為0.5秒至約30秒間，例如，約1杪至約20秒間，更佳是約5秒至約10秒間。暴露在沉積氣體下之時間長短是由蝕刻處理時的暴露時間長短與製程中所用特定前驅物和溫度來決定。一般來說，基板必須暴露在沉積氣體下足夠長的時間，以獲得最大厚度的磊晶層，同時形成可被輕易蝕刻掉之最小厚度的多晶層。
沉積氣體含有至少一矽源和一載氣，且可包含至少一種次要元素源，例如鍺源和/或碳源。此外，沉積氣體可更包括一種摻雜化合物，以提供摻質來源，例如硼、砷、磷、鎵和/或鋁。
矽源通常以約5 sccm至約500 sccm的速率被供應到處理 腔室內，例如，約10 sccm至約300 sccm，更佳是約50 sccm至約200 sccm，例如約500 sccm。沉積氣体中可用來沉積含矽化合物的矽源包括矽烷、鹵化矽烷及有機矽烷。矽烷包括SiH4 和實驗式為Six H(2x＋2) 的高級矽烷，例如Si2 H6 、Si3 H8 、Si4 H10 等等。鹵化矽烷包括實驗式為X’y Six H(2x＋2－y) 的化合物，其中X’＝F、Cl、Br或I，例如六氯二矽烷(Si2 Cl6 )、四氯矽烷(SiCl4 )、二氯矽烷(SiH2 Cl2 )和三氯矽烷(SiHCl3 )。有機矽烷包括實驗式為Ry Six H(2x＋2－y) 的化合物，其中R＝甲基、乙基、丙基或丁基，例如甲基矽烷((CH3 )SiH3 )、二甲基矽烷((CH3 )2 SiH2 )、乙基矽烷((CH3 CH2 )SiH3 )、甲基二矽烷((CH3 )Si2 H5 )、二甲基二矽烷((CH3 )2 Si2 H4 )和六甲基二矽烷((CH3 )6 Si2 )。已知在沉積含矽化合物時併入有碳的實施方式中，有機矽烷乃是有益的矽源和碳源。
矽源一般與載氣一起被供應到處理腔室內。載氣的流速從約1 slm(標準公升/分鐘)至約100 slm，例如約5 slm至約75 slm，更佳是約10 slm至約50 slm，例如約25 slm。載氣可包括氮氣、氫氣、氬氣、氦氣及其之組合。較佳是使用惰性載氣且包括氮氣、氬氣、氦氣及其之組合。可依據磊晶製程中所用的前驅物種類和製程溫度來選擇載氣種類。在沉積與蝕刻期間所用的載氣種類可以相同。但是，在某些實施方式中，則可在特定步驟時，使用不同種類的載氣。例如，可選用氮氣作為沉積期間矽源的載氣，及蝕刻期間蝕刻劑的載氣。
在低溫製程(<800℃)的實施方式中，可以氮氣作為載氣。 低溫製程便得可行，一部分原因是蝕刻處理期間以氯氣作為蝕刻劑之故。在低溫沉積處理期間，氮氣仍然維持惰性。因此，低溫製程期間，氮氣不會被併入至含矽材料內。最後，低溫製程還可因使用氮氣而更具經濟效益，因為氮氣比氫氣、氬氣或氦氣都來得便宜。雖然氮氣具有數種優點，但本發明並不限於使用氮氣作為載氣，也可使用其他諸如氫氣及鈍氣類氣體作為載氣。
沉積氣體也可含有至少一種次要元素源(secondary elemental source)，例如鍺源和/或碳源。可將此鍺源加到處理腔室內，與矽源和載氣一起形成含矽化合物，例如矽鍺材料。鍺源通常以約0.1 sccm至約20 sccm的速率供應到處理腔室內，例如約0.5 sccm至約10 sccm間，更佳是約1 sccm至約5 sccm間，例如約2 sccm。沉積氣体中可用來沉積含矽化合物的鍺源包括鍺烷(GeH4 )、高級鍺烷及有機鍺烷。高級鍺烷包括和實驗式為Gex H(2x＋2) 的化合物，例如Ge2 H6 、Ge3 H8 、Ge4 H10 等等。有機鍺烷包括例如甲基鍺烷((CH3 )GeH3 )、二甲基鍺烷((CH3 )2 GeH2 )、乙基鍺烷((CH3 CH2 )GeH3 )、甲基二鍺烷((CH3 )Ge2 H5 )、二甲基二鍺烷((CH3 )2 Ge2 H4 )和六甲基二鍺烷((CH3 )6 Ge2 )。已知在沉積含矽化合物時，主要為矽鍺和矽鍺碳，併入有鍺和碳的實施方式中，鍺炕和有機鍺烷乃是有益的鍺源和碳源。磊晶層中的鍺濃度一般在約1原子%至約30原子%間，例如約20原子%。磊晶層中的鍺濃度也可為漸變式的。較佳是在磊晶層下部分含有較其上部分更高的鍺濃度。
或者，可將碳源加到處理腔室內，與矽源和載氣一起形成含矽化合物，例如矽碳材料。碳源通常以約0.1 sccm至約20 sccm的速率供應到處理腔室內，例如約0.5 sccm至約10 sccm間，更佳是約1 sccm至約5 sccm間，例如約2 sccm。沉積氣体中可用來沉積含矽化合物的碳源包括有機矽烷；乙基、丙基及丁基之烴類、烯類及炔類。這類碳源包括甲基矽烷((CH3 )SiH3 )、二甲基矽烷((CH3 )2 SiH2 )、乙基矽烷((CH3 CH2 )SiH3 )、甲烷(CH4 )、乙烯(C2 H4 )、乙炔(C2 H2 )、丙烷(C3 H8 )、丙烯(C3 H6 )、丁炔(C4 H6 )等等。磊晶層中的鍺濃度一般在約200 ppm至約5原子%間，約1原子%至約3原子%間，例如，約1.5原子%。在一實施方式中，磊晶層中的碳濃度也可為漸變式的。較佳是在磊晶層一開始的部分含有較其最終部分更低的碳濃度。或者，可同時添加鍺源與碳源到處理腔室內，與矽源和載氣一起形成含矽化合物，例如矽碳或矽鍺碳材料。
所用的沉積氣體更可包括至少一種摻質化合物，以提供諸如硼、磷、鎵、或鋁之類的摻質元素源。摻質可讓所沉積的含矽化合物具有各種傳導性質，例如電子元件所需之在經控制且欲求通道內的雙向電子流。含矽化合物膜層中摻雜了特定摻質，以達成欲求的傳導性質。在一實例中，此含矽化合物是摻雜了p－型摻質，例如，以二硼烷來添加硼使其濃度達約1015 原子/立方公分至約1021 原子/立方公分間。在一實例中，此p－型摻質的濃度至少約為5x1019 原子/立方公分；在另一實例中，此p－型摻質的濃度在約1x1020 原子/立方公 分至約2.5x1021 原子/立方公分間。在其他實施例中，此含矽化合物是摻雜了n－型摻質，例如以磷和/或砷進行摻雜，使其濃度達約1015 原子/立方公分至約1021 原子/立方公分間。
摻質源通常在以約0.1 sccm至約20 sccm的速率在沉積期間被供應到處理腔室內，例如約0.5 sccm至約10 sccm間，更佳是在約1 sccm至約5 sccm間，如約2 sccm。可作為摻質源的含硼摻質包括硼烷和有機硼烷。硼烷包括硼烷、二硼烷(B2 H6 )、三硼烷(B3 H8 )、四硼烷(B4 H10 )、五硼烷(B5 H12 )，至於烷基硼烷則包括實驗式為Rx BH(3－x) 的化合物，其中R＝甲基、乙基、丙基或丁基，且x＝1、2或3。烷基硼烷包括三甲基硼烷((CH3 )3 B)、二甲基硼烷((CH3 )2 BH)、三乙基硼烷((CH3 CH2 )3 B)和二乙基硼烷((CH3 CH2 )2 BH)。摻質也包括胂(AsH3 )、膦(PH3 )和烷基膦，例如實驗式為Rx PH(3－x) 的化合物，其中R＝甲基、乙基、丙基或丁基，且x＝1、2或3。烷基膦包括三甲基膦((CH3 )3 P)、二甲基膦((CH3 )2 PH)、三乙基膦((CH3 CH2 )3 p)和二乙基膦((CH3 CH2 )2 PH)。鋁和鎵的摻質源可包括烷基化的和/或鹵化的衍生物，例如實驗式為Rx MX(3－x) 的化合物，其中M＝鋁或鎵，R＝甲基、乙基、丙基或丁基，X＝氯或氟且x＝1、2或3。鋁和鎵摻質源的實例包括三甲基鋁(Me3 Al)、三乙基鋁(Et3 Al)、二甲基氯化鋁(Me2 AlCl)、三氯化鋁(AlCl3 )、三申基鎵(Me3 Ga)、三乙基鎵(Et3 Ga)、二甲基氯化鎵(Me2 GaCl)、三氯化鎵(GaCl3 )。
待沉積製程終止後，在一實施方式中，以一清潔氣體或載氣清洗處理腔室和/或以真空泵將處理腔室抽空。清洗或抽 空處理可移除過量的沉積氣體、反應副產物和其他污染物。在另一實施方式中，一旦沉積處理終止後，即可在不抽空或不清洗處理腔室的情況下，即刻開始蝕刻處理。
蝕刻處理可移除沉積期間堆積在基板表面的含矽材料。此蝕刻處理可移除磊晶或單晶材料及非晶或多晶材料。沉積在基板表面上的多晶層，如果有的話，是以比移除磊晶層更快的速率被移除。蝕刻處理的時間必須和沉積處理的時間彼此平衡，才能獲得選擇性形成在基板欲求表面上的淨磊晶層沉積。因此，沉積處理與蝕刻處理的淨反應乃是要在有最少含多晶矽材料生長(如果有的話)的情況下，形成選擇性且磊晶式生長的含矽材料。
蝕刻期間，將基板暴露在蝕刻氣體下一段長約10秒至的90秒的時間，例如，約20秒至約60秒，更佳是約30秒至約45秒的時間。蝕刻氣體包括至少一種蝕刻劑和一載氣。蝕刻劑通常以約10 sccm至約700 sccm的速率在沉積期間被供應到處理腔室內，例如約50 sccm至約500 sccm間，更佳是在約100 sccm至約400 sccm間，如約200 sccm。可用于蝕刻氣體中的蝕刻劑包括氯氣(Cl2 )、氯化氫(HCl)、三氯化硼(BCl3 )、四氯化碳(CCl4 )、三氟化氯(ClF3 )、及其之組合。
蝕刻劑通常與載氣一起被供應到處理腔室內。載氣的流速一般在約1 slm至約100 slm間，例如約5 slm至約75 slm間，較佳是在約10 slm至約50 slm間，例如，約25 slm。載氣可包括有氮氣(N2 )、氫氣(H2 )、氬氣、氦氣及其之組合。在某些實施方式中，可使用一惰性氣體做為載氣，包括氮氣 (N2 )、氬氣、氦氣及其之組合。可依據磊晶製程所選用的特定前驅物和/或溫度來選擇適當氣體作為載氣。
待蝕刻製程終止後，在一實施方式中，以一清潔氣體或載氣來清洗處理腔室和/或以真空泵將處理腔室抽空。清洗或抽空處理可移除過量的蝕刻氣體、反應副產物和其他污染物。在另一實施方式中，一旦蝕刻處理終止後，即不再進行清洗。蝕刻期間，可將處理腔室內的壓力降低到小於約50 torr，例如至約10 torr，且可調整氣體流分佈。
待執行完一或多循環之沉積、蝕刻及選擇性施行的清潔處理後，即可測量磊晶層和/或多晶層的厚度。如果已達成預期厚度，即可終止磊晶製程。但是，如果尚未達成預期厚度，則可重複沉積與蝕刻循環，直到達成預期厚度為止。磊晶層厚度通常在約10埃至約2000埃間，特別是在約100埃至約1500埃間，更好是在約400埃至約1200埃間，例如約800埃。多晶層的沉積厚度，如果有的話，一般從一個原子層到約500埃間。對一特定製程來說，含矽磊晶層或含矽多晶層的欲求或預期厚度乃是特定的。在一實例中，磊晶層可能已達成預期厚度但是多晶層卻太厚。可蝕刻移除過量的多晶層。
在一實施方式中，如第2A－2E圖所示，在一MOSFET元件中形成一源極/汲極延伸物，其中在基板表面上選擇性地且磊晶式地生成該含矽層。第2A圖示出利用佈植離子到基板230表面上而生成的源極/汲極區232。源極/汲極區232中的多個區段是由形成在閘極氧化物層235和間隔物234上的閘 極236橋接在一起。為了形成一源極/汲極延伸物，蝕刻掉一部分的源極/汲極區232並濕蝕刻以產生一凹槽238，如第2B圖所示。可利用在蝕刻源極/汲極區232之前先沉積一硬遮罩的方式，來避免蝕刻閘極236。
第2圖所示為在此所述之磊晶製程的實施方式，其中在沒有於間隔物234上產生沉積的情況下，同時且選擇性地沉積一含矽磊晶層240和一選擇性包含的多晶層242。可利用調整沉積和蝕刻製程而有或無在閘極236上形成多晶層242。或者，當磊晶層240被沉積在源極/汲極區232上時，連續地蝕刻移除閘極236。
在另一實例中，含矽磊晶層240和多晶層242為鍺濃度在約1原子%至約50原子%間，例如約24原子%或更少的矽鍺層。可將多層含有漸變量矽和鍺的矽鍺層堆疊在一起以形成具有一漸變元素濃度的含矽磊晶層240。例如，一第一矽鍺層中的鍺濃度可在約15原子%至約25原子%間，且一第二矽鍺層中的鍺濃度可在約25原子%至約35原子%間。
在另一實例中，含矽磊晶層240和多晶層242為碳濃度在的200 ppm至約5原子%間，約3原子%或更少，更好是約1原子%至約2原子%間，例如約1.5原子%的矽碳層。在另一實例中，含矽磊晶層240和多晶層242為鍺濃度在約1原子%至約50原子%間，特別是約24原子%或更少且碳濃度在約200 ppm至約5原子%間，特別是約3原子%或更少，更特別是約1原子%至約2原子%間，例如約1.5原子%的矽鍺碳層。
可以不同順序沉積內含Si、SiGe、SiC或SiGeC的多層，而於含矽磊晶層240中形成漸變的元素濃度。此含矽層一般摻雜有一摻質(如，硼、砷、磷、鎵或鋁)，其濃度在約1x1019 原子/立方公分至約2.5x1021 原子/立方公分間，特別是從約5x1019 原子/立方公分至約2x1020 原子/立方公分間。在各含矽材料層中添加摻質以形成濃度漸變的摻質。例如，以約5x1019 原子/立方公分至約1x1020 原子/立方公分間的摻質(如，硼)濃度沉積一第一含SiGe層並以約1x1020 原子/立方公分至約2x1020 原子/立方公分間的摻質(如，硼)濃度沉積一第二含SiGe層的方式，來形成含矽磊晶層240。
在沉積含矽層後立即被併入至含SiC層及含SiGeC層中的碳原子，一般位於晶格中的間隙位置處(intersitial sites)。此間隙碳的含量一般約為10原子%或更少，例如小於約5原子%，且更特別是約1原子%至約3原子%間，例如約2原子%。可將含矽磊晶層240回火以併入至少一部分(如果不是全部的話)的間隙碳到結晶格中可取代的位置處。此回火過程可包括一突發式回火(spike anneal)，例如以周圍空氣(如，氧、氮、氫、氬、氦或其之組合)所施行的快速熱回火處理(rapid thermal process,RTP)、雷射回火或熱回火。此回火過程可在沉積含矽層之後或在基板可承受的各種其他處理後立即施行。
在下一步驟，第2D圖示出沉積在間隔物234上的另一間隔物244，一般為一種氮化物(如，Si3 N4 )。間隔物244通常利用CVD或ALD在不同腔室內沉積而成。因此，將基板從 用來沉積含矽磊晶層240的腔室內移出。在兩腔室間傳送期間，基板可能被暴露在周圍環境下，例如溫度、壓力或含有水和氧的空氣下。一旦沉積完間隔物244之後，或執行其他半導體製程(如，回火、沉積或佈植)後，在沉積凸出層248之前，先將基板暴露在周圍環境下一段第二期間。在一實施方式中，在將基板暴露在周圍環境下之前，先在磊晶層240頂部沉積一沒有或含極少量(小於5 at%)鍺的磊晶層(未示出)，因為相較於含有高於5 at%鍺的磊晶層來說，較容易由含有極少量鍺的磊晶層上移除原生氧化物。
第2E圖為另一實施例，其中一由含矽材料組成的凸出層248被選擇性且磊晶式地沉積在磊晶層240(即，有摻質的矽鍺層)上。在沉積期間，在閘極236的多晶層242被進一步生長、沉積或蝕刻。
在一實施方式中，凸出層248為包含極少或沒有鍺或碳之磊晶式沉積的矽層。但是，在另一實施方式中，凸出層248並不包括鍺和/或碳。舉例來說，凸出層248可包含約5原子%或更少的鍺。在另一實施方式中，凸出層248可包含約2原子%或更少的碳。凸出層248也可摻雜有一諸如硼、砷、磷、鋁或鎵之類的摻質。
在本發明製程中使用含矽化合物來沉積製造雙極元件(即，底層、發射層、收集層、發射層接點)、製造BiCOMS元件(即，底層、發射層、收集層、發射層接點)、和製造CMOS元件(即，通道、源極/汲極、源極/汲極延伸物、凸出的源極/汲極、基板、拉伸矽、絕緣層上覆矽層及接點插塞)時所需 的含矽層。製程的其他實施方式教示可利用生長含矽層來作為閘極、底部接點、收集層接點、發射層接點、凸出的源極/汲極和其他應用。
本發明製程對於在MOSFET和雙極電晶體中沉積選擇性、磊晶式含矽層特別有用，如第3A－3C圖所示。第3A－3B圖示出在MOSFET元件上磊晶式地沉積含矽化合物。含矽化合物是沉積在元件的源極/汲極特徵上。此含矽化合物黏附在並從其下層晶格處開始生長並在含矽化合物生長到欲求厚度的期間維持此種配置不變。第3A圖示出沉積作為下凹源極/汲極層之含矽化合物，同時第3B圖則示出沉積作為下凹源極/汲極層和突出的源極/汲極層之含矽化合物。
此源極/汲極區312是由離子佈植所形成。一般來說，基板310為n－型摻雜，同時源極/汲極區312則是p－型摻雜。將含矽磊晶層313磊晶式地生長在源極/汲極區312上和或直接生長在基板310上。依據本文所述特點，將含矽磊晶層314選擇性地生長在含矽磊晶層313上。以一閘極氧化物層318將多段含矽磊晶層313橋接在一起。一般來說，閘極氧化物層318是由二氧化矽、氧氮化矽或氧化鋡所組成。以間隔物316將閘極氧化物層318部分包圍起來，該間隔物316一般是由諸如氮化物/氧化物堆疊(如，Si3 N4 /SiO2 /Si3 N4 )之類的絕緣材料製成。沿著閘極層322的垂直側邊可具有諸如二氧化矽之類的保護層319，如第3A圖所示。或者，閘極層322兩側可各沉積有一間隔物316和偏移層320(即，Si3 N4 )。
在另一實施例中，第3C圖示出以沉積的含矽磊晶層334 作為雙極電晶體之一底層。含矽磊晶層334是以本發明各種實施方式選擇性地生長而成。含矽磊晶層334是沉積在先前沉積在基板330上之n－型收集層332上。此電晶體更包括絕緣層333(如，SiO2 、Si3 M4 )、接觸層336(如，高度摻雜之聚矽層)、偏移層338(如，Si3 N4 )、和第二絕緣層340(如，SiO2 、Si3 N4 )。
本發明實施方式教示在各式基板上沉積含矽化合物的方法。對本發明實施方式有用的基板包括，但不限於，半導體晶圓(如，結晶矽(Si<100>、Si<111>)、氧化矽、矽鍺)、有或無摻質的晶圓和圖案化或非－圖案化的晶圓。基板可有各種形狀(如，圓形、方形及矩形)和尺寸(如，外直徑為200毫米或300毫米)。
在一實施方式中，由所述方法沉積而成的含矽化合物包括濃度在約0原子%至約95原子%的鍺，濃度在約1原子%至約30原子%的鍺，較佳是約15原子%至約30原子%的鍺，例如約20原子%的鍺。含矽化合物也包括濃度在約0原子%至約5原子%的碳。在一實施例中，碳濃度是在約200 ppm至約3原子%間，較佳是約1.5原子%。
以本發明各種方法製成之鍺和/或碳的含矽化合物可具有一致的(consistant)、任意的(sporadic)或漸變的(graded)元素濃度。具漸變濃度之矽鍺層揭示在美國專利第6,770,134號、和美國申請案10/014,466號(其公開號為20020174827)中，佌兩專利或申請案均受讓給美商應用材料公司，且其全文併入本案作為參考。在一實例中，以一矽源(如，SiH4 )和一鍺 源(如，GeH4 )來選擇性地且磊晶式地沉積矽鍺層。在此實施例中，為了控制矽和鍺的濃度，可於漸變膜層生長期間改變矽源與鍺源的比例。在另一實施例中，以一矽源及一碳源(如，CH3 SiH3 )來選擇性地且磊晶式地沉積矽碳層。為了控制矽和碳的濃度，可於均一膜層或漸變膜層生長期間改變矽源與碳源的比例。在另一實施例中，以一矽源、一鍺源及一碳源來選擇性地且磊晶式地沉積矽鍺碳層。為了控制矽、鍺和碳的濃度，可於均一膜層或漸變膜層生長期間改變矽源、鍺源與碳源的比例。
由此所述製程生成的MOSFET元件可包含一PMOS部分或一CMOS部分。該具有p－型通道的PMOS部分具有多數可使通道具傳導性的電洞，至於該具有n－型通道的NMOS部分則具有多數可使通道具傳導性的電子。因此，可將諸如SiGe的含矽材料沉積在凹陷區域以形成PMOS部分。在另一實例中，可將諸如SiC的含矽材料沉積在凹陷區域以形成NMOS部分。以SiGe作為PMOS應用的原因有多種。相較於單獨使用矽來說，SiGe材料可併入較多的硼原子，因此可降低接合區的電阻。此外，在基板表面的SiGe/矽化物層介面較Si/矽化物介面具有較低的Schottky阻障。
此外，磊晶生長在矽頂端的SiGe層，因SiGe層晶格常數較矽層來得高，造成其膜層內出現壓縮應力。此壓縮應力在水平方向上傳遞可在PMOS通道中創造出壓縮應力並提高電洞的移動力。對NMOS應用來說，在凹陷區域使用SiC，因為SiC的晶格常數小於矽，因此可於通道中創造出拉伸應 力。此拉伸應力轉移到通道內進而提高電子的遷移力。因此，在一實施方式中，所形成的一第一含矽層具有一第一晶格應力值，而一第二含矽層則具有一第二晶格應力值。舉例來說，在基板表面上沉積厚度約50埃至約200埃的SiC層，接著在此SiC層上沉積厚度約150埃至約1000埃的SiGe層。可磊晶式地生長此SiC層，且其較生長於其上的SiGe具有更低的應力。
在所述實施方式中，含矽膜層是以化學氣相沉積法(CVD)選擇性且磊晶式地沉積而成。化學氣相沉積法包括原子層沉積(ALD)和/或原子層磊晶(ALE)製程。化學氣相沉積法包括使用多種技術，例如電漿輔助CVD(PA－CVD)、原子層CVD(ALCVD)、有機金屬性或金屬有機性CVD(OMCVD或MOCVD)、雷射輔助CVD(LA－CVD)、紫外光CVD(UV－CVD)、熱線圈CVD(HWCVD)、減壓CVD(RP－CVD)、超高真空CVD(UHV－CVD)。在一實施方式中，較佳的製程是使用熱式CVD來磊晶式地生長或沉積含矽化合物，其中此含矽化合物包括矽、矽鍺、矽碳、矽鍺碳、其之摻雜物和其之組合。
本發明製程可在ALE、CVD及ALD領域中習知的設備中實施。這些設備可包括多個氣體管線以使沉積氣體和蝕刻氣體在進入製程腔室之前，保持彼此分離的狀態。之後，讓氣體與其上欲生長含矽化合物的加熱基板彼此接觸。可用來沉積含矽化合物的硬體包括美商應用材料公司販售的Epi Centura RTM系統及Poly Gen系統。一種ALD設備揭示在 2001年12月21日提申的美國專利第10/032,284號中，其公開號為20030079686，且其全文在此併入本文中做為參考。其他包括批次式、高溫烤鱸的設備已是此領域中眾所週知的。
以下將藉由實施例來說明本發明。
實施例
實施例1 在兩類型圖案化基板上(具有凹陷結構的基板和不具有凹陷結構的基板)選擇性地且磊晶式地生成Si和SiGe層。將每一類型基板插入至配備有AccusettTM 計量閥的EPI Centura RP處理腔室內。選擇性地沉積一層SiGe層作為後續以傳統共流方式選擇性沉積矽層時所需的「標記層(marker layer)」。此用來沉積矽的製程條件如下：壓力約10 torr且以約50 sccm的速度將矽烷流入，同時二氯矽烷的流速約為15 sccm，氫氣載氣流的速度約為5 slm。以計量閥來定義出將如上所述的I/O值。在750℃下進行沉積約5杪。實施一蝕刻步驟。提高處理腔室壓至約100 torr，並以650 sccm的速度流入HCl，氫氣載氣流的速度約為5 slm，氣體在I/O值約為250/100的情況下於760℃下進行約6.5杪。之後，在750℃絳低壓力至約10 torr來進行清潔，同時以I/O值約100/250的範圍來供應氫氣。重複實施此沉積、蝕刻和清潔的循環17次。
可以每分鐘74埃的速度在具有低密度凹陷圖案之基板的一部分上，成功地生長出具有平滑外形且無缺陷的選擇性矽膜。使用相同的製程，可在具有高密度凹陷圖案之基板的多處面積上達到每分鐘91埃的膜層生長速度。生長速度和膜層品質相當於使用傳統製程在800℃高溫下同時流入蝕刻氣體與沉積氣體所獲得的膜層。控制製程參數可提高低壓製程的生長速率。
實施例2 在具有高密度凹陷區的基板上重覆施行實施例1的條件。在沉積期間，維持處理腔室內的壓力在約5 torr，且在蝕刻期間，提高壓力至約70 torr。清潔期間，將壓力再次降低到約5 torr。在此實施例中可達成超過每分鐘100埃的生長速度，但使用顯微鏡檢查膜層時可看到在膜層角落處有輕微的缺陷。
實施例3 在不具有凹陷圖案的基板上重覆施行實施例2的處理條件，但在此實施例中，以氮氣作為載氣且將溫度降低至約700℃。可達成的每分鐘35埃的膜層生長速度，其約為使用同時流入蝕刻氣體與沉積氣體之傳統製程之膜層生長速度(~每分鐘12－15埃)的兩倍。
在本文中，「一實施方式」、「特定實施方式」、「一 或多實施方式」或「一實施例」代表所述與一實施方式相關之一特定特徵、結構、材料或特性是被包括在本發明該實施方式中。因此，當說明書各處出現諸如「在一或多實施方式」、「在特定實施方式」、「在一實施例」或「在一實施方式」等詞彙時，並不必然表示參照同一實施方式。此外，在一或多實施方式中，可以適當方式組合該些特定特徵、結構、材料或特性。上述方法中的敘述順序應被解讀成非限制性的，且本發明可不依循上述操作順序來實施，且其中省略了某些細節。
雖然已參考前述實施態樣對本發明進行了描述，但是，很明顯的，根據前面的描述，許多替6代性變化和變體對於本領域技術人員來說是顯而易見的。因此，本發明包含所有落入所附權利要求的精神和範疇之內的這樣的替代性變化和變體。
100‧‧‧處理腔室
110‧‧‧基板
112‧‧‧內部輻射狀區
114‧‧‧外部輻射狀區
120‧‧‧氣體源
122‧‧‧內部區氣體管道
124、126‧‧‧外部區氣體管道
130‧‧‧分配埠
132‧‧‧內部區埠
134、136‧‧‧外部區埠
230‧‧‧基板
232‧‧‧源極/汲極區
234‧‧‧間隔物
235‧‧‧閘極氧化物層
236‧‧‧閘極
238‧‧‧凹部
240‧‧‧含矽磊晶層
242‧‧‧多晶層
244‧‧‧間隔物
248‧‧‧凸出層
310‧‧‧基板
312‧‧‧源極/汲極區
313、314‧‧‧含矽磊晶層
316‧‧‧間隔物
318‧‧‧閘極氧化物層
319‧‧‧保護層
322‧‧‧閘極層
320、338‧‧‧偏移層
330‧‧‧基板
332‧‧‧n－型收集層
333、340‧‧‧絕緣層
334‧‧‧磊晶層
通過參照附圖來詳細描述優選的實施方案，本發明的上述目的和其他優點將會變得更加顯而易見，其中：第1圖為依據本發明一實施方式之處理腔室和一氣體分配系統的平面上視示意圖；第2A－2E圖示出在MOSFET中製造源極/汲極延伸元件的製造技術分解圖；且第3A－3C圖示出利用所述實施方式所製成之數個內含選擇性且磊晶式沉積而成之含矽層的元件。
100‧‧‧處理腔室
110‧‧‧基板
112‧‧‧內部輻射狀區
114‧‧‧外部輻射狀區
120‧‧‧氣體源
122‧‧‧內部區氣體管道
124、126‧‧‧外部區氣體管道
130‧‧‧分配埠
132‧‧‧內部區埠
134、136‧‧‧外部區埠

Claims (20)

  1. 一種選擇性地且磊晶式地形成一含矽材料在一基板表面上的方法，包含：a)將一包含有一單晶表面和至少一介電表面的基板放置在一處理腔室內，該處理腔室包含一第一區和一第二區；b)將該基板暴露在一含矽沉積氣體下並將該處理腔室內的壓力維持在約50 torr下，以於該單晶表面上生成一磊晶層並在該介電表面上生成一第二材料；c)接著停止流入該沉積氣體到該處理腔室內，升高該處理腔室內的壓力並將該基板暴露在一蝕刻氣體下以維持一相對來說較高的蝕刻氣體分壓並蝕刻該第二材料；d)接著停止流入該蝕刻氣體到該處理腔室內，並流入一清潔氣體到該處理腔室內；及e)接著重複步驟b)、c)、和d)至少一次。
  2. 如請求項1所述的方法，更包含控制流入到該第一區和第二區內的氣流，以提供該第一區氣流與該第二區氣流之一比值並改變該第一區氣流與該第二區氣流之比值，使得該比值在步驟b)和步驟c)中並不相同。
  3. 如請求項2所述的方法，其中該第一區包括一內部輻射狀區且該第二區包括一外部輻射狀區且氣體流動的方式是可提供流入該處理腔室內該內部輻射狀區氣流與該外部輻射狀區氣流之一比值(I/O)，並在將該基板暴露在該沉積氣 體之下時，維持該I/O值約低於1，而在將該基板暴露在該蝕刻氣體之下時，維持該I/O值約高於1。
  4. 如請求項3所述的方法，其中在沉積氣體流入該處理腔室時，幾乎沒有蝕刻氣體流入該處理腔室中。
  5. 如請求項1所述的方法，其中在該基板暴露在沉積氣體之下時，I/O值約在0.2和1.0間，且在該基板暴露在蝕刻氣體之下時，I/O值是約大於1.0且約低於6.0。
  6. 如請求項1所述的方法，其中當基板被暴露在蝕刻氣體下時，升高處理腔室內的壓力可提高基板的溫度，且當基板被暴露在沉積氣體下時，減低處理腔室內的壓力可降低基板的溫度。
  7. 如請求項6所述的方法，其中當該基板暴露在蝕刻氣體之下時，該處理腔室內的壓力至少約為當該基板暴露在沉積氣體之下時該處理腔室內壓力的2~10倍。
  8. 如請求項6所述的方法，其中在整個製程期間，製程溫度是維持在約低於800℃。
  9. 如請求項7所述的方法，其中在整個製程期間，製程溫度是維持在約低於750℃。
  10. 一種選擇性地且磊晶式地形成一含矽材料在一基板表面上的方法，包含：將一包含有一單晶表面和至少一介電表面的基板放置在一處理腔室內，該處理腔室包含一第一氣流區和一第二氣流區；以一第一壓力流入一含矽沉積氣體到該處理腔室內並進入該第一氣流區和該第二氣流區，以提供該第一氣流區和該第二氣流區之氣流比值約低於1；和接著停止流入該沉積氣體到該處理腔室內，提高該處理腔室內的壓力到一第二壓力，並以蝕刻氣體在該第一氣流區與該第二氣流區之比值大於1的方式流入一蝕刻氣體到該處理腔室之內部輻射狀區和外部輻射狀區；接著停止流入該蝕刻氣體到該處理腔室內及流入一清潔氣體到該處理腔室內；和重複流入該沉積氣體、流入該蝕刻氣體和流入該清潔氣體之處理順序至少一次直到形成一具有欲求厚度的含矽材料層為止。
  11. 如請求項10所述的方法，其中當基板被暴露在蝕刻氣體下時，升高處理腔室內的壓力可提高基板的溫度，且當基板被暴露在清潔氣體下時，減低處理腔室內的壓力可降低基板的溫度。
  12. 如請求項11所述的方法，其中該第二壓力為第一壓力的2~10倍。
  13. 如請求項12所述的方法，其中在流入沉積氣體期間，該第一氣流區與該第二氣流區之氣流比值約在0.2至1.0間。
  14. 如請求項12所述的方法，其中在流入蝕刻氣體期間，該第一氣流區與該第二氣流區之氣流比值約大於1.0且約小於6.0。
  15. 一種選擇性地且磊晶式地形成一含矽材料在一基板表面上的方法，包含：將一包含有一單晶表面和至少一介電表面的基板放置在一處理腔室內，該處理腔室包含一第一氣流區和一第二氣流區；執行一沉積步驟，包括流入一含矽氣體到該處理腔室內同時在該期間內沒有蝕刻氣體流入該處理腔室內；執行一蝕刻步驟，包括流入一蝕刻氣體到該處理腔室內同時在該期間內沒有含矽氣體流入該處理腔室內；及執行一清潔步驟，在此期間流入一清潔氣體，其中一單次處理循環包括一沉積步驟、一蝕刻步驟及一清潔步驟且重複該處理循環至少一次，且氣體是流入該第一區和該第二區以在每一沉積步驟、蝕刻步驟及清潔步驟期間在該處理腔室 內提供一壓力及該第一區和第二區之一氣流比值，且該處理腔室內的壓力或該氣流比值兩者中至少一者在該沉積步驟與該蝕刻步驟期間是不同的。
  16. 如請求項15所述的方法，其中沉積期間該處理腔室內的壓力低於蝕刻期間內該處理腔室內的壓力，使得沉積期間內基板的溫度低於蝕刻期間內之基板的溫度。
  17. 如請求項16所述的方法，其中沉積期間內該第一區和第二區之氣流比值小於蝕刻期間內該第一區和第二區之氣流比值。
  18. 如請求項17所述的方法，其中該第一區包含該處理腔室之一內部輻射狀區域。
  19. 如請求項17所述的方法，其中蝕刻期間內的壓力至少為沉積期間內之壓力的2倍。
  20. 如請求項19所述的方法，其中該方法是在約低於800℃的溫度下實施。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7897495B2 (en) * 2006-12-12 2011-03-01 Applied Materials, Inc. Formation of epitaxial layer containing silicon and carbon
US9064960B2 (en) * 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control
US7776698B2 (en) 2007-10-05 2010-08-17 Applied Materials, Inc. Selective formation of silicon carbon epitaxial layer
DE102009004557B4 (de) 2009-01-14 2018-03-08 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102009011622B4 (de) 2009-03-04 2018-10-25 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung einer epitaxierten Siliciumscheibe
US9212420B2 (en) * 2009-03-24 2015-12-15 Tokyo Electron Limited Chemical vapor deposition method
DE102009022224B4 (de) 2009-05-20 2012-09-13 Siltronic Ag Verfahren zur Herstellung von epitaxierten Siliciumscheiben
WO2011047114A1 (en) * 2009-10-15 2011-04-21 Arkema Inc. Deposition of doped zno films on polymer substrates by uv-assisted chemical vapor deposition
DE102012202099A1 (de) 2012-02-13 2013-08-14 Siltronic Ag Verfahren zum Abkühlen von Scheiben aus Halbleitermaterial
WO2014103727A1 (ja) * 2012-12-27 2014-07-03 昭和電工株式会社 ＳｉＣ膜成膜装置およびＳｉＣ膜の製造方法
TWI880237B (zh) * 2015-06-05 2025-04-11 美商蘭姆研究公司 GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻
DE102015225663A1 (de) * 2015-12-17 2017-06-22 Siltronic Ag Verfahren zum epitaktischen Beschichten von Halbleiterscheiben und Halbleiterscheibe
KR101960763B1 (ko) * 2016-11-03 2019-03-21 주식회사 유진테크 저온 에피택셜층 형성방법
CN108091588B (zh) * 2016-11-21 2019-05-31 北京北方华创微电子装备有限公司 一种退火工艺方法、工艺腔室及退火设备
US10504723B2 (en) 2017-01-05 2019-12-10 Applied Materials, Inc. Method and apparatus for selective epitaxy
KR102114857B1 (ko) * 2018-11-15 2020-05-25 연세대학교 산학협력단 상압 플라즈마를 이용한 선택적 박막 형성 방법
WO2021025819A1 (en) * 2019-08-06 2021-02-11 Applied Materials, Inc. Methods for detection using optical emission spectroscopy
KR102806450B1 (ko) * 2019-09-04 2025-05-12 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
US11996289B2 (en) * 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
CN111463115B (zh) * 2020-04-27 2022-05-13 中国电子科技集团公司第四十六研究所 一种肖特基器件用硅外延片的制备方法
CN118043947A (zh) * 2021-09-30 2024-05-14 信越半导体株式会社 外延片及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057115A (ja) * 2000-08-11 2002-02-22 Samsung Electronics Co Ltd 選択的エピタキシャル成長方法
JP2005094690A (ja) * 2003-09-19 2005-04-07 Canon Inc 画像形成装置
JP2005183514A (ja) * 2003-12-17 2005-07-07 Hitachi Kokusai Electric Inc 半導体装置の製造方法

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3650042A (en) * 1969-05-19 1972-03-21 Ibm Gas barrier for interconnecting and isolating two atmospheres
US3757733A (en) * 1971-10-27 1973-09-11 Texas Instruments Inc Radial flow reactor
US4976996A (en) * 1987-02-17 1990-12-11 Lam Research Corporation Chemical vapor deposition reactor and method of use thereof
US4900591A (en) * 1988-01-20 1990-02-13 The United States Of America As Represented By The Secretary Of The Air Force Method for the deposition of high quality silicon dioxide at low temperature
US5207835A (en) * 1989-02-28 1993-05-04 Moore Epitaxial, Inc. High capacity epitaxial reactor
US5177677A (en) * 1989-03-08 1993-01-05 Hitachi, Ltd. Power conversion system
US5186718A (en) * 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
US5108792A (en) * 1990-03-09 1992-04-28 Applied Materials, Inc. Double-dome reactor for semiconductor processing
US5179677A (en) 1990-08-16 1993-01-12 Applied Materials, Inc. Apparatus and method for substrate heating utilizing various infrared means to achieve uniform intensity
US5227330A (en) * 1991-10-31 1993-07-13 International Business Machines Corporation Comprehensive process for low temperature SI epit axial growth
JP2790009B2 (ja) 1992-12-11 1998-08-27 信越半導体株式会社 シリコンエピタキシャル層の成長方法および成長装置
KR100331569B1 (ko) 2000-05-30 2002-04-06 윤종용 탄탈륨 산화막을 포함하는 반도체 소자의 커패시터의 제조방법
KR100224707B1 (ko) * 1995-12-23 1999-10-15 윤종용 반도체 장치 커패시터의 제조방법
KR100200705B1 (ko) * 1996-06-08 1999-06-15 윤종용 반도체 디바이스 제조장치, 제조장치의 공정 조건 조절방법 및 이를 이용한 커패시터 제조방법
US6342277B1 (en) * 1996-08-16 2002-01-29 Licensee For Microelectronics: Asm America, Inc. Sequential chemical vapor deposition
US5976261A (en) * 1996-07-11 1999-11-02 Cvc Products, Inc. Multi-zone gas injection apparatus and method for microelectronics manufacturing equipment
US6083321A (en) * 1997-07-11 2000-07-04 Applied Materials, Inc. Fluid delivery system and method
US20050188923A1 (en) * 1997-08-11 2005-09-01 Cook Robert C. Substrate carrier for parallel wafer processing reactor
EP1060287B1 (en) * 1998-03-06 2005-01-26 ASM America, Inc. Method of depositing silicon with high step coverage
US6829242B2 (en) * 1998-06-30 2004-12-07 Cisco Technology, Inc. Method and apparatus for associating PVC identifiers with domain names of home gateways
US6184154B1 (en) * 1999-10-13 2001-02-06 Seh America, Inc. Method of processing the backside of a wafer within an epitaxial reactor chamber
KR100363088B1 (ko) * 2000-04-20 2002-12-02 삼성전자 주식회사 원자층 증착방법을 이용한 장벽 금속막의 제조방법
KR100332313B1 (ko) * 2000-06-24 2002-04-12 서성기 Ａｌｄ 박막증착장치 및 증착방법
US7405158B2 (en) * 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
US20020104481A1 (en) * 2000-12-06 2002-08-08 Chiang Tony P. System and method for modulated ion-induced atomic layer deposition (MII-ALD)
US6949450B2 (en) * 2000-12-06 2005-09-27 Novellus Systems, Inc. Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
KR100385947B1 (ko) * 2000-12-06 2003-06-02 삼성전자주식회사 원자층 증착 방법에 의한 박막 형성 방법
US6428859B1 (en) * 2000-12-06 2002-08-06 Angstron Systems, Inc. Sequential method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6951804B2 (en) * 2001-02-02 2005-10-04 Applied Materials, Inc. Formation of a tantalum-nitride layer
KR101050377B1 (ko) * 2001-02-12 2011-07-20 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US6916398B2 (en) * 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US6590344B2 (en) * 2001-11-20 2003-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Selectively controllable gas feed zones for a plasma reactor
US6875271B2 (en) * 2002-04-09 2005-04-05 Applied Materials, Inc. Simultaneous cyclical deposition in different processing regions
US6803297B2 (en) * 2002-09-20 2004-10-12 Applied Materials, Inc. Optimal spike anneal ambient
US6897131B2 (en) * 2002-09-20 2005-05-24 Applied Materials, Inc. Advances in spike anneal processes for ultra shallow junctions
US7540920B2 (en) * 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
US6998153B2 (en) * 2003-01-27 2006-02-14 Applied Materials, Inc. Suppression of NiSi2 formation in a nickel salicide process using a pre-silicide nitrogen plasma
WO2004086472A1 (en) * 2003-03-28 2004-10-07 Koninklijke Philips Electronics N.V. Method of epitaxial deposition of an n-doped silicon layer
US7166528B2 (en) 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
JP2005294690A (ja) 2004-04-02 2005-10-20 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
KR100593736B1 (ko) 2004-06-17 2006-06-28 삼성전자주식회사 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들
US7682940B2 (en) 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7560352B2 (en) * 2004-12-01 2009-07-14 Applied Materials, Inc. Selective deposition
US7816236B2 (en) * 2005-02-04 2010-10-19 Asm America Inc. Selective deposition of silicon-containing films
KR100642646B1 (ko) 2005-07-08 2006-11-10 삼성전자주식회사 고진공 화학기상증착 기술을 사용하여 에피택시얼반도체층을 선택적으로 형성하는 방법들 및 이에 사용되는배치형 고진공 화학기상증착 장비들
US8021527B2 (en) * 2005-09-14 2011-09-20 Applied Materials, Inc. Coaxial shafts for radial positioning of rotating magnetron
WO2007078802A2 (en) * 2005-12-22 2007-07-12 Asm America, Inc. Epitaxial deposition of doped semiconductor materials
US7598178B2 (en) * 2006-03-24 2009-10-06 Applied Materials, Inc. Carbon precursors for use during silicon epitaxial film formation
US20070246354A1 (en) * 2006-04-19 2007-10-25 Maxim Integrated Products, Inc. Plasma systems with magnetic filter devices to alter film deposition/etching characteristics
US8278176B2 (en) * 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US7648853B2 (en) * 2006-07-11 2010-01-19 Asm America, Inc. Dual channel heterostructure
US7588980B2 (en) * 2006-07-31 2009-09-15 Applied Materials, Inc. Methods of controlling morphology during epitaxial layer formation
US8951351B2 (en) * 2006-09-15 2015-02-10 Applied Materials, Inc. Wafer processing hardware for epitaxial deposition with reduced backside deposition and defects
US8852349B2 (en) * 2006-09-15 2014-10-07 Applied Materials, Inc. Wafer processing hardware for epitaxial deposition with reduced auto-doping and backside defects
US7976634B2 (en) * 2006-11-21 2011-07-12 Applied Materials, Inc. Independent radiant gas preheating for precursor disassociation control and gas reaction kinetics in low temperature CVD systems
US9064960B2 (en) * 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057115A (ja) * 2000-08-11 2002-02-22 Samsung Electronics Co Ltd 選択的エピタキシャル成長方法
JP2005094690A (ja) * 2003-09-19 2005-04-07 Canon Inc 画像形成装置
JP2005183514A (ja) * 2003-12-17 2005-07-07 Hitachi Kokusai Electric Inc 半導体装置の製造方法

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