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TWI498976B - 晶圓級封裝整合及方法 - Google Patents

晶圓級封裝整合及方法 Download PDF

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TWI498976B
TWI498976B TW097138629A TW97138629A TWI498976B TW I498976 B TWI498976 B TW I498976B TW 097138629 A TW097138629 A TW 097138629A TW 97138629 A TW97138629 A TW 97138629A TW I498976 B TWI498976 B TW I498976B
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Taiwan
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passivation layer
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Inventor
林瑤娟
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史達晶片有限公司
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Description

晶圓級封裝整合及方法
本發明通常有關於半導體裝置，更特別是有關於晶圓級封裝之整合。
半導體裝置存在於娛樂、通訊、網路、電腦以及家庭用品市場的諸多產品中。半導體裝置也存在於軍事、航空、汽車、工業控制器以及辦公室設備中。半導體裝置執行每個上述應用所需之各種的電功能。
半導體裝置的製造涵蓋具有複數個晶粒的晶圓之形成。每個半導體晶粒包含執行各種電功能的數百或者數千個電晶體以及其他主動與被動元件。就所給定的晶圓而言，來自晶圓的每個晶粒會典型執行相同的電功能。前端製造通常指晶圓上的半導體裝置之形成。所完成的晶圓具有包含電晶體以及其他主動與被動構件之主動側。後端製造指將所完成的晶圓裁剪或切割成個別晶粒，之後並針對架構的支撐以及環境的隔離來包裝該晶粒。
半導體製造的其中之一目標為在較低成本下生產適合快速、可靠、較小型與較高密度的積體電路(IC)之封裝。覆晶封裝或晶圓級晶片尺度的封裝(WLCSP)理想上適合於需要高速、高密度與較多接腳數的IC。覆晶式的封裝涵蓋將晶粒的主動側向下置於面向晶片承載基板或印刷電路板(PCB)。透過包含大量傳導焊接凸塊或球體之焊接凸塊架構來實現晶粒主動裝置與承載基板傳導軌跡之間的電 與機械互連。藉一種運用沈積於接觸墊上的焊接材質之迴焊製程來形成焊接凸塊，其中的接觸墊則是配置於半導體基板上。之後將焊接凸塊焊接至承載基板。覆晶半導體封裝提供一種從晶粒上的主動元件至承載基板之簡短電傳導路徑，藉以減少訊號之傳播、降低電容量、以及實現整體較佳的電路性能。
在諸多應用中，期望實現一個或多個半導體裝置之晶圓級封裝整合。已經以傳導孔以及重分佈層(RDL)來實現了半導體晶粒之間的互連。然而，典型包含RDL之互連架構之形成實行於具有低玻璃轉化溫度(Tg)之有機基板。基板之Tg典型小於200℃，此會侷限互連架構之製程選擇性。此外，半導體晶圓之晶圓間與內部晶圓的對準變動程度相對較大，此會降低可製造度以及晶圓之整合。
在某一實施例中，本發明為一種製作晶圓級晶片尺度封裝之方法，包含提供一基板以及藉在該基板上形成第一鈍化層、在該第一鈍化層上形成第一傳導層、在該第一傳導層與該第一鈍化層上形成第二鈍化層、在該第二鈍化層形成第二傳導層、在該第二傳導層上形成第三鈍化層、形成與該第二傳導層電接觸之第三傳導層以及在該第三傳導層和該第三鈍化層上形成第四鈍化層來製作一晶圓級互連架構之步驟。其方法進一步包含將複數個第一半導體晶粒架置於電接觸著該第三傳導層之晶圓級互連架構上、將第一封膠沈積於該複數個第一半導體晶粒上、將該基板移 除、形成以電接觸連接該第一傳導層的第一凸塊下金屬化層(UBM)以及將複數個焊接凸塊形成於該第一UBM上之步驟。
在另一實施例中，本發明為一種製作晶圓級晶片尺度封裝之方法，包含提供一基板以及藉在該基板上形成第一傳導層、形成電接觸著該第一傳導層的第二傳導層以及形成電接觸著該第二傳導層的第三傳導層來製作晶圓級互連架構之步驟。該方法進一步包含將複數個第一半導體晶粒架置於電接觸著該第三傳導層的晶圓級互連架構上、將第一封膠沈積於該複數個第一半導體晶粒上、將該基板移除以及形成以電接觸著該第一傳導層的背部互連之步驟。
在另一實施例中，本發明為一種製作晶圓級晶片尺度封裝之方法，包含提供一基板、將晶圓級互連架構形成於具有超過200℃溫度的該基板上、架置於電接觸著該晶圓級互連架構的複數個第一半導體晶粒、將第一封膠沈積於該複數個第一半導體晶粒上以及將該基板移除之步驟。
在另一實施例中，本發明為一種半導體裝置，包含以超過200℃的溫度形成晶圓級互連架構。將複數個第一半導體晶粒架置並以電接觸於該晶圓級互連架構。將一封膠沈積於該複數個第一半導體晶粒上。
在參照以下圖式的說明中，以一個或多個實施例來說明本發明，其中相似的數字代表相同或相似的組件。儘管以實現本發明目的之最佳模式來說明本發明，但熟知該項 技術者將會察知的是，本發明意指涵蓋替代物、修改與等效物，如同可包含於所附的申請專利範圍中所定義的本發明之精神與範疇以及其藉以下揭露與附圖所支持的等效物。
圖1闡述一種製造晶圓級晶片尺度封裝之製程。在第一步驟12中，使用一晶圓級製程以形成電路於一空白矽晶圓上。晶圓級製程可包含任何諸如晶圓級重分佈、材料沈積與移除製程、為從晶圓上移除材料的圖案化以及為改變晶圓電特性的摻雜之半導體裝置製作製程。在晶圓級製程期間，可將單一或多數層材料沈積並圖案化於空白矽晶圓之上。在步驟14中，使用接合或覆晶連接製程將半導體晶粒連接至晶圓上所形成的接觸墊。在步驟16中，將封膠或塑模複合物沈積於晶圓上並附著於半導體晶粒。塑模或封膠複合物可包含以下說明的任何適合之材質。在步驟18中，使用機械背面研磨以及濕式蝕刻、電漿蝕刻或化學機械拋光將空白矽晶圓移除。在空白矽晶圓移除之後，隨選的步驟20會在一個或多個在晶圓級製程期間所沈積的鈍化層中開孔。可使用平板印刷及/或蝕刻製程來開孔。在隨選的步驟22中，將凸塊下金屬化層(UBM)與焊接凸塊沈積於步驟20中所形成的孔上。
圖2a至2c闡述使用WLCSP或其他半導體裝置之晶圓級互連架構。在圖2a中，提供一種低成本的空白基板30，其為矽、玻璃、具有適當熱膨脹係數(CTE)的合成材料或者其他能夠支撐超過200℃的製程溫度之材料所製。基 板30為一種暫時與拋棄的支撐晶圓基板。
將鈍化層32形成於基板30上。選擇鈍化層32具有良好如矽蝕刻劑的選擇性，所以在後來空白基板的移除期間，其能夠充當蝕刻終止層。鈍化層32能夠具有單一或多數層之氮化矽(Si3 N4 )、二氧化矽(SiO2 )、氮氧化矽(SiON)、SiO2 /Si3 N4 或具有介電特性的其他材料。鈍化層32能是一種金屬層，諸如銅(Cu)。
使用圖案化與沈積製程來形成電傳導層34以充當接觸墊。能夠以鋁(Al)、Cu、錫(Sn)、鎳(Ni)、金(Au)或其他電傳導材料來製作傳導層34。傳導層34之沈積使用電解電鍍或者無極電鍍製程。
將鈍化層36形成於鈍化層32與傳導層34上以作為架構支撐與電隔離。鈍化層36能夠具有一或多層之Si3 N4 、SiO2 、SiON、PI、苯環丁烯(BCB)、聚苯噁唑(PBO)、WPR、環氧樹脂或其他絕緣材料。使用遮罩界定之蝕刻製程將一部分的傳導層36移除，藉以暴露傳導層34。
將一電傳導層38沈積於鈍化層36上，並且接在鈍化層36輪廓之後。將傳導層38電連接至傳導層34。能夠以Al、Ni、鎳釩酸鹽(NiV)、Cu或Cu合金來製作傳導層38。能夠藉由電解電鍍或無極電鍍製程來製作傳導層38。能夠使用鈦(Ti)、鈦鎢(TiW)或鉻(Cr)之吸附層以單層或多層來製作傳導層38。
將鈍化層40形成於鈍化層36與傳導層38上以作為架構支撐與電隔離。鈍化層40能夠具有一層或多層之Si3 N4 、 SiO2 、SiON、PI、BCB、PBO、WPR、環氧樹脂或其他絕緣材料。使用遮罩界定之蝕刻製程將一部分的鈍化層40移除，藉以暴露傳導層38。
將電傳導層42形成於電接觸著傳導層38之鈍化層40上。能夠以Al、Ni、Sn、Ni、Au、Ag或其他電傳導材料來製作傳導層42。傳導層42之沈積使用電解電鍍或者無極電鍍製程。
將鈍化層44形成於鈍化層40與傳導層42上以作為架構支撐與電隔離。鈍化層44能夠具有一層或者多層之Si3 N4 、SiO2 、SiON、PI、BCB、PBO、WPR、環氧樹脂或其他絕緣材料。使用遮罩界定之蝕刻製程將一部分的鈍化層44移除，藉以暴露傳導層42。鈍化層44是隨選的。
藉由蒸鍍、電解電鍍、無極電鍍或網版印刷製程將金屬層46沈積於鈍化層44與傳導層42上。金屬層46為一種UBM層。能夠以Ti、Ni、NiV、Cu或Cu合金來製作UBM 46。
鈍化層32、傳導層34、鈍化層36、傳導層38、鈍化層40、傳導層42與鈍化層44之組合建構一種晶圓級重分佈層(WL RDL)或互連架構48。透過互連電路建立製程來實現WL RDL 48，如圖2a中所說明的，藉以提供半導體晶粒50與54之間的電連接，乃至焊接凸塊62之電連接，如此後所要說明的。
在圖2b中，半導體晶粒50具有形成於其有效表面上之接觸墊52。藉由熱接合或覆晶互連將接觸墊52電連接 至UBM 46。同樣的是，半導體晶粒54具有形成於其有效表面上之接觸墊56。藉由熱接合或覆晶互連將接觸墊56電連接至UBM 46。半導體晶粒50與54代表不同的IC晶粒以及能夠架置於WL RDL 48上方表面且連接至互連架構及/或UBM 46的傳導層之離散構件。根據晶粒之電設計，半導體晶粒50與54各別在有效表面上包含主動與被動元件、傳導層以及電介質層。離散構件能夠是濾器、諸如電感器、電阻器或電容器的離散被動元件、或者其他的離散元件。
將封膠或塑模複合物58形成於半導體晶粒50與54之上的WL RDL互連架構48之上方表面。能夠以環氧樹脂或聚合體材料製作封膠58，且能夠依照製程中所輸入的材料而為固態或液態。在塑模製程中，能夠暴露半導體晶粒50與54的背部。
在圖2c中，藉由機械背面研磨、化學濕式蝕刻、電漿乾式蝕刻或化學機械拋光來移除空白基板30。將鈍化層32圖案化且將其蝕刻至暴露出傳導層34。或者，在傳導層34形成於基板30之前，將鈍化層32圖案化並蝕刻。藉由蒸發、電解電鍍、無極電鍍或網版印刷製程將金屬層60沈積於鈍化層32上。能夠以Ti、Ni、NiV、Cu或Cu合金來製作金屬層60。金屬層60為一種電接觸著傳導層34之UBM。UBM 60能是具有吸附層、屏蔽層與濕潤層之多數金屬堆疊。以Ti、Cr、Al、TiW或氮化鈦(TiN)製作吸附層。能以Ni、NiV、CrCu或TiW製作屏蔽層。能以Cu、 Au或Ag製作濕潤層。UBM 60能是位於傳導層34上的無極Ni或Au，以作為焊接凸塊與接線接合兩者。
在藉背面研磨或蝕刻移除支撐晶圓的基板30之後，使用電解電鍍或者無極電鍍製程將電傳導焊接材料沈積於UBM 60上。焊接材料能夠是諸如Sn、鉛(Pb)、Ni、Au、Ag、Cu、鉍輝礦(Bi)與其合金之任何金屬或電傳導材料。在某一實施例中，焊接材料為百分比重63之Sn以及百分比重37之Pb。藉高於傳導材料熔點加該熱傳導材料來回焊焊接材料以形成球面球體或者凸塊62。在某些應用中，將焊接凸塊62二次回焊以改善UBM架構之電接觸。
WL RDL 48為單層或多層之晶圓級互連架構。多層可包含一個或多個之傳導層與絕緣層，諸如覆晶(FOC)、BCB重分佈層(RDL)、PI RDL與PI/BCB重覆鈍化。形成WL RDL 48所使用的製程溫度典型大於200℃，但亦可能較低。根據其功能設計，WL RDL 48提供半導體晶粒50與54完整的晶圓級互連。根據半導體裝置之功能，透過WL RDL互連架構48指定自半導體晶粒50與54的電訊號到一個或多個焊接凸塊62之路徑。焊接凸塊62為隨選的。
如圖2a至2c中所說明的，在架置半導體晶粒50與54之前，將WL RDL 48形成於空白基板30上。一旦架置與封裝了半導體晶粒，將空白基板移除，便能形成諸如UBM 60與焊接凸塊62的外部互連。藉在架置半導體晶粒之前將WL RDL 48形成於空白基板上，由於背景中加註的WR RDL製程能減低該製程溫度限制。換言之，由於不會有具 有低於200℃的Tg之基板使用於該製程中，因此能夠使用超過200℃的較高溫度來形成WL RDL 48。此外，藉由將晶粒置於已圖案化的空白基板以便能夠減少半導體晶粒的晶圓間與晶圓內部的對準變動程度。此製程改善WLSCP之可製造度、彈性、晶圓整合與自動校準效應。
圖3為晶圓級互連架構另一實施例之剖面圖。如圖2a至2c中所說明的，提供一種低成本空白基板30。基板30為一種暫時與拋棄的支撐晶圓基板。將鈍化層36形成於基板30上以作為架構支撐及電隔離。在本實施例中，不使用鈍化層32與傳導層34。使用一遮罩界定蝕刻製程將一部份的鈍化層36移除。將電傳導層38沈積於鈍化層36上並接在鈍化層36輪廓之後。將鈍化層40形成於鈍化層36與傳導層38上以作為架構支撐與電隔離。使用遮罩界定之蝕刻製程將一部分的鈍化層40移除，藉以暴露傳導層38。將電傳導層42形成以電接觸著傳導層38之鈍化層40上。將鈍化層44形成於鈍化層40與傳導層42上以作為架構支撐與電隔離。使用遮罩界定之蝕刻製程將一部分的鈍化層44移除，藉以暴露傳導層42。將UBM 46沈積於鈍化層44與傳導層42上。
鈍化層36、傳導層38、鈍化層40、傳導層42、與鈍化層44之組合建構一種晶圓級重分佈層(WL RDL)或互連架構63。透過一互連電路之建立製程來實現WL RDL 63，藉以提供半導體晶粒50與54之間的電連接，乃至焊接凸塊66之電連接。
藉由熱焊接或覆晶互連將半導體晶粒50與54的焊接墊56電連接至UBM 46。將封膠或塑模複合物58形成於半導體晶粒50與54以及下方的WL RDL互連架構63之上。
藉由機械背面研磨、化學濕式蝕刻、電漿乾式蝕刻或化學機械拋光來移除空白基板30。將鈍化層36圖案化與蝕刻至暴露傳導層38。以電接觸著傳導層38來形成UBM 64。使用電解電鍍或無極電鍍製程將電傳導焊接材料沈積於UBM 64上。藉高於傳導材料熔點加熱該傳導材料來回焊焊接材料以形成球面球體或凸塊66。在某些應用中，將焊接凸塊66二次回焊以改善UBM架構之電接觸。
另一晶圓級互連架構顯示於圖4。依照圖2a中所說明形成空白基板30與WL RDL 48。在WL RDL 48形成之後，藉焊接線72將半導體晶粒70之焊接墊電連接至傳導層42。以焊接凸塊76，將覆晶半導體封裝74電連接至半導體晶粒70。透過UBM 82、焊接凸塊84與UBM 46將半導體晶粒80之焊接墊電連接至傳導層42。以焊接凸塊88將覆晶半導體封裝86電連接至半導體晶粒80。將半導體晶粒90之焊接墊92電連接至傳導層42。半導體晶圓90能夠是IC或者表面架置於WL RDL48之被動元件。
將封膠或塑模複合物94形成於半導體晶粒70、74、80、86與90以及下方的WL RDL互連架構48上。能夠以環氧樹脂或聚合體材料製作封膠94。藉由機械背面研磨、化學濕式蝕刻、電漿乾式蝕刻或化學機械拋光來移除空白基板 30。將鈍化層32圖案化與蝕刻至暴露出傳導層34。以電接觸著傳導層34來形成UBM 60。使用電解電鍍或無極電鍍製程將電傳導焊接材料沈積於UBM 60上。藉高於加熱材料熔點加熱該傳導材料來回焊焊接材料以形成球面球體或凸塊62。
在圖5中，依照圖2a中所說明形成空白基板30與WL RDL 48。依照圖2b所說明將半導體晶粒50與54架置於WL RDL 48。將底部填充材料102配置於半導體晶粒50與54之下。能夠以環氧樹脂、聚合體材料、薄膜、或其他非傳導材料來製作底部填充材料102。將封膠或塑模複合物58形成於半導體晶粒50與54以及下方的WL RDL互連架構48上。藉由機械背面研磨、化學濕式蝕刻、電漿乾式蝕刻或化學機械拋光來移除空白基板30。將鈍化層32圖案化與蝕刻至暴露傳導層34。以電接觸著傳導層34與傳導層38來形成UBM 60。使用電解電鍍或無極電鍍製程將電傳導焊接材料沈積於UBM 60上。將鈍化層100形成於鈍化層32之上以作為架構支撐與電隔離。鈍化層100能具有一層或多層之Si3 N4 、SiO2 、SiON、PI、BCB、PBO、WPR、環氧樹脂或其他絕緣材料。使用遮罩界定之蝕刻製程將一部分的鈍化層100移除，藉以暴露UBM 60。藉高於傳導材料熔點加熱該傳導材料來回焊焊接材料以形成球面球體或凸塊62。
在圖6中，依照圖2a中所說明形成空白基板30與WL RDL 48。依照圖2b所說明將半導體晶粒50與54架置於 WL RDL 48。將封膠或塑模複合物58形成於半導體晶粒50與54以及下方的WL RDL互連架構48上。將吸附層110施加至封膠58的上方表面。以吸附層110將晶片載體112接合至封膠。晶片載體112能夠是金屬、疊片基板、玻璃、或具有填料之聚合體。能夠預先形成晶片載體112之後並將其疊片化或接合至封膠58。同樣也能夠在原處形成晶片載體，例如像第二塑模複合體或封膠。吸附與晶片載體能夠是暫時或永久的。在塑模或熱連接至載體112以作為熱散逸後能夠暴露半導體晶粒50與54的背部。
藉由機械背面研磨、化學濕式蝕刻、電漿乾式蝕刻或化學機械拋光來移除空白基板30。將鈍化層32圖案化與蝕刻至暴露傳導層34。以接觸著傳導層34與傳導層38來形成UBM 60。使用電解電鍍或無極電鍍製程將電傳導焊接材料沈積於UBM 60上。以高於傳導材料熔點加熱該傳導材料來回焊焊接材料以形成球面球體或凸塊62。
在圖7中，依照圖2a所說明形成空白基板30與WL RDL 48。依照圖2b所說明將半導體晶粒50與54架置於WL RDL 48。將封膠或塑模複合物58形成於半導體晶粒50與54以及下方的WL RDL互連架構48上。藉由機械背面研磨、化學濕式蝕刻、電漿乾式蝕刻或化學機械拋光來移除空白基板30。將鈍化層32圖案化與蝕刻至暴露傳導層34。使用接線焊接114將焊接線116電連接至傳導層34。
在圖8中，依照圖2a所說明形成空白基板30與WL RDL 48。依照圖2b所說明將半導體晶粒50與54架置於WL RDL 48。將第一封膠與塑模複合物120形成於半導體晶粒50與54以及下方的WL RDL互連架構上。封膠120充滿半導體晶粒50與54底部。將第二封膠與塑模複合物122形成於封膠120上。能夠以環氧樹脂或聚合體材料來製作封膠120與122。封膠122支撐半導體封裝並提供良好的熱傳導率。同時二次硬化封膠120與122。
藉由機械背面研磨、化學濕式蝕刻、電漿乾式蝕刻或化學機械拋光來移除空白基板30。將鈍化層32圖案化且蝕刻至暴露傳導層34。以接觸著傳導層34與傳導層38來形成UBM 60。使用電解電鍍或無極電鍍製程將電傳導焊接材料沈積於UBM 60上。藉高於傳導材料熔點加熱該傳導材質來回焊焊接材料以形成球面球體或凸塊62。
總之，在架置半導體晶圓之前將WL RDL互連架構形成於空白基板上。一旦架置與封裝了半導體晶粒，將空白基板移除，所以能夠形成諸如UBM 60與焊接凸塊62的外部互連。藉在架置半導體晶粒之前將WL RDL形成於空白基板上，由於背景中加註的WL RDL製程能夠減低該製程溫度限制。換言之，由於不會有在製程中使用具有低於200℃的Tg基板，因此能夠使用超過200℃的較高溫度來形成WL RDL互連架構。
儘管已經詳細闡述了本發明一個或多個實施例，然而熟知該項技術者將會察知的是，在不違反以下申請專利範圍所提的本發明範疇，可以對這些實施例修改與變更。
30‧‧‧空白基板
32‧‧‧鈍化層
34‧‧‧電傳導層
36‧‧‧鈍化層
38‧‧‧電傳導層
40‧‧‧鈍化層
42‧‧‧電傳導層
44‧‧‧鈍化層
46‧‧‧金屬層
48‧‧‧晶圓級重分佈層(WL RDL)或互連架構
50‧‧‧半導體晶粒
52‧‧‧半導體晶粒之接觸墊
54‧‧‧半導體晶粒
56‧‧‧半導體晶粒之接觸墊
58‧‧‧封膠或塑模複合物
60‧‧‧金屬層
62‧‧‧焊接凸塊
63‧‧‧晶圓級重分佈層(WL RDL)或互連架構
64‧‧‧UBM
66‧‧‧焊接凸塊
70‧‧‧半導體晶粒
72‧‧‧接合線
74‧‧‧覆晶半導體封裝
76‧‧‧焊接凸塊
80‧‧‧半導體晶粒
82‧‧‧UBM
84‧‧‧焊接凸塊
86‧‧‧覆晶半導體封裝
88‧‧‧焊接凸塊
90‧‧‧半導體晶粒
92‧‧‧半導體晶粒之接觸墊
94‧‧‧封膠
100‧‧‧鈍化層
102‧‧‧底部填充材料
110‧‧‧吸附層
112‧‧‧晶片載體
114‧‧‧接線接合
116‧‧‧接合線
120‧‧‧封膠或塑模複合物
122‧‧‧封膠或塑模複合物
圖1闡述一種製造晶圓級晶片尺度封裝之製程；圖2a-2c闡述使用RDL的半導體晶粒互連架構之形成；圖3闡述半導體晶粒互連架構之另一實施例；圖4闡述使用焊接凸塊與焊接線的半導體晶粒之互連架構；圖5闡述有著位於背面焊接凸塊的半導體晶粒與第二鈍化層下的底部填充之互連架構；圖6闡述在封膠上具有黏著劑與載體之半導體晶粒互連架構；圖7闡述具有焊接線之半導體晶粒互連架構；以及圖8闡述具有第一與第二封膠之半導體晶粒互連架構。
12至22‧‧‧為闡述一種製造晶圓級晶片尺度封裝之製程

Claims (15)

  1. 一種半導體裝置，包含；第一鈍化層；形成於該第一鈍化層上之晶圓級互連架構且包含，a)形成於該第一鈍化層上之第一導電層，以及b)形成於該第一導電層上之第二鈍化層；配置在該晶圓級互連架構上之第一半導體晶粒；沈積於該第一半導體晶粒上以及該第一半導體晶粒與該晶圓級互連架構之間之第一封膠；沈積於該第一半導體晶粒以及該第一封膠之相對於該晶圓級互連架構的表面之第二封膠；形成於該第一鈍化層中的一開口中延伸至該第一導電層之凸塊下金屬化層(UBM)；以及形成於該凸塊下金屬化層上之凸塊。
  2. 如申請專利範圍第1項之半導體裝置，其中該晶圓級互連架構進一步包含：形成於該第一傳導層和該第二鈍化層上之第二傳導層；形成於該第二傳導層上之第三鈍化層；以及形成於該第二傳導層和該第三鈍化層上之第三傳導層。
  3. 如申請專利範圍第1項之半導體裝置，進一步包含配置在該晶圓級互連架構上之一第二半導體晶粒。
  4. 如申請專利範圍第1項之半導體裝置，其中該晶圓級 互連架構的一部份係形成在大於或等於200度C的溫度之下。
  5. 如申請專利範圍第1項之半導體裝置，其中該第一封膠和該第二封膠同時被硬化(cured)。
  6. 一種製作半導體裝置之方法，包含：提供一基板；形成一晶圓級互連架構於該基板上，其係藉由a)橫跨於該基板之一表面連續地形成一第一鈍化層，以及b)形成一第一傳導層於該第一鈍化層上；配置一半導體晶粒於該晶圓級互連架構之上；沈積一第一封膠於該半導體晶粒上以及該半導體晶粒與該晶圓級互連架構之間；沈積一第二封膠於該第一封膠上；移除該基板；在移除該基板之後同時留下在該晶圓級互連架構中之該第一鈍化層之一第二部份時，移除該第一鈍化層之一第一部份以於該第一傳導層上方形成一開口；以及在移除該第一鈍化層之該第一部份之後形成一互連結構於該第一傳導層上的該開口之中。
  7. 如申請專利範圍第6項之方法，其中形成該晶圓級互連架構於該基板上進一步包含：形成一第二鈍化層於該第一傳導層上；以及形成一第二傳導層於該第二鈍化層和該第一傳導層 上。
  8. 如申請專利範圍第6項之方法，進一步包含形成一凸塊下金屬化層於該晶圓級互連架構上。
  9. 如申請專利範圍第6項之方法，進一步包含在大於或等於200度C的溫度之下形成該晶圓級互連架構的一部份。
  10. 如申請專利範圍第6項之方法，進一步包含同時硬化該第一封膠以及該第二封膠。
  11. 一種製作半導體裝置之方法，包含：提供一基板；形成一第一鈍化層於該基板之一表面上；形成一晶圓級互連架構於該第一鈍化層上，其係藉由a)形成第一導電層於該第一鈍化層上，以及b)形成第二鈍化層於該第一導電層上；配置一第一半導體晶粒於該晶圓級互連架構上；沈積一第一封膠於該半導體晶粒以及該第一半導體晶粒與該晶圓級互連架構之間；移除該基板；以及在移除該基板之後同時留下該第一鈍化層之一第二部份於該晶圓級互連架構上時，移除該第一鈍化層之一第一部份以於該第一導電層上形成一開口。
  12. 如申請專利範圍第11項之方法，進一步包含沈積一第二封膠於該第一半導體晶粒上。
  13. 如申請專利範圍第12項之方法，進一步包含同時硬化該第一封膠與第二封膠。
  14. 如申請專利範圍第11項之方法，進一步包含在大於或等於200度C的溫度之下形成該晶圓級互連架構的一部份。
  15. 如申請專利範圍第11項之方法，進一步包含配置一第二半導體晶粒於該晶圓級互連架構上。
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