TWI491171B - 運算放大器模組 - Google Patents

Description

運算放大器模組

本發明是有關於一種負載驅動模組及增強其驅動能力的方法，且特別是有關於一種運算放大器模組及增強(enhance)其驅動能力的方法。

習知運算放大器的驅動能力通常由其內部的輸出級電路來控制，此輸出級電路一般包括一輸出電晶體。為了增強運算放大器的驅動能力，目前採用的方式為增加此輸出電晶體的寬長比(width/length)來降低其等效電阻，以達到驅動能力增強的效果。此外，從電路佈局的角度來看，上述的輸出電晶體在實務上通常會採用多個電晶體的佈局方式來實現，因此，若要藉由加快輸出電晶體的充電速度來增加驅動能力，通常必須增加所佈局的電晶體之數目。

然而，無論是增加輸出電晶體的寬長比，或是增加佈局電晶體的數目，此兩種方式都會額外增加在晶片上所使用面積，不符合經濟效益。

本發明提供一種運算放大器模組，利用一控制訊號來增強其內部的運算放大器電路之驅動能力。

本發明提供一種增強運算放大器電路之驅動能力的方法，適於應用在上述運算放大器模組。

本發明提供一種運算放大器模組，包括一運算放大器電路以及一比較電路。運算放大器電路包括一輸入級電路以及一輸出級電路。輸入級電路用以接收一輸入訊號。輸出級電路耦接至輸入級電路，用以增強輸入訊號的驅動能力。比較電路耦接至輸出級電路，用以接收輸入訊號，並且判斷輸入訊號是否有改變，以輸出一致能的控制訊號至輸出級電路來增強運算放大器電路的驅動能力。

在本發明之一實施例中，上述之輸出級電路包括一驅動能力控制電路。驅動能力控制電路耦接至比較電路，受控於控制訊號。在控制訊號為致能期間，驅動能力控制電路利用一特定電壓來增強運算放大器電路的驅動能力。

在本發明之一實施例中，上述之特定電壓為一系統電壓或一接地電壓。

在本發明之一實施例中，上述之輸出級電路更包括一第一輸出電晶體。驅動能力控制電路包括一第二輸出電晶體以及一開關模組。第二輸出電晶體與第一輸出電晶體並聯。開關模組耦接在第一輸出電晶體的閘極及第二輸出電晶體的閘極之間，受控於控制訊號。在控制訊號為致能期間，開關模組利用特定電壓來增強運算放大器電路的驅動能力。

在本發明之一實施例中，上述之開關模組包括一第一開關電晶體以及一第二開關電晶體。第一開關電晶體耦接在第一輸出電晶體的閘極及第二輸出電晶體的閘極之間，受控於控制訊號。第二開關電晶體耦接在第二輸出電晶體 的閘極及特定電壓之間，受控於反相的控制訊號。當第一開關電晶體為關閉(turn off)時，第二開關電晶體為開啟(turn on)，以讓第二輸出電晶體的閘極耦接至特定電壓。

在本發明之一實施例中，上述之比較單元判斷該輸入訊號的電壓值或電流值是否有改變。若是，則比較電路輸出致能的控制訊號至驅動能力控制電路。若否，則比較電路輸出禁能的控制訊號至驅動能力控制電路。

在本發明之一實施例中，上述之運算放大器模組更包括一數位類比轉換電路。數位類比轉換電路耦接至運算放大器電路及比較電路，用以接收數位的輸入訊號。並且，數位類比轉換電路將數位的輸入訊號轉換為類比的輸入訊號，再輸出類比的輸入訊號至運算放大器電路及比較電路。比較單元判斷數位的輸入訊號的最高有效位元是否有改變。若是，則比較電路輸出致能的控制訊號至驅動能力控制電路。若否，則比較電路輸出禁能的控制訊號至驅動能力控制電路。

本發明提供一種增強運算放大器電路之驅動能力的方法。運算放大器電路包括一輸出級電路。所述方法包括如下步驟。接收一輸入訊號。判斷輸入訊號是否有改變。若輸入訊號有改變，輸出一致能的控制訊號至輸出級電路，以增強運算放大器電路的驅動能力。

在本發明之一實施例中，上述之方法更包括在控制訊號為致能期間，利用一特定電壓來增強運算放大器電路的驅動能力。

在本發明之一實施例中，上述之方法更包括如下步驟。若輸入訊號沒有改變，輸出禁能的控制訊號至輸出級電路。

在本發明之一實施例中，上述之特定電壓為一系統電壓或一接地電壓。

在本發明之一實施例中，上述之判斷該輸入訊號是否有改變的步驟包括判斷輸入訊號的電壓值或電流值是否有改變。

在本發明之一實施例中，上述之判斷該輸入訊號是否有改變的步驟包括判斷輸入訊號的最高有效位元是否有改變。

基於上述，在本發明之範例實施例中，當輸入訊號有所改變時，比較電路會輸出致能的控制訊號至輸出級電路，並且利用特定電壓來增強運算放大器電路的驅動能力。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1繪示本發明一實施例之運算放大器模組的方塊示意圖。請參考圖1，本實施例之運算放大器模組100包括一運算放大器電路110、一比較電路120、以及一數位類比轉換電路130。具體而言，在本實施例中，數位類比轉換電路130耦接至運算放大器電路110及比較電路120，用以接收數位的輸入訊號Sin1。數位類比轉換電路130先將 數位輸入訊號Sin1轉換為類比的輸入訊號Sin2後，再將類比輸入訊號Sin2輸出至運算放大器電路110。

在本實施例中，運算放大器電路110用以接收數位類比轉換電路130所提供的類比輸入訊號Sin2，並且增強輸入訊號Sin2的驅動能力。比較電路120耦接至運算放大器電路110及數位類比轉換電路130，用以接收數位輸入訊號Sin1，並且判斷數位輸入訊號Sin1是否有改變，以決定是否輸出一致能的控制訊號S至運算放大器電路110來增強其驅動能力。

因此，本實施例之運算放大器模組100無需藉由增加輸出電晶體之寬長比或者增加所佈局的電晶體數目，即可達到驅動能力增強的效果，可節省運算放大器電路110在晶片上所使用面積。

在本實施例中，運算放大器模組100所接收的輸入訊號是以數位輸入訊號Sin1為例，因此比較電路120所比較的對象例如是輸入訊號Sin1的前後兩筆資料的最高有效位元(most significant bits，MSB)，此點將於稍後進行說明。然而，本發明並不限於此，在其他實施例中，比較電路120所比較的對象也可以是前一級電路直接輸入至運算放大器電路110的類比訊號。此時，比較電路120例如是判斷此輸入的類比訊號之電壓值或電流值是否有改變，以決定是否輸出致能的控制訊號S至運算放大器電路110。在此種實施態樣中，運算放大器模組100不必然需要包括數位類比轉換電路130，設計者可根據實際需求來決定是否需要 配置數位類比轉換電路130。

底下說明比較單元120判斷數位輸入訊號Sin1的最高有效位元是否有改變來決定是否增強運算放大器電路110的驅動能力的一範例實施例。

圖2繪示本發明一實施例之增強運算放大器電路之驅動能力的方法流程圖。請同時參考圖1及圖2，在步驟S200中，比較電路120首先判斷輸入訊號Sin1的前後兩筆資料的最高有效位元是否有改變。在本實施例中，最高有效位元改變的態樣包括的前後兩筆資料的最高有效位元由0變1或1變0，因此，一旦比較電路120偵測到輸入訊號Sin1的最高有效位元產生改變，此方法的步驟流程會進行步驟S210。在步驟S210中，比較電路120輸出致能的控制訊號S至運算放大器電路110來增強其驅動能力。接著，此方法的步驟流程會再回到步驟S200，繼續判斷輸入訊號Sin1的前後兩筆資料的最高有效位元是否有改變。

另一方面，在步驟S200中，若比較電路120判斷輸入訊號Sin1的前後兩筆資料的最高有效位元沒有改變，則此方法的步驟流程會進行步驟S220。在步驟S220中，比較電路120輸出禁能的控制訊號S至運算放大器電路110，此時由於輸入訊號Sin1的最高有效位元沒有改變，因此運算放大器電路110處於一般操作模式，其驅動能力無需調整。接著，此方法的步驟流程會再回到步驟S200，繼續判斷輸入訊號Sin1的前後兩筆資料的最高有效位元是否有改變。

簡單來說，此方法首先判斷運算放大器模組100輸入端資料的最高有效位元是否有變化；若判斷為不是，則不進行增強驅動能力的操作；若判斷為是，則輸出致能的控制訊號S傳遞至運算放大器電路110來增強其驅動能力。另外，在本實施例中，雖然比較電路120判斷的對象是輸入訊號Sin1的最高有效位元，但是本發明並不限於此，在其他實施例中，比較電路120判斷的對象可以是輸入訊號Sin1的前後兩筆數位資料的任一位元來決定其是否改變。

圖3繪示圖1之運算放大器電路的內部電路示意圖。請參考圖1及圖3，本實施例之運算放大器電路110包括一輸入級電路112以及一輸出級電路114。輸入級電路112用以接收差動輸入訊號AVN、AVP，此處的差動輸入訊號AVN、AVP係對應圖1的類比輸入訊號Sin2。輸出級電路114耦接至輸入級電路112，用以增強類比輸入訊號Sin2的驅動能力。

進一步而言，本實施例之輸出級電路114包括一驅動能力控制電路113及一第一輸出電晶體MPO。驅動能力控制電路113包括一第二輸出電晶體MPO1以及一開關模組115。在本實施例中，第二輸出電晶體MPO1與第一輸出電晶體MPO並聯耦接，被同一電流源I_2T 所偏壓，其大小為輸入級電路112的電流源I_1T 的N倍。開關模組115耦接在第一輸出電晶體MPO的閘極及第二輸出電晶體MPO1的閘極之間，並且受控於控制訊號S。詳細來說，開關模組115包括一第一開關電晶體115a以及一第二開關 電晶體115b。第一開關電晶體115a耦接在第一輸出電晶體MPO的閘極及第二輸出電晶體MPO1的閘極之間，受控於控制訊號S。第二開關電晶體MPO1耦接在第二輸出電晶體MPO1的閘極及特定電壓VG之間，受控於反相的控制訊號SB。此處的特定電壓VG係以接地電壓為例，但本發明並不限於此。

從電路操作的角度來看，圖4繪示本發明一實施例之輸入訊號、控制訊號及反相控制訊號的訊號波形示意圖。請參考圖3及圖4，在比較電路120判斷需要增強運算放大器電路110的驅動能力時，會輸出控制訊號S來致能開關模組115。在開關模組115被致能期間，即時間區間T_DE ，控制訊號S處於高準位狀態，反相控制訊號SB處於低準位狀態。此時，第一開關電晶體115a為關閉，第二開關電晶體115b為開啟，第二輸出電晶體MPO1的閘極耦接至特定電壓VG。因此，第二輸出電晶體MPO1的閘極在第二開關電晶體115b開啟時可以下拉至接地電壓，造成第二輸出電晶體MPO1的源極與閘極之間的具有最大的跨壓，進而讓第二輸出電晶體MPO1的等效電阻因壓差的關係更小，達到增強運算放大器電路110的驅動能力之目的。此一特徵亦表現在圖4所繪示的輸入訊號波形中。在圖4中，在時間區間T_DE 期間，由於第二輸出電晶體MPO1的等效電阻甚小，因此可提高輸入訊號Sin2充電至目標電壓的速度，縮短時間區間T_DE 的長度，增強運算放大器電路110的驅動能力。

換句話說，在本實施例中，致能的控制訊號S具有高電壓準位，可以啟動驅動能力控制電路113進行增強運算放大器電路110的驅動能力之操作。在其他實施例中，根據開關模組115實施方式的不同，致能的控制訊號S也可能具有低電壓準位，本發明並不加以限制。另外，在本實施例中，增強運算放大器電路110的驅動能力例如是指可以提高輸入訊號Sin2充電至目標電壓的速度，縮短時間區間T_DE 的長度。

另一方面，在比較電路120判斷不需要增強運算放大器電路110的驅動能力時，會輸出控制訊號S來禁能開關模組115。此時，控制訊號S處於低準位狀態，反相控制訊號SB處於高準位狀態。因此，第一開關電晶體115a為開啟，第二開關電晶體115b為關閉，第二輸出電晶體MPO1的閘極不會耦接至接地電壓，而是耦接至第一輸出電晶體MPO的閘極，兩者呈現並聯耦接的狀態，並且操作模式類似於一般輸出級電路的輸出電晶體。

換句話說，在本實施例中，禁能的控制訊號S具有低電壓準位，用以使輸出級電路114處於一般的操作模式，即輸出電晶體呈現並聯耦接的狀態。在其他實施例中，根據開關模組115實施方式的不同，禁能的控制訊號S也可能具有高電壓準位，本發明並不加以限制。

總結來說，控制訊號S可以決定第二輸出電晶體MPO1的閘極是否與第一輸出電晶體MPO的閘極相連接。當不需要增強運算放大器電路110的驅動能力時，第 一輸出電晶體MPO與第二輸出電晶體MPO1兩者並聯耦接，其操作模式類似於一般輸出級電路的輸出電晶體。當需要增強運算放大器電路110的驅動能力時，第二輸出電晶體MPO1的閘極可以下拉至接地電壓或是更低的電位，以提高輸入訊號Sin2充電至目標電壓的速度。

另外，在本實施例中，比較電路120輸出致能的控制訊號S的時間點，相較於偵測到輸入訊號Sin1改變的時間點，可能存在一延遲時間。舉例而言，在本實施例中，比較電路120例如在時間點A偵測到輸入訊號Sin1有所改變，而比較電路120遲至時間區間T_DE 的初始時間才輸出高準位的控制訊號S，兩者之間存在一延遲時間。在本實施例中，控制訊號S高準位的啟動時間可以是利用時脈計數來決定，或者根據設計者所預設的固定時間來決定。

此外，從電路佈局的角度來看，第一輸出電晶體MPO與第二輸出電晶體MPO1在實務上通常會採用一至多個電晶體的佈局方式來實現。舉例而言，第一輸出電晶體MPO例如是採用M個電晶體的佈局方式來實現，第二輸出電晶體MPO1例如是採用N個電晶體的佈局方式來實現，其中M≧0，N>1。因此，在本實施例中，第二輸出電晶體MPO1的實施態樣可以是額外在晶片上佈局N個電晶體來實現，或者從第一輸出電晶體MPO的M個電晶體中選取N個電晶體來作為第二輸出電晶體MPO1，此時M>N。

另外，在本實施例中，第二輸出電晶體MPO1的閘極是被下拉至接地電壓或是更低的電位，但本發明並不限於 此。在其他實施例中，耦接至第二輸出電晶體的閘極之特定電壓也可以是系統電壓VDDA。

圖5繪示本發明另一實施例之運算放大器電路的內部電路示意圖。請參考圖3及圖5，本實施例之運算放大器電路210類似於圖3所揭露的運算放大器電路110，惟兩者之間主要的差異例如在於耦接至第二輸出電晶體MNO1的閘極之特定電壓是系統電壓VDDA，詳細說明如下。

在本實施例中，運算放大器電路210在對應之處所採用的電晶體類型與運算放大器電路110不同。舉例而言，在運算放大器電路210中，輸入級電路212的差動輸入對是採用P型的電晶體MP1及MP2來實施，輸入級電路212的電流鏡MN1及MN2以及輸出級電路214的第一輸出電晶體MNO與第二輸出電晶體MNO1是採用N型的電晶體來實施，如圖5所示。相對而言，在運算放大器電路110中，輸入級電路112的差動輸入對是採用N型電晶體MN1及MN2來實施，輸入級電路112的電流鏡MP1及MP2以及輸出級電路114的第一輸出電晶體MPO與第二輸出電晶體MPO1是採用P型電晶體來實施，如圖3所示。

因應不同類型的電晶體的實施方式，本實施例之運算放大器電路210中各元件的耦接關係也隨之調整，如圖5所示，在此不再贅述。由於輸出級電路214的第一輸出電晶體MNO與第二輸出電晶體MNO1是採用N型的電晶體來實施，因此當需要增強運算放大器電路210的驅動能力時，開關模組215的第二開關電晶體215b會被開啟，第二 輸出電晶體MNO1的閘極可以上拉至系統電壓VDDA，以提高輸入訊號Sin2充電至目標電壓的速度。

綜上所述，在本發明之範例實施例中，比較電路判斷輸入至運算放大器模組的訊號是否有改變，以輸出致能的控制訊號至驅動能力控制電路。在控制訊號為致能期間，驅動能力控制電路利用特定準位的電壓來降低輸出電晶體的等效電阻，以增強運算放大器電路的驅動能力。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧運算放大器模組

110、210‧‧‧運算放大器電路

112、212‧‧‧輸入級電路

113、213‧‧‧驅動能力控制電路

114、214‧‧‧輸出級電路

115、215‧‧‧開關模組

115a、215a‧‧‧第一開關電晶體

115b、215b‧‧‧第二開關電晶體

120‧‧‧比較電路

130‧‧‧數位類比轉換電路

Sin1‧‧‧數位輸入訊號

Sin2‧‧‧類比輸入訊號

S‧‧‧控制訊號

SB‧‧‧反相控制訊號

S200、S210、S220‧‧‧方法步驟

MPO、MNO‧‧‧第一輸出電晶體

MPO1、MNO1‧‧‧第一二輸出電晶體

MP1、MP2、MN1、MN2‧‧‧電晶體

CM‧‧‧電容

T_DE ‧‧‧時間區間

A‧‧‧時間點

VDDA‧‧‧系統電壓

VG‧‧‧接地電壓

I_1T 、I_2T ‧‧‧電流源

圖1繪示本發明一實施例之運算放大器模組的方塊示意圖。

圖2繪示本發明一實施例之增強運算放大器電路之驅動能力的方法流程圖。

圖3繪示圖1之運算放大器電路的內部電路示意圖。

圖4繪示本發明一實施例之輸入訊號、控制訊號及反相控制訊號的訊號波形示意圖。

圖5繪示本發明另一實施例之運算放大器電路的內部電路示意圖。

100‧‧‧運算放大器模組

110‧‧‧運算放大器電路

120‧‧‧比較電路

130‧‧‧數位類比轉換電路

Sin1‧‧‧數位輸入訊號

Sin2‧‧‧類比輸入訊號

S‧‧‧控制訊號

Claims (6)

1. 一種運算放大器模組，包括：一運算放大器電路，包括：一輸入級電路，用以接收一輸入訊號；以及一輸出級電路，耦接至該輸入級電路，用以增強該輸入訊號的驅動能力；以及一比較電路，耦接至該輸出級電路，用以接收該輸入訊號，並且判斷該輸入訊號是否有改變，以輸出一致能的控制訊號至該輸出級電路來增強該運算放大器電路的驅動能力，其中該輸出級電路更包括一第一輸出電晶體，該驅動能力控制電路包括：一第二輸出電晶體，與該第一輸出電晶體並聯；以及一開關模組，耦接在該第一輸出電晶體的閘極及該第二輸出電晶體的閘極之間，受控於該控制訊號。
2. 如申請專利範圍第1項所述之運算放大器模組，其中該輸出級電路包括：一驅動能力控制電路，耦接至該比較電路，受控於該控制訊號，在該控制訊號為致能期間，該驅動能力控制電路利用一特定電壓來增強該運算放大器電路的驅動能力。
3. 如申請專利範圍第2項所述之運算放大器模組，其中該特定電壓為一系統電壓或一接地電壓。
4. 如申請專利範圍第1項所述之運算放大器模組，其中該開關模組包括： 一第一開關電晶體，耦接在該第一輸出電晶體的閘極及該第二輸出電晶體的閘極之間，受控於該控制訊號；以及一第二開關電晶體，耦接在該第二輸出電晶體的閘極及該特定電壓之間，受控於反相的該控制訊號，其中當第一開關電晶體為關閉時，該第二開關電晶體為開啟，以讓該第二輸出電晶體的閘極耦接至該特定電壓。
5. 如申請專利範圍第2項所述之運算放大器模組，其中該比較單元判斷該輸入訊號的電壓值或電流值是否有改變，若是，則該比較電路輸出致能的該控制訊號至該驅動能力控制電路，若否，則該比較電路輸出禁能的該控制訊號至該驅動能力控制電路。
6. 如申請專利範圍第2項所述之運算放大器模組，更包括：一數位類比轉換電路，耦接至該運算放大器電路及該比較電路，用以接收數位的該輸入訊號，並且將數位的該輸入訊號轉換為類比的該輸入訊號，再輸出類比的該輸入訊號至該運算放大器電路，其中該比較單元判斷數位的該輸入訊號的最高有效位元是否有改變，若是，則該比較電路輸出致能的該控制訊號至該驅動能力控制電路，若否，則該比較電路輸出禁能的該控制訊號至該驅動能力控制電路。