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TWI489631B - 用於降低奈米佈線電晶體中的寄生電阻之接觸技術及配置 - Google Patents

用於降低奈米佈線電晶體中的寄生電阻之接觸技術及配置 Download PDF

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TWI489631B
TWI489631B TW101145428A TW101145428A TWI489631B TW I489631 B TWI489631 B TW I489631B TW 101145428 A TW101145428 A TW 101145428A TW 101145428 A TW101145428 A TW 101145428A TW I489631 B TWI489631 B TW I489631B
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拉維 皮拉瑞斯提
班傑明 朱功
威利 瑞奇曼第
凡 雷
吉伯特 狄威
尼洛依 穆可吉
馬修 梅茲
陳漢威
馬可 拉多撒福傑維克
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英特爾股份有限公司
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Description

用於降低奈米佈線電晶體中的寄生電阻之接觸技術及配置
本揭示的實施例大致上關於積體電路領域，特別地關於用於降低奈米佈線電晶體中的寄生電阻之接觸技術及配置。
包含例如處理器及/或記憶體裝置等積體電路裝置繼續縮小至更小尺寸。電晶體尺寸及/或間隔的縮小會增加寄生的外部電阻(Rext)，這不利於這些裝置的性能。
本揭示的實施例提供用於降低奈米佈線電晶體中的寄生電阻之接觸技術及配置。在下述詳細說明中，將參考形成說明的一部份之附圖，其中，在所有圖式中，類似代號代表類似部份，以及，其中，藉由實施本揭示的標的之說明實施例而作說明。要瞭解，可以利用其它實施例，以及，在不悖離本揭示的範圍之下，作出結構或邏輯改變。因此，非以限定方式作出下述詳細說明，以及，以後附的申請專利範圍及它們的均等範圍來界定實施例的範圍。
接著，以最有助於瞭解申請專利範圍的標的之方式，將各種操作以多個分離的操作說明。但是，說明的次序不應意指這些作業是必需次序相依的。
為了本揭示之目的，文句「A及/或B」意指(A)、 (B)、或(A及B)。為了本揭示之目的，文句「A、B及/或C」意指(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
說明係使用透視為基礎的說明，例如頂部/底部、側部、在上方/在下方、等等。這些說明僅用以便於討論，而非要限制此處所述的實施例應用至任何特定方向。
說明使用的「在實施例中」或是「在多個實施例中」等文句均意指相同或不同的實施例中之一或更多。此外，與本揭示的實施例有關而使用的「包括」、「包含」、「具有」等詞係同義字。
此處使用「與...耦合」一詞及其衍生詞。「耦合」意指下述之一或更多。「耦合」意指二或更多元件直接實體或電接觸。但是，「耦合」也意指二或更多元件間接地彼此接觸，但又仍然彼此協力或互動，且意指一或更多其它元件耦合或連接於被說成要彼此耦合的元件之間。
在不同的實施例中，文句「形成於或沉積於第二層上的第一層」意指第一層形成於或沉積於第二層之上方，以及，至少部份第一層直接接觸(例如，直接實體及/或電接觸)或間接接觸(例如，在第一層與第二層之間具有一或更多其它層)至少部份第二層。
如同此處所使用般，「模組」一詞意指包含執行一或更多軟體或韌體程式、組合邏輯電路、及/或其它提供所述功能之適當的組件之特定應用積體電路(ASIC)、電子電路、處理器(共用、專用、或組)及/或記憶體(共 用、專用、或組)或是其一部份。
根據不同的實施例，本揭示說明一裝置，其包含半導體基底、形成於半導體基底上的隔離層、包含形成於隔離層上的奈米佈線材料以提供電晶體通道之通道層、以及與通道層耦合的接點，接點配置成至少在一平面維度上圍繞通道層的奈米佈線材料，以及提供用於電晶體的源極端或汲極端。
在某些實施例中，至少一平面維度實質上垂直於有電晶體形成於上的半導體基底的平坦表面。裝置又包含配置於通道層上及與通道層磊晶地耦合之磊晶膜，磊晶膜配置成在至少一平面維度上圍繞通道層的奈米佈線材料以及配置在通道層的奈米佈線材料與接點材料之間。
在某些實施例中，通道層的奈米佈線材料包含N型或P型半導體材料，以及，磊晶膜包含III-V族半導體材料並具有50埃至1000埃的厚度。
在某些實施例中，通道層與隔離層磊晶地耦合，通道層的奈米佈線材料包含鍺(Ge)，磊晶膜包含選自矽鍺(SiGe)、鍺(Ge)、及銻化鍺(GeSb)所組成的族群之P型半導體材料，以及，隔離層包含矽鍺(SiGe)。
在某些實施例中，隔離層是第一隔離層，通道層是第一通道層。裝置又包含形成在第一通道層之上的第二隔離層以及第二通道層，第二通道層包含形成於第二隔離層上的奈米佈線材料，其中，接點與第二通道層耦合及配置成在至少一平面維度上圍繞第二通道層的奈米佈線材料。
在某些實施例中，接點是源極端。裝置又包含與第一通道層及第二通道層耦合的汲極端，以及與第一通道層和第二通道層耦合的閘極，汲極端配置成在至少一平面維度上圍繞第一通道層的奈米佈線材料及第二通道層的奈米佈線材料，閘極配置在源極端與汲極端之間以及配置成控制源極端與汲極端之間的電晶體電流流動。
在某些實施例中，半導體基底包含矽(Si)，以及，汲極端和源極端包含金屬。裝置又包含形成於第二通道層上的層間介電質(ILD)。裝置又包含形成於半導體基底上的緩衝層，其中，緩衝層配置在半導體基底與隔離層之間。
根據不同實施例，本揭示說明方法，其包含：設置半導體基底、在半導體基底上沉積隔離層、在隔離層上沉積提供用於電晶體的通道之通道層、以及形成與通道層耦合的接點，接點配置成在至少一平面維度上圍繞通道層的材料以及提供用於電晶體的源極端或汲極端。在某些實施例中，至少一平面維度實質上垂直於有電晶體形成於上的半導體基底的平坦表面上。
方法又包含在半導體基底上沉積緩衝層，其中，緩衝層配置在半導體基底與隔離層之間。在某些實施例中，沉積通道層包括在隔離層上磊晶地沉積通道層。在某些實施例中，形成接點包含：使用蝕刻處理以選擇性地移除隔離層的材料，以及，沉積金屬以取代被選擇性地移除的隔離層材料而形成接點。在某些實施例中，形成接點又包含： 在沉積金屬以形成接點之前，在通道層之上磊晶地沉積磊晶膜，磊晶膜配置成至少在一平面維度上圍繞通道層的材料以及配置在通道層的材料與接點材料之間。
在某些實施例中，磊晶膜包含P型材料，通道層的材料包含鍺(Ge)奈米佈線材料，以及，隔離層包含矽鍺(SiGe)。
在某些實施例中，隔離層是第一隔離層以及通道層是第一通道層。方法又包含在第一通道層上沉積第二隔離層以及在第二隔離層上沉積第二通道層，其中，接點與第二通道層耦合以及配置成在至少一平面維度上圍繞第二通道層的材料。
在某些實施例中，接點是源極端。方法又包含形成與第一通道層及第二通道層耦合的汲極端，以及形成與第一通道層和第二通道層耦合的閘極，汲極端配置成在至少一平面維度上圍繞第一通道層的材料及第二通道層的材料，閘極配置在源極端與汲極端之間以及配置成控制源極端與汲極端之間的電晶體電流流動。在某些實施例中，方法包含在第二通道層上沉積層間介電質(ILD)。
根據不同實施例，本揭示說明一系統，其包含處理器及與處理器耦合的記憶體裝置，處理器或記憶體裝置包含半導體基底、形成在半導體基底上的隔離層、包含形成於隔離層上的奈米佈線材料以提供電晶體通道之通道層、以及與通道層耦合的接點，接點配置成至少在一平面維度上圍繞通道層的奈米佈線材料，以及提供用於電晶體的源極 端或汲極端。在某些實施例中，至少一平面維度實質上垂直於有電晶體形成於上的半導體基底的平坦表面。
系統又包含配置於通道層上及與通道層磊晶地耦合之磊晶膜，磊晶膜配置成在至少一平面維度上圍繞通道層的奈米佈線材料以及配置在通道層的奈米佈線材料與接點材料之間。
在某些實施例中，通道層的奈米佈線材料包含N型或P型半導體材料，以及，磊晶膜包含III-V族半導體材料並具有50埃至1000埃的厚度。
在某些實施例中，通道層與隔離層磊晶地耦合，通道層的奈米佈線材料包含鍺(Ge)，磊晶膜包含選自矽鍺(SiGe)、鍺(Ge)、及銻化鍺(GeSb)所組成的族群之P型半導體材料，以及，隔離層包含矽鍺(SiGe)。
在某些實施例中，隔離層是第一隔離層，通道層是第一通道層。系統又包含形成在第一通道層之上的第二隔離層以及第二通道層，第二通道層包含形成於第二隔離層上的奈米佈線材料，其中，接點與第二通道層耦合及配置成在至少一平面維度上圍繞第二通道層的奈米佈線材料。
在某些實施例中，接點是源極端。系統又包含與第一通道層及第二通道層耦合的汲極端以及與第一通道層和第二通道層耦合的閘極，汲極端配置成在至少一平面維度上圍繞第一通道層的奈米佈線材料及第二通道層的奈米佈線材料，閘極配置在源極端與汲極端之間以及配置成控制源極端與汲極端之間的電晶體電流流動。
在某些實施例中，半導體基底包含矽(Si)，以及，汲極端包含金屬、源極端包含金屬、以及閘極包含金屬。在某些實施例中，系統又包含形成於半導體基底上的緩衝層，其中，緩衝層配置在半導體基底與隔離層之間。在某些實施例中，系統是手持計算裝置、平板電腦、或是智慧型電話。
圖1顯示積體電路裝置100的上視圖。積體電路裝置100包含形成於半導體基底(例如圖2的半導體基底102)上的一或更多鰭結構(於下稱為「鰭結構105」)。舉例而言，鰭結構105包含被沉積以形成積體電路裝置100的一或更多電晶體之多個層(第一通道層108、第二隔離層110、及第二通道層112)的堆疊。舉例而言，積體電路裝置100包含形成為提供一或更多電晶體的源極端116及/或汲極端118的接點。閘極120形成為控制流經源極端116與汲極端118之間的電晶體的通道層(例如，第二通道層112)之電流。
沉積例如層間介電質(ILD)材料114等的電絕緣材料，以隔離積體電路裝置100的組件。在所示之圖1的上視圖中，未顯示遮蓋鰭結構105的部份之ILD材料114，以免模糊基本特點。
圖2顯示根據某些實施例之沿著積體電路裝置100的鰭結構之剖面視圖。舉例而言，剖面視圖代表沿著圖1的線AB之視圖。在某些實施例中，鰭結構105包含藉由隔離層而彼此電絕緣的至少二通道層(舉例而言，第一通道 層108、第二隔離層110、及第二通道層112)。在某些實施例中，鰭結構105又包含一或更多緩衝層104、第一隔離層106、及/或半導體基底102的部份。在積體電路裝置100未包含多個通道層的某些實施例中，鰭結構105僅包含第一通道層108或是第一隔離層106和第一通道層108。
積體電路裝置100形成於半導體基底102上。在某些實施例中，半導體基底102包含矽。舉例而言，半導體基底102包含N型或P型(100)離向矽，半導體基底102的晶向以傳統(xyz)為符號，其中，x、y、及z代表彼此垂直的三維中的各別結晶學平面。舉例而言，半導體基底102包含範圍在朝向(110)方向約2度至約8度之間的(100)方向切離的材料。可以使用無切離晶向之其它切離晶向或半導體基底102。切離可以消除抗相位邊界。半導體基底102具有在約1Ω-cm至約50kΩ-cm之間的高電阻率。在其它實施例中，半導體基底102包含其它實施例。
半導體基底102可為使用塊體矽或絕緣體上矽結構形成的結晶基底。在其它實施中，使用與矽結合或未結合之替代材料，形成半導體基底102，替代材料包含但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、或銻化鎵。其它分類為III-V族或IV族材料的材料也用以形成基底。雖然此處說明形成半導體基底102的材料的一些實例，但是，作為有半導體裝置建立於上的基礎的任何材料落在本發明的精神及範圍之內。在其它實施例中，半導體 基底102包含其它材料。在某些實施例中，半導體基底102是晶圓的切割晶粒的一部份。
在某些實施例中，一或更多緩衝層(例如，於下稱為「緩衝層104」)可以形成於半導體基底102上。舉例而言，緩衝層104以半導體材料的原子雙層填充半導體基底102的平台，舉例而言，半導體材料包含一或更多III-V族半導體材料及/或一或更多II-VI族半導體材料、或其組合。在某些實施例中，緩衝層104可以提供實質的極性半導體基底102。緩衝層104又作為抗錯位緒的緩衝器以及/或提供半導體基底102與其它層(例如第一隔離層106)之間的晶格失配(例如，應力釋放)的控制。緩衝層104包含N型或P型材料系統。在實施例中，緩衝器104包含砷化鎵(GaAs)。磊晶地沉積緩衝器104。在實施例中，以磊晶沉積製程，沉積一或更多緩衝器膜。舉例而言，磊晶沉積製程包含分子束磊晶(MBE)、原子層磊晶(ALE)、磊晶生長、化學束磊晶(CBE)、金屬有機化學汽相沉積(MOCVD)、或是其組合。在其它實施例中，可以使用其它適當的沉積方法。
在半導體基底102上形成層堆疊。舉例而言，第一隔離層106形成於半導體基底102上(例如，在緩衝器層104上)，第一通道層108形成於第一隔離層106上，第二隔離層110形成於第一通道層108上，以及，第二通道層112形成於第二隔離層110上。以磊晶沉積製程，形成第一隔離層106、第一通道層108、第二隔離層110、及第 二通道層112。在某些實施例中，如同所示般，層106、108、110、及112直接接觸。在未使用緩衝層104的實施例中，第一隔離層106與半導體基底102直接接觸。
第一通道層108提供用於第一電晶體的通道，以及，第二通道層112提供用於堆疊多電晶體配置的第二電晶體之通道。舉例而言，當積體電路裝置100在操作時，根據由閘極120施加至第一及/或第二通道層108、112的電壓，電流從源極端116經由第一及/或第二通道層108、112而均勻地注入汲極端118。
第一通道層108及第二通道層112包含包括N型及/或P型材料系統之各種適當的材料。在某些實施例中，第一及第二通道層108、112包含半導體材料，例如鍺、矽、IV族、III-V或II-VI族半導體材料、或是類似的通道材料。第一及第二通道層108、112的材料包含奈米佈線材料。在某些實施例中，用於第一及/或第二通道層108、112的材料包含包括鎵(Ga)、砷(As)、銦(In)、銻(Sb)、鍺(Ge)、矽(Si)、等等材料系統，或其組合。舉例而言，第一及/或第二通道層108、112包含鍺(Ge)、矽鍺(SiGe)、銻化銦(InSb)、銻化鎵(GaSb)、銦鎵銻化物(InGaSb)、砷化鎵(GaAs)、銦鎵砷化物(InGaAs)、等等、或其組合。在一實施例中，使用例如砷化鎵(GaAs)奈米佈線材料等III-V族半導體材料，形成第一通道層108，以及，使用鍺(Ge)奈米佈線材料，形成第二通道層112。第一及/或第二通道層 108、112的材料具有比第一及/或第二隔離層106、110的材料更小的能帶隙。在其它實施例中，可以使用其它適當的通道材料。
第一隔離層106及第二隔離層110提供第一通道層108及第二通道層112的電絕緣屏蔽。根據不同的實施例，第一及第二隔離層106、110包含相對於第一及第二通道層108、112的材料是電絕緣的材料。沉積以形成隔離層106、110的材料包含例如IV族、III-V族、或II-VI族半導體材料以及/或例如氧化矽(SiO2 )等電絕緣材料。舉例而言，在某些實施例中，第一及/或第二隔離層106、110的材料包含SiO2 、鋁(Al)、砷(As)、鎵(Ga)、銻(Sb)、銦(In)、及/或其結合。在Ge、SiGe、或GaAs用於通道(例如，第一及/或第二通道層108、112)的實施例中，以砷化鋁(AlAs)或鋁鎵砷化物(AlGaAs)用於隔離(例如，第一及/或第二隔離層106、110)。在以InSb、InGaSb、或GaSb用於通道的實施例中，銦鋁銻化物(InAlSb)可以用於隔離。在InGaAs用於通道的實施例中，以銦鋁砷化物(InAlAs)用於隔離。在其它實施例中，使用其它或增加的材料。
根據與相鄰層的晶格匹配、電隔離特性、及/或對形成接點(例如116、118)或閘極(例如，120)的蝕刻製程的蝕刻選擇性，選取用於隔離層106、110的材料。舉例而言，選取允許隔離層106、110材料的蝕刻但不允許通道層108、112的蝕刻之材料。舉例而言，在一實施例 中，當GaAs及/或Ge奈米佈線材料用於通道層108、112時，選取AlAs以用於隔離層106、110。
在某些實施例中，層104、106、108、110、112均由多層或膜(未顯示)組成。舉例而言，隔離層106、108或是通道層108、112均具有第一材料層、第二材料層、及/或第三材料層，第一材料層沉積成提供晶格匹配以致於第一材料磊晶地沉積於下方層上，第二材料層比第一材料層提供更大的通道/隔離性能，第三材料層提供晶格匹配以致於另一層材料磊晶地沉積於第三材料層上。在某些實施例中，為了例如蝕刻選擇性等其它特徵，而選取層104、106、108、110、112的組件材料層。在其它實施例中，在各別層104、106、108、110、112中，使用比所述更多或更少的材料層。
在某些實施例中，閘堆疊(於下稱為「閘極120」)可以電耦合第一通道層108及第二通道層112。閘極120配置成控制源極端116與汲極端118之間的第二通道層112中的電流流動。閘極120又可以配置成控制源極端116與汲極端118之間的第一通道層108中的電流流動。閘極120電容地耦合第一及/或第二通道層108、112。閘極120包含至少二層、閘極介電層及閘極電極層。閘極介電質由例如二氧化矽(SiO2 )或高k材料等材料形成。可以用於閘極介電層中的高k材料的實例包含但不限於氧化鉿、鉿矽氧化物、氧化鑭、鑭鋁氧化物、氧化鋯、鋯矽氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶 鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物、及鉛鋅鈮酸鹽。在某些實施例中，當使用高k材料時，對閘極介電層執行退火製程，以增進其品質。
閘極電極層形成於閘極介電層上，以及，取決於電晶體為PMOS或是NMOS電晶體，閘極電極層由P型功函數金屬或是N型功函數金屬中至少之一組成。在某些實施中，閘極電極層由二或更多金屬層組成，其中，至少一金屬層是功函數金屬層及至少一金屬層是填充金屬層。
對於PMOS電晶體，用於閘極電極的金屬包含但不限於釕、鈀、鉑、鈷、鎳、及例如氧化釕等導電金屬氧化物。P型金屬層將能夠形成功函數在約4.9 eV與約5.2 eV之間的PMOS閘極電極。對於NMOS電晶體，可以用於閘極電極的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及例如鉿碳化物、碳化鋯、碳化鈦、碳化鉭、及碳化鋁等這些金屬的碳化物。N型金屬層將能夠形成功函數在約3.9 eV與約4.2 eV之間的NMOS閘極電極。
在本發明的實施中，成對的間隔器包圍閘極堆疊。間隔器可由例如氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽、及氧氮化矽等材料形成。用於形成間隔器的製程是此技藝中熟知的以及大致上包含沉積及蝕刻製程步驟。
如同所見般，閘極絕緣體122配置在閘極120與半導體基底102之間，以電隔離閘極120以及避免在最接近半導體基底102的閘極120的底部處局部麻痺平坦型裝置的 潛在產生。在某些實施例中，閘極絕緣體122包含SiO2 。在其它實施例中，閘極絕緣體122由其它適當的材料組成。
源極端116及汲極端118與第一及第二通道層108、112直接接觸地耦合。在某些實施例中，源極端116可為源極至源極電壓(Vss)接點。在某些實施例中，汲極端118可為汲極至汲極電壓(Vdd)接點。
與源極端116和汲極端118相對應的源極和汲極區形成為相鄰於閘極120。使用佈植/擴散製程或是蝕刻/沉積製程，形成源極和汲極區。在前一製程中，將例如硼、鋁、銻、磷、或砷等摻雜劑離子佈植於基底中，以形成源極和汲極區中。典型地跟隨在離子佈植製程之後的是退火製程，退火製程將摻雜劑活化以及使它們擴散。在後一製程中，層堆疊的材料可以首先被蝕刻以在源極和汲極區的位置形成凹部。然後，執行磊晶沉積製程，以例如矽鍺或碳化矽等矽合金填充凹部，藉以形成源極和汲極區。在某些實施中，以例如硼、砷、或磷等摻雜劑，原地摻雜磊晶地沉積的矽合金。在其它實施中，沉積例如鍺或III-V材料或合金等替代材料於凹部中以形成源極和汲極區。
在某些實施例中，源極端116和汲極端118包含任何適當的包括例如金屬的導電材料。在某些實施例中，源極端116和汲極端118包含銅(Cu)、黃金(Au)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)、鎳(Ni)、鈷(Co)、銠(Rh)、釕(Ru)、鈀(Pd)、鉿(Hf)、鋯(Zr)、或鋁 (Al)、或其組合。在某些實施例中，源極端116和汲極端118包含例如氮化鈦(TiN)、氮化鎢(WN)、或氮化鉭(TaN)、或其組合等金屬氮化物。在某些實施例中，源極端116和汲極端118包含金屬矽化物，舉例而言，例如矽化鈦(TiSi)、矽化鎢(WSi)、矽化鉭(TaSi)、矽化鈷(CoSi)、矽化鉑(PtSi)、矽化鎳(NiSi)、或其組合。在某些實施例中，源極端116和汲極端118包含金屬矽氮化物，舉例而言，例如鈦矽氮化物(TiSiN)、或鉭矽氮化物(TaSiN)、或其組合。在某些實施例中，源極端116和汲極端118包含金屬碳化物，舉例而言，例如碳化鈦(TiC)、碳化鋯(ZrC)、碳化鉭(TaC)、碳化鉿(HfC)、或碳化鋁(AlC)、或其組合。在某些實施例中，源極端116和汲極端118包含金屬碳氮化物，舉例而言，例如鉭碳氮化物(TaCN)、鈦碳氮化物(TiCN)、或其組合。在某些實施例中，源極端116和汲極端118包含導電金屬氧化物(例如氧化釕)。在某些實施例中，使用多個不同材料層以形成源極端116和汲極端118。在其它實施例中，源極端116和汲極端118包含其它適當材料。
在某些實施例中，閘極120比接點(例如，源極端116和汲極端118)具有更長方形的輪廓。亦即，在某些實施例中，如同所示，源極端116和汲極端118比閘極122的輪廓具有更錐形的輸廓。由於用以形成閘極122的圖型化製程的結果，閘極122的輪廓可以更長方形。舉例 而言，可以使用取代金屬閘極(RMG)製程以形成閘極122，以致於使用犠牲材料首先形成假閘極，犠牲材料接著被移除及由另一閘極材料取代。使用習知的圖型化，形成源極端116和汲極端118，習知的圖型化未使用假接點或犠牲材料以形成用於接點的溝槽。
在MOS電晶體之上方沉積一或更多層間介電質(ILD)。使用已知可應用於積體電路結構的介電材料，例如低k介電材料，形成ILD層(例如，第一層間介電(ILD)層160和第二ILD層170)。可以使用的介電材料的實例包含但不限於二氧化矽(SiO2 )、摻雜碳氧化物(CDO)、氮化矽、例如八氟環丁烷或聚四氟乙烯等有機聚合物、氟矽玻璃(FSG)、及例如倍半矽氧烷、矽氧烷、或有機矽酸鹽玻璃等有機矽酸鹽。ILD層包含毛細孔或其它空穴以進一步降低它們的介電常數。
在某些實施例中，閘極122配置在第一ILD層160中，以及，如同所示，接點(例如，源極端116和汲極端118)形成/配置於第二ILD層160和第一ILD層160中。
如同圖2的剖面側視圖中所見般，在某些實施例中，各源極端116、汲極端118、及閘極120的部份配置在第一通道層180和第二通道層112的上方及下方。根據不同實施例，源極端116配置成在至少一平面維度上圍繞第一及/或第二通道層108、112的材料。舉例而言，源極端116的材料可以纏繞第一通道層108以完全地圍繞通道材料。類似地，汲極端118和閘極120可以配置成在至少一 平面維度上圍繞第一及/或第二通道層108、112的材料。在某些實施例中，平面維度可以垂直於有IC裝置100形成於上的半導體基底102的平坦表面(例如，在圖1的剖面線CD的頁面之中及之外的平面維度)。
圖3顯示根據某些實施例之跨越積體電路裝置100的鰭結構(例如，圖1的鰭結構105)之剖面視圖。舉例而言，剖面視圖代表沿著圖1的線CD之視圖。剖面視圖顯示接點材料(例如，源極端116)在剖面的平面中如何設置成圍繞第一及/或第二通道層108、112的材料。注意，雖然圖3僅顯示通過源極端116的剖面視圖，但是，相同或類似的配置可以用於相對於第一及/或第二通道層108、112的汲極端118或閘極120。
根據不同實施例，在第一及/或第二通道層108、112上，形成磊晶膜111。如同所見，磊晶膜111磊晶地耦合第一及/或第二通道層108、112以及配置成在至少一平面維度上圍繞第一及/或第二通道層108、112的材料。磊晶膜111配置在通道層的材料與接點的材料之間(例如，圖2的源極端116或汲極端118)。接點的材料可以沉積至封裝或是實質地封裝磊晶膜111。磊晶膜111在第一及/或第二通道層108、112的材料(例如半導體)與接點的材料(例如金屬)之間提供增加的表面積，這降低積體電路裝置100的外部電阻(Rext)。
磊晶膜111包含各式各樣的適當材料，包含例如半導體材料。在通道層(例如108或112)由III-V族奈米佈 線材料組成的實施例中，磊晶膜111包含例如銦鎵砷化物(InGaAs)、銻化銦(InSb)、砷化鎵(GaAs)、等等n型摻雜材料。在通道層由鍺(Ge)奈米佈線材料組成的實施例中，磊晶膜111包含例如矽鍺(SiGe)、鍺(Ge)、銻化鍺(GeSb)、等等p型摻雜材料。在通道層由矽(Si)奈米佈線材料組成的實施例中，磊晶膜111包含未經摻雜的、n型摻雜的、或p型摻雜的材料，例如矽鍺(SiGe)、矽(Si)、等等。磊晶膜111具有的厚度範圍從50埃至1000埃。在其它實施例中，磊晶膜111包含其它材料及/或厚度。
圖4是根據某些實施例之積體電路裝置(例如，圖1-3的積體電路裝置100)的製造方法400之流程圖。在402，方法包含設置半導體基底(例如，圖2-3的半導體基底102)。
在404，方法400又包含在半導體基底上沉積隔離層(例如，圖2的第一隔離層106)。在某些實施例中，隔離層沉積在形成於半導體基底上的緩衝層(例如，圖2的緩衝層104)上。在未使用緩衝器層的其它實施例中，隔離層沉積於半導體基底上。
在406，方法400又包含沉積通道層(例如，圖2的第一通道層108)於隔離層上。以磊晶沉積製程沉積隔離層及通道層，以致於隔離層磊晶地耦合材料，隔離層係沉積於所述材料上，以及，通道層磊晶地耦合隔離層。根據單一通道層用於積體電路裝置的不同實施例，方法400跳 過在408及410的動作，以及，在416形成一或更多接點，且在406，一或更多接點與形成的通道層耦合。
在408，方法400又包含在通道層上沉積另一隔離層(例如，圖2的第二隔離層110)，以及，在410，在其它隔離層上沉積另一通道層。當使用多個通道層(例如，圖2的第二通道層112)以形成積體電路裝置時，執行在408及410的動作。可以重複在408及在410的動作以提供用於積體電路裝置所需的眾多通道層。磊晶地沉積其它隔離層及其它通道層，其它隔離層及其它通道層磊晶地耦合在一起。在404、406、408、及410所沉積的層磊晶地沉積以形成層堆疊。
在412，方法400又包含形成一或更多鰭結構(例如，鰭結構105)。使用例如微影術及/或蝕刻圖案，將404及406形成的層堆疊(以及，可能在408及410)圖型化，以提供一或更多鰭結構，所述一或更多鰭結構至少具有在406形成的通道層，以及，在某些實施例中又包含在408及410形成的隔離及通道層。舉例而言，圖型化包含微影術及/或蝕刻製程，以界定用於鰭結構的圖案以及根據圖案而移除層堆疊的材料以提供鰭結構。在某些實施例中，一或更多鰭結構又包含在404形成的隔離層。使用一或更多鰭結構，形成積體電路裝置的三維(3D)電晶體結構。可以沉積電絕緣材料(例如，圖1-3的ILD材料114)以便利圖型化製程及/或電隔離積體電路裝置的組件。
在414，方法400又包含形成與通道層耦合的一或更多接點(例如，圖1-3的源極端116及/或圖1-2的汲極端118)，接點配置成在至少一平面維度上圍繞通道層的材料。使用例如微影術及/或蝕刻製程等圖型化製程，形成一或更多接點。在某些實施例中，藉由選擇性地移除隔離層的材料，形成一或更多接點(例如，一或更多鰭結構)。舉例而言，使用蝕刻化學物，移除ILD材料的材料以及沉積的隔離層，但不移除沉積的通道層。在某些實施例中，磊晶膜(例如，圖3的磊晶膜111)磊晶地沉積於通道層的曝露材料上。沉積導電材料(例如金屬)以取代被移除的隔離層材料，以形成一或更多接點。在某些實施例中，將接點的材料直接沉積於通道層的材料上。在使用磊晶膜的其它實施例中，接點的材料直接沉積於磊晶膜的材料上。
在416，方法400又包含形成與通道層耦合的閘極(例如，圖1-2的閘極120)。根據任何適當的製程，形成閘極，舉例而言，製程包含取代金屬閘極(RMG)製程，其包含例如使用中間假(例如，暫時的)閘極材料。在某些實施例中，在取出假閘極之後，在閘極區中隔離層的材料被蝕刻製程選擇性地移除(例如，留下通道層)以及由高k/金屬閘極堆疊取代。類似於接點，沉積閘極材料，以在至少一平面維度上圍繞通道層的材料。方法400與參考圖1-3所述的實施例一致。
本揭示的實施例可以實施成使用任何適當的硬體及/ 或軟體如所需地配置之系統。圖5顯示舉例說明的實施例，其包含根據某些實施例於此說明的積體電路裝置(例如，圖1-3的積體電路裝置100)之舉例說明的系統。
在一實施例中，系統500包含一或更多處理器504。系統500又包含與至少一處理器504耦合的系統控制模組508、與系統控制模組508耦合的系統記憶體512、與系統控制模組508耦合的非依電性記憶體(NVM)/儲存器516、以及與系統控制模組508耦合的一或更多通訊介面520。在某些實施例中，一或更多處理器504中至少之一包含此處所述的積體電路裝置(例如，圖1-3的積體電路裝置100)。
用於一實施例之系統控制模組508包含任何適當的介面控制器，提供任何適當的介面給至少一處理器504及/或與系統控制模組508通訊的任何適當裝置或組件。
系統控制模組508包含記憶體控制器模組510，以提供介面給系統記憶體512。記憶體控制器模組510可為硬體模組、軟體模組、及/或韌體模組。
使用系統記憶體512以載入及儲存用於例如系統500之資料及/或指令。用於一實施例的系統記憶體512包含任何適當的依電性記憶體，例如適當的動態隨機存取記憶體(DRAM)。在某些實施例中，系統記憶體512包含如此處所述的積體電路裝置(例如，圖1-3的積體電路裝置100)。
用於一實施例的系統控制模組508包含一或更多輸入 /輸出(I/O)控制器，以提供介面給非依電性記憶體(NVM)/儲存器516及通訊介面520。
舉例而言，NVM/儲存器516用以儲存例如資料及/或指令。舉例而言，NVM/儲存器516包含任何適當的非依電性記憶體，例如相位變化記憶體(PCM)或快閃記憶體，以及/或，包含任何適當的非依電性儲存裝置，例如一或更多硬碟機(HDD)、一或更多光碟(CD)機、及/或一或更多數位多樣式光碟(DVD)機。在某些實施例中，NVM/儲存器516包含如此處所述的積體電路裝置(例如，圖1-3的積體電路裝置100)。
NVM/儲存器516包含儲存資源，其實體上是有系統500安裝於上的裝置之一部份，或是其可由裝置存取但不必是裝置的一部份。舉例而言，可以經由通訊介面520而於網路上存取NVM/儲存器516。
通訊介面520提供用於系統500的介面，以在一或更多有線或無線網路上通訊及/或與任何其它適當的裝置通訊。
對於一實施例，至少一處理器504與例如記憶體控制器模組510等用於系統控制模組508的一或更多控制器之邏輯一起封裝。對於一實施例，至少一處理器504與用於系統控制模組508的一或更多控制器之邏輯一起封裝，以形成系統封裝(SiP)。對於一實施例，至少一處理器504與用於系統控制模組508的一或更多控制器之邏輯集成於相同晶粒上。對於一實施例，至少一處理器504與用於系 統控制模組508的一或更多控制器之邏輯整合於相同晶粒上，以形成系統單晶片(SoC)。
在不同實施例中，系統500可以是但不限於伺服器、工作站、桌上型計算裝置、或是行動計算裝置(例如，膝上型計算裝置、手持計算裝置、手機、平板電腦、智慧型電話、筆記型電腦、等等)。在不同的實施例中，系統500可以具有或多或少的組件、及/或不同的架構。
雖然為了說明而於此處顯示及說明某些實施例，但是，在不悖離本發明的範圍之下，用以取得相同目的之眾多不同的替代及/或均等實施例或實施可以替代所示及說明的實施例。本申請案是要涵蓋此處所述的任何適應或變異。因此，顯然可知，此處所述的實施例僅受申請專利範圍及其均等範圍限定。
100‧‧‧積體電路裝置
102‧‧‧半導體基底
104‧‧‧緩衝層
105‧‧‧鰭結構
108‧‧‧第一通道層
110‧‧‧第二隔離層
111‧‧‧磊晶膜
112‧‧‧第二通道層
114‧‧‧層間介電材料
116‧‧‧源極端
118‧‧‧汲極端
120‧‧‧閘極
122‧‧‧閘極絕緣體
160‧‧‧第一層間介電層
170‧‧‧第二層間介電層
500‧‧‧系統
504‧‧‧處理器
508‧‧‧系統控制模組
510‧‧‧記憶體控制器模組
512‧‧‧系統記憶體
516‧‧‧非依電性記憶體/儲存器
520‧‧‧通訊介面
藉由配合附圖的上述詳細說明，將容易瞭解實施例。為便於此說明，類似的代號代表類似的結構元件。以舉例方式而非限定方式，在附圖的圖式中顯示實施例。
圖1顯示積體電路裝置的上視圖。
圖2顯示根據某些實施例之沿著積體電路裝置的鰭結構之剖面視圖。
圖3顯示根據某些實施例之跨越積體電路裝置的鰭結構之剖面視圖。
圖4是根據某些實施例的積體電路裝置製造方法的流 程圖。
圖5顯示包含此處所述之根據某些實施例的積體電路裝置的舉例說明的系統。
100‧‧‧積體電路裝置
102‧‧‧半導體基底
104‧‧‧緩衝層
105‧‧‧鰭結構
106‧‧‧第一隔離層
108‧‧‧第一通道層
110‧‧‧第二隔離層
112‧‧‧第二通道層
114‧‧‧層間介電材料
116‧‧‧源極端
118‧‧‧汲極端
120‧‧‧閘極
122‧‧‧閘極絕緣體
160‧‧‧第一層間介電層
170‧‧‧第二層間介電層

Claims (30)

  1. 一種積體電路裝置，包括：半導體基底；隔離層，形成於該半導體基底上；通道層，包含形成於該隔離層上的奈米佈線材料以提供用於電晶體的通道；及接點，與該通道層耦合，該接點配置成在至少一平面維度上圍繞該通道層的奈米佈線材料以及提供用於該電晶體的源極端或汲極端。
  2. 如申請專利範圍第1項之裝置，其中，該至少一平面維度實質上垂直於該半導體基底的平坦表面，該電晶體是形成於該半導體基底的該平坦表面上。
  3. 如申請專利範圍第1項之裝置，又包括：磊晶膜，配置於該通道層上及與該通道層磊晶地耦合，該磊晶膜配置成在該至少一平面維度上圍繞該通道層的該奈米佈線材料以及配置在該通道層的該奈米佈線材料與該接點的材料之間。
  4. 如申請專利範圍第3項之裝置，其中：該通道層的該奈米佈線材料包含N型或P型半導體材料；以及該磊晶膜包含III-V族半導體材料及具有從50埃至1000埃的厚度。
  5. 如申請專利範圍第4項之裝置，其中：該通道層與該隔離層磊晶地耦合； 該通道層的該奈米佈線材料包含鍺；該磊晶膜包含選自矽鍺(SiGe)、鍺(Ge)、及銻化鍺(GeSb)組成的族群之P型半導體材料；以及該隔離層包含矽鍺(SiGe)。
  6. 如申請專利範圍第1項之裝置，其中，該隔離層是第一隔離層，以及，該通道層是第一通道層，該裝置又包括：第二隔離層，形成於該第一通道層上；以及第二通道層，包含形成於該第二隔離層上的奈米佈線材料，其中，該接點耦合於該第二通道層且配置成在該至少一平面維度上圍繞該第二通道層的該奈米佈線材料。
  7. 如申請專利範圍第6項之裝置，其中，該接點是源極端，該設備又包括：汲極端，與該第一通道層及該第二通道層相耦合，該汲極端配置成在該至少一平面維度上圍繞該第一通道層的奈米佈線材料及該第二通道層的奈米佈線材料；以及閘極，與該第一通道層及該第二通道層相耦合，該閘極配置在該源極端與該汲極端之間且配置成控制在該源極端與該汲極端之間該電晶體的電流流動。
  8. 如申請專利範圍第7項之裝置，其中：該半導體基底包含矽(Si)；以及該汲極端和該源極端包含金屬。
  9. 如申請專利範圍第7項之裝置，又包括：層間介電質(ILD)，形成於該第二通道層上。
  10. 如申請專利範圍第1項之裝置，又包括：緩衝器層，形成於該半導體基底上，其中，該緩衝器層配置在該半導體基底與該隔離層之間。
  11. 一種積體電路的製造方法，包括：設置半導體基底；在該半導體基底上沉積隔離層；在該隔離層上沉積通道層，該通道層提供用於電晶體的通道；以及形成與該通道層耦合的接點，該接點配置成在至少一平面維度上圍繞該通道層的材料以及提供用於該電晶體的源極端或汲極端。
  12. 如申請專利範圍第11項之方法，其中，該至少一平面維度實質上垂直於該半導體基底的平坦表面，該電晶體是形成於該半導體基底的該平坦表面上。
  13. 如申請專利範圍第11項之方法，又包括：在該半導體基底上沉積緩衝器層，其中，該緩衝器層配置在該半導體基底與該隔離層之間。
  14. 如申請專利範圍第11項之方法，其中，沉積該通道層包括磊晶地沉積該通道層於該隔離層上。
  15. 如申請專利範圍第14項之方法，其中，形成該接點包括：使用蝕刻製程，選擇性地移除該隔離層的材料；以及沉積金屬以取代該隔離層之該選擇性地移除的材料，以形成該接點。
  16. 如申請專利範圍第15項之方法，其中，形成該接點又包括：在沉積該金屬以形成該接點之前，在該通道層上磊晶地沉積磊晶膜，該磊晶膜配置成在該至少一平面維度上圍繞該通道層的該材料以及配置在該通道層的該材料與該接點的該材料之間。
  17. 如申請專利範圍第11項之方法，其中：該磊晶膜包含P型材料；該通道層的該材料包含鍺(Ge)奈米佈線材料；以及該隔離層包含矽鍺(SiGe)。
  18. 如申請專利範圍第11項之方法，其中，該隔離層是第一隔離層以及該通道層是第一通道層，該方法又包括：沉積第二隔離層於該第一通道層上；以及沉積第二通道層於該第二隔離層上，其中，該接點與該第二通道層相耦合以及配置成在該至少一平面維度上圍繞該第二通道層的材料。
  19. 如申請專利範圍第18項之方法，其中，該接點是源極端，該方法又包括：形成與該第一通道層及該第二通道層相耦合的汲極端，該汲極端配置成在該至少一平面維度上圍繞該第一通道層的材料及該第二通道層的材料；以及形成與該第一通道層及該第二通道層相耦合的閘極，該閘極配置在該源極端與該汲極端之間且配置成控制在該 源極端與該汲極端之間該電晶體的電流流動。
  20. 如申請專利範圍第18項之方法，又包括：在該第二通道層上沉積層間介電質(ILD)。
  21. 一種積體電路系統，包括：處理器；以及記憶體裝置，與該處理器耦合，該處理器或該記憶體裝包含：半導體基底；隔離層，形成於該半導體基底上；通道層，包含形成於該隔離層上的奈米佈線材料，該通道層用以提供用於電晶體的通道；及接點，與該通道層耦合，該接點配置成在至少一平面維度上圍繞該通道層的奈米佈線材料以及提供用於該電晶體的源極端或汲極端。
  22. 如申請專利範圍第21項之系統，其中，該至少一平面維度實質上垂直於該半導體基底的平面表面，該電晶體是形成於該半導體基底的該平坦表面上。
  23. 如申請專利範圍第21項之系統，又包括：磊晶膜，配置於該通道層上及與該通道層磊晶地耦合，該磊晶膜配置成在該至少一平面維度上圍繞該通道層的該奈米佈線材料以及配置在該通道層的該奈米佈線材料與該接點的材料之間。
  24. 如申請專利範圍第23項之系統，其中：該通道層的該奈米佈線材料包含N型或P型半導體材 料；以及該磊晶膜包含III-V族半導體材料及具有從50埃至1000埃的厚度。
  25. 如申請專利範圍第24項之系統，其中：該通道層與該隔離層磊晶地耦合；該通道層的該奈米佈線材料包含鍺(Ge)；該磊晶膜包含選自矽鍺(SiGe)、鍺(Ge)、及銻化鍺(GeSn)組成的族群之P型半導體材料；以及該隔離層包含矽鍺(SiGe)。
  26. 如申請專利範圍第21項之系統，其中，該隔離層是第一隔離層，以及，該通道層是第一通道層，該系統又包括：第二隔離層，形成於該第一通道層上；以及第二通道層，包含形成於該第二隔離層上的奈米佈線材料，其中，該接點耦合於該第二通道層且配置成在該至少一平面維度上圍繞該第二通道層的該奈米佈線材料。
  27. 如申請專利範圍第26項之系統，其中，該接點是源極端，該系統又包括：汲極端，與該第一通道層及該第二通道層相耦合，該汲極端配置成在該至少一平面維度上圍繞該第一通道層的奈米佈線材料及該第二通道層的奈米佈線材料；以及閘極，與該第一通道層及該第二通道層相耦合，該閘極配置在該源極端與該汲極端之間且配置成控制在該源極端與該汲極端之間該電晶體的電流流動。
  28. 如申請專利範圍第27項之系統，其中：該半導體基底包含矽(Si)；該汲極端包含金屬；該源極端包含金屬；以及該閘極包含金屬。
  29. 如申請專利範圍第21項之系統，又包括：緩衝器層，形成於該半導體基底上，其中，該緩衝器層配置在該半導體基底與該隔離層之間。
  30. 如申請專利範圍第21項之系統，其中，該系統是手持計算裝置、平板電腦、或智慧型電話。
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