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JP2020526018A - 半導体デバイスを製造するための方法および半導体デバイス - Google Patents

半導体デバイスを製造するための方法および半導体デバイス Download PDF

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Abstract

【課題】多層ゲート・スペーサを含むＦｉｎＦＥＴデバイス、ならびに多層ゲート・スペーサを利用して、ゲート・スペーサを形成する際の垂直半導体フィンの腐食を防止さもなければ最小化するＦｉｎＦＥＴデバイスを製造するための方法を提供する。【解決手段】例えば、半導体デバイスを製造するための方法は、ＦｉｎＦＥＴデバイスの垂直半導体フィンの一部の上にダミー・ゲート構造を形成し、ダミー・ゲート構造上に多層ゲート・スペーサを形成することを含む。多層ゲート・スペーサは、第１の誘電体層および第２の誘電体層を含み、第１の誘電体層は、垂直半導体フィンおよび第２の誘電体層に対してエッチング選択性を有する。一実施形態において、第１の誘電体層は、シリコン酸炭窒化物（ＳｉＯＣＮ）を含み、第２の誘電体層は、シリコン硼炭窒化物（ＳｉＢＣＮ）を含む。【選択図】図１

Description

本開示は、一般に、半導体製造技法に関し、詳細には、ＦＥＴ（電界効果トランジスタ）デバイスを製造するための技法に関する。
半導体製造技術がより小さな設計ルールおよびより高い集積密度（例えば、１４ｎｍテクノロジ・ノード以上）に向かって進化し続けるにつれ、集積回路デバイスおよび部品は、ますます小さくなり、レイアウト形成およびデバイス最適化に課題が生じる。現在、ＦｉｎＦＥＴテクノロジは、そのようなテクノロジが１４ｎｍテクノロジ・ノード以下のＦＥＴ製造に効果的なＣＭＯＳスケーリング・ソリューションを提供するため、典型的には、ＦＥＴ製造に対して実施されている。ＦｉｎＦＥＴデバイスは、基板上に形成された少なくとも１つの垂直半導体フィン構造、垂直半導体フィンの一部の上に形成されたゲート構造、およびゲート構造の両側から延在する、垂直半導体フィンの一部から形成されたソース／ドレイン領域を含む三次元フィン形状ＦＥＴ構造を含む。ソース／ドレイン領域間のゲート構造によって覆われた垂直半導体フィンの部分は、ＦｉｎＦＥＴデバイスのチャネル領域を構成する。
ＦｉｎＦＥＴデバイスのゲート構造は、様々な技法を使用して形成することができる。例えば、ＦｉｎＦＥＴゲート構造は、「ゲートラスト」プロセスを使用して製造することができ、このプロセスは、例えば、垂直半導体フィンの一部の上にダミー・ゲート構造およびゲート・スペーサを形成し、他のＦｉｎＦＥＴデバイス要素（例えば、ソース／ドレイン領域）を製造し、次いで、置換金属ゲート（ＲＭＧ）プロセスを使用してダミー・ゲート構造を金属ゲート構造に置き換えることを含む。先端のＦｉｎＦＥＴ技術では、誘電体層をエッチングしてゲート・スペーサを形成する際の垂直半導体フィンに対するエッチング損傷を防ぐことが重要である。
従来の方法では、ゲート・スペーサは、誘電体材料の層を付着させ、例えば、ＲＩＥ（反応性イオン・エッチング）を使用して、パターニングすることによって形成されている。ＲＩＥプロセスの選択性が制限されているため、垂直半導体フィンは、誘電体材料の層をパターニングしてゲート・スペーサを形成する際に著しいエッチング損傷を受ける可能性がある。スペーサＲＩＥプロセスは、シリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）で形成された垂直半導体フィンのエッチング腐食を最小限に抑えるように調整することができるが、ＲＩＥプロセスの選択性は、フィン・ピッチのスケーリング（例えば、フィン間の間隔の減少）に伴い、フィン高さが増加する（例えば、スペーサＲＩＥに対するアスペクト比の増加）とともに減少する。
したがって、当技術分野において、前述の問題に対処する必要がある。
本発明の実施形態は、多層ゲート・スペーサを含むＦｉｎＦＥＴデバイス、ならびに多層ゲート・スペーサを利用して、ゲート・スペーサを形成する際の垂直半導体フィンの腐食を防止さもなければ最小化するＦｉｎＦＥＴデバイスを製造するための方法を含む。例えば、一実施形態において、半導体デバイスを製造するための方法は、ＦｉｎＦＥＴデバイスの垂直半導体フィンの一部の上にダミー・ゲート構造を形成し、ダミー・ゲート構造上に多層ゲート・スペーサを形成することを含む。多層ゲート・スペーサは、第１の誘電体層および第２の誘電体層を含み、第１の誘電体層は、垂直半導体フィンおよび第２の誘電体層に対してエッチング選択性を有する。一実施形態において、第１の誘電体層は、シリコン酸炭窒化物（ＳｉＯＣＮ）を含み、第２の誘電体層は、シリコン硼炭窒化物（ＳｉＢＣＮ）を含む。
別の実施形態は、ＦｉｎＦＥＴデバイスの垂直半導体フィンの一部の上に形成されたゲート構造を含む半導体デバイス、およびゲート構造の側壁上に形成された多層ゲート・スペーサを含む。多層ゲート・スペーサは、第１の誘電体層および第２の誘電体層を含み、第１の誘電体層は、垂直半導体フィンおよび第２の誘電体層に対してエッチング選択性を有する。一実施形態において、第１の誘電体層は、ＳｉＯＣＮを含み、第２の誘電体層は、ＳｉＢＣＮを含む。
他の実施形態は、添付の図と併せて読まれる実施形態の以下の詳細な説明において説明される。
図１〜図１９は、本発明の実施形態によるＦｉｎＦＥＴデバイスを製造するプロセスを概略的に示す。
ＦｉｎＦＥＴデバイスの垂直半導体フィン上にダミー・ゲート構造が形成された製造の中間段階における半導体デバイスの概略図である。 ＦｉｎＦＥＴデバイスの垂直半導体フィン上にダミー・ゲート構造が形成された製造の中間段階における半導体デバイスの概略図である。 ＦｉｎＦＥＴデバイスの垂直半導体フィン上にダミー・ゲート構造が形成された製造の中間段階における半導体デバイスの概略図である。 ＦｉｎＦＥＴデバイスの垂直半導体フィン上にダミー・ゲート構造が形成された製造の中間段階における半導体デバイスの概略図である。 ダミー・ゲート構造上に第１および第２の誘電体層を付着させ、その後このダミー・ゲート構造をパターニングして多層ゲート・スペーサを形成した後の図１の半導体デバイスの概略図である。 ダミー・ゲート構造上に第１および第２の誘電体層を付着させ、その後このダミー・ゲート構造をパターニングして多層ゲート・スペーサを形成した後の図２の半導体デバイスの概略図である。 ダミー・ゲート構造上に第１および第２の誘電体層を付着させ、その後このダミー・ゲート構造をパターニングして多層ゲート・スペーサを形成した後の図３の半導体デバイスの概略図である。 第２の誘電体層を第１の誘電体層に対して選択的にエッチングした後の図５の半導体デバイスの概略図である。 第２の誘電体層を第１の誘電体層に対して選択的にエッチングした後の図６の半導体デバイスの概略図である。 第２の誘電体層を第１の誘電体層に対して選択的にエッチングした後の図７の半導体デバイスの概略図である。 第１の誘電体層を第２の誘電体層および垂直半導体フィンに対して選択的にエッチングした後の、およびＦｉｎＦＥＴデバイスの垂直半導体フィンの露出部分にエピタキシャル・ソース／ドレイン層を形成した後の図８の半導体デバイスの概略図である。 第１の誘電体層を第２の誘電体層および垂直半導体フィンに対して選択的にエッチングした後の、およびＦｉｎＦＥＴデバイスの垂直半導体フィンの露出部分にエピタキシャル・ソース／ドレイン層を形成した後の図９の半導体デバイスの概略図である。 第１の誘電体層を第２の誘電体層および垂直半導体フィンに対して選択的にエッチングした後の、およびＦｉｎＦＥＴデバイスの垂直半導体フィンの露出部分にエピタキシャル・ソース／ドレイン層を形成した後の図１０の半導体デバイスの概略図である。 図１１、図１２、および図１３に示す半導体デバイスの概略平面図である。 誘電体材料の層を付着および平坦化してレベル間誘電体（ＩＬＤ）層を形成した後の図１１の半導体デバイスの概略図である。 誘電体材料の層を付着および平坦化してレベル間誘電体（ＩＬＤ）層を形成した後の図１２の半導体デバイスの概略図である。 誘電体材料の層を付着および平坦化してレベル間誘電体（ＩＬＤ）層を形成した後の図１３の半導体デバイスの概略図である。 置換金属ゲートプロセスを実行してダミー・ゲート構造を高ｋ金属ゲート構造に置き換えた後の図１５の半導体デバイスの概略図である。 置換金属ゲートプロセスを実行してダミー・ゲート構造を高ｋ金属ゲート構造に置き換えた後の図１６の半導体デバイスの概略図である。
ここで、多層ゲート・スペーサを含むＦｉｎＦＥＴデバイス、ならびに多層ゲート・スペーサを利用して、ゲート・スペーサを形成する際の垂直半導体フィンの腐食を防止さもなければ最小化するＦｉｎＦＥＴデバイスを製造するための方法に関して、実施形態をさらに詳細に説明する。添付の図面に示す様々な層、構造、および領域は、縮尺通りには描かれない概略図あることを理解されたい。加えて、説明を簡単にするために、半導体デバイスまたは構造を形成するために一般的に使用されるタイプの１つまたは複数の層、構造、および領域は、所与の図面に明示的に示されていない場合がある。これは、明示的に示されていない任意の層、構造、および領域が実際の半導体構造から省略されていることを意味するものではない。
さらに、本明細書で論じる実施形態は、本明細書に示され説明される特定の材料、機能、および処理ステップに限定されないことを理解されたい。特に、半導体処理ステップに関して、本明細書で提供される説明は、機能性半導体集積回路デバイスを形成するために必要とされる可能性があるすべての処理ステップを包含することは意図されていないことが強調されるべきである。むしろ、例えば、ウェット洗浄およびアニーリング・ステップなどの、半導体デバイスの形成に一般的に使用されるある特定の処理ステップは、説明を効率化するために本明細書では意図的に説明されていない。
さらに、同じまたは同様の特徴、要素、もしくは構造を示すために、図面全体を通して同じまたは同様の参考番号が使用され、したがって、同じまたは同様の特徴、要素、もしくは構造の詳細な説明は、それぞれの図面に対して繰り返されない。厚さ、幅、百分率、範囲などに関して本明細書で使用されるような用語「約」または「実質的に」は、厳密ではないが、近いまたは近似していることを意味することを理解されたい。例えば、本明細書で使用されるような用語「約」または「実質的に」は、指定された量の１％以下などのわずかな誤差範囲が存在する可能性があることを意味する。
空間コンテクストを提供するために、ＸＹＺデカルト座標が半導体構造の図面に示されている。本明細書で使用されるような用語「垂直」は、図面に示すデカルト座標のＺ方向を示し、本明細書で使用されるような用語「水平」または「横方向」は、図面に示すデカルト座標のＺ方向に垂直なＸ方向またはＹ方向あるいはその両方を示すことを理解されたい。
図１〜図１９は、本発明の実施形態による、多層ゲート・スペーサ構造を備えるＦｉｎＦＥＴデバイスを製造するためのプロセスを概略的に示す。初めに、図１、図２、図３、および図４は、製造の中間段階における半導体デバイス１００の概略図であり、ダミー・ゲート構造がＦｉｎＦＥＴデバイスの垂直半導体フィン上に形成されている。図４は、半導体デバイス１００の概略平面図（Ｘ−Ｙ平面）であり、一方、図１、図２、および図３は、図４に示すそれぞれの線によって表される平面に沿った半導体デバイス１００の側部断面図である。特に、図１は、図４の線１Ａ−１Ａに沿った半導体デバイス１００の側部断面図（Ｙ−Ｚ平面）である。図２は、図４の線１Ｂ−１Ｂに沿った半導体デバイス１００の側部断面図（Ｘ−Ｚ平面）であり、図３は、図４の線１Ｃ−１Ｃに沿った半導体デバイス１００の側部断面図（Ｘ−Ｚ平面）である。
図１、図２、図３、および図４に示すように、半導体デバイス１００は、半導体基板１１０、分離層１２０、複数の垂直半導体フィン１３０、ダミー・ゲート構造Ｇ１およびＧ２、ならびにダミー・ゲート構造Ｇ１およびＧ２の頂部に形成されたキャッピング層１５０を含む。ダミー・ゲート構造Ｇ１およびＧ２は、それぞれ、垂直半導体フィン１３０のそれぞれのチャネル（Ｃ）領域の上に形成されたダミー・ゲート電極層１４０およびダミー・ゲート酸化物層１４２を含む。以下でさらに詳細に説明するように、ダミー・ゲート構造は、ＲＭＧプロセスの一部として金属ゲート構造に置き換えられる。図４に示すように、例えば、ダミー・ゲート構造Ｇ１およびＧ２の側面から延在する垂直半導体フィン１３０の部分は、ＦｉｎＦＥＴデバイスＤ１およびＤ２のためのソース／ドレイン（Ｓ／Ｄ）領域として働く。図２および図４の例示的な実施形態に示すように、各ＦｉｎＦＥＴデバイスＤ１およびＤ２は、３つの垂直半導体フィン１３０の一部の上に形成された共通ゲート構造を含む。この点に関して、各ＦｉｎＦＥＴデバイスＤ１およびＤ２は、ゲート構造の各側面のそれぞれのソース／ドレイン領域がそれぞれの単一の垂直ソース／ドレイン・コンタクトに共通に接続されている場合、マルチフィンＦｉｎＦＥＴ構造（すなわち、並列に接続されてマルチフィンＦｉｎＦＥＴデバイスを形成する３つのＦｉｎＦＥＴセグメント）として構成され得る。さらに、図４に示す例では、ＦｉｎＦＥＴデバイスＤ１およびＤ２は、ダミー・ゲート構造Ｇ１とＧ２との間に共通のソース／ドレイン（Ｓ／Ｄ）領域を共有し、それにより、ＦｉｎＦＥＴデバイスＤ１およびＤ２が直列に接続される。
図１、図２、図３、および図４に示す半導体デバイス１００は、公知の半導体製造技法および適切な半導体材料を使用して製造することができる。例えば、半導体基板１１０は、一般的な基板層として示されており、半導体材料の様々な構造および層を含むことができる。一実施形態において、半導体基板１１０は、例えば、シリコン（Ｓｉ）、あるいはゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）合金、炭化ケイ素（ＳｉＣ）、シリコン・ゲルマニウム炭化物合金、または化合物半導体材料（例えば、ＩＩＩ−Ｖ族またはＩＩ−ＶＩ族など）などのバルク半導体製造プロセスで一般的に使用される他のタイプの半導体基板材料で形成されたバルク半導体基板（例えば、ウエハ）を含む。ＩＩＩ−Ｖ族化合物半導体材料の非限定的な例には、ガリウム砒素、インジウム砒素、およびインジウム・リンが含まれる。別の実施形態では、半導体基板１１０は、ベース基板層（例えば、シリコン基板）と、能動回路構成要素がＦＥＯＬ（前工程）構造の一部として形成された活性半導体層（例えば、活性ＳｉまたはＳｉＧｅ層）との間に配置された絶縁層（例えば、酸化物層）を含むＳＯＩ（シリコン・オン・インシュレータ）基板を含む。
分離層１２０および垂直半導体フィン１３０は、様々な方法を使用して製造することができる。例えば、バルクおよびＳＯＩ基板の実施形態については、垂直半導体フィン１３０は、バルク半導体基板またはＳＯＩ基板の表面の活性シリコン層（例えば、結晶シリコン、結晶ＳｉＧｅ、ＩＩＩ−Ｖ族化合物半導体材料など）をパターニングして、半導体ウエハ全体にわたって異なるデバイス領域に垂直半導体フィンのパターンを形成することによって形成することができ、説明を簡単にするために、そのうちの３つが図２、図３、および図４に示されている。一実施形態において、垂直半導体フィン１３０は、バルク・シリコン基板またはバルク・ゲルマニウム基板の頂部にエピタキシャル成長させた結晶ＳｉＧｅ層からパターニングされてもよい。エピタキシャル成長プロセスを使用して形成された結晶ＳｉＧｅ層は、緩和ＳｉＧｅ層または歪みＳｉＧｅ層を含むことができる。当技術分野で知られているように、ＭＯＳトランジスタのキャリア移動度を高めるために歪みエンジニアリングが利用されており、異なるタイプのＳｉ−ＳｉＧｅヘテロ構造を製造して、ＣＭＯＳ ＦＥＴデバイスの異なる特性を取得または最適化あるいはその両方を行うことができる。例えば、シリコンをＳｉＧｅ基板層上にエピタキシャル成長させて、歪みＳｉ層を形成することができる。さらに、歪みＳｉＧｅ層をシリコン基板層上にエピタキシャル成長させることができる。歪みＳｉ／緩和ＳｉＧｅ構造は、主にｎ型ＦＥＴデバイスの電子移動度を改善する引張り歪みを生成するが、歪みＳｉＧｅ／緩和Ｓｉ構造は、主にｐ型ＦＥＴデバイスの正孔移動度を改善する圧縮歪みを生成する。
垂直半導体フィン１３０を形成した後、絶縁材料の層を付着させて垂直半導体フィン１３０を覆い、次いで、垂直半導体フィン１３０の頂部まで（化学機械平坦化（ＣＭＰ）により）平坦化し、次いで、エッチバック・プロセス（例えば、選択ＲＩＥプロセス）を使用して、さらに凹まして分離層１２０を形成することができる。図３に示すように、絶縁材料の層を目標レベルまでエッチングして垂直半導体フィン構造１３０の上方部分を露出させ、この上方部分がＦｉｎＦＥＴデバイスＤ１およびＤ２のベースライン・アクティブ・フィン高さＨを規定する。本発明の一実施形態において、分離層１２０は、ＲＩＥを使用して選択的にエッチングされ得るが、他のエッチング・プロセスを用いてもよい。時限エッチングを行って、所望の量の絶縁材料を除去し垂直半導体フィン構造１３０の上方部分を露出させることができる。
他の実施形態では、垂直半導体フィン１３０は、分離層１２０を最初に付着させ、次いで、ＲＩＥまたはディープＲＩＥを使用してエッチングし、半導体基板１１０に至るまで分離層１２０にトレンチのパターンを形成するプロセスを使用して形成することができ、このトレンチのパターンが、形成される垂直半導体フィンのパターンに対応する。次いで、ＡＲＴ（アスペクト比トラッピング）技法を使用して、トレンチの底部の半導体基板１１０の露出表面から結晶質半導体材料をエピタキシャル成長させることによって垂直半導体フィン１３０が形成される。ＡＲＴは、結晶Ｓｉ、ＳｉＧｅ、またはＩＩＩ−Ｖ族化合物半導体材料の選択エピタキシャル成長を可能にし、例えば、絶縁層に形成された高アスペクト比トレンチを充填し、それによって、ＦｉｎＦＥＴデバイスの高品質活性チャネル層を形成する。結晶ＳｉＧｅ層（または他のタイプのエピタキシャル半導体層）は、ＣＶＤ（化学気相付着）、ＭＯＣＶＤ（金属有機化学気相付着）、ＬＰＣＶＤ（低圧化学気相付着）、ＭＢＥ（分子線エピタキシ）、ＶＰＥ（気相エピタキシ）、ＭＯＭＢＥ（金属有機分子線エピタキシ）、または他の公知のエピタキシャル成長技法などの公知の技法を使用してエピタキシャル成長させることができる。
次に、公知のプロセス・フローを使用してダミー・ゲート構造Ｇ１およびＧ２を製造することができる。例えば、ダミー・ゲート構造Ｇ１およびＧ２は、半導体基板の表面上に共形の酸化物層を形成して垂直半導体フィン１３０を覆うことによって製造することができる。共形の酸化物層は、公知の技法を使用して半導体フィン材料（例えば、ＳｉまたはＳｉＧｅ表面など）の露出表面上に酸化物層（例えば、酸化ケイ素）を成長させることによって、または原子層付着（ＡＬＤ）、化学気相付着（ＣＶＤ）などの公知のプロセスを使用して半導体基板の表面上に酸化物材料（例えば、二酸化ケイ素）の共形層を付着させることによって形成することができる。次いで、ポリシリコンまたはアモルファス・シリコンなどの犠牲シリコン材料の層を半導体基板上にブランケット付着させ、次いで、平坦化する。犠牲シリコン材料の層は、ＣＶＤ、物理的気相付着（ＰＶＤ）、電気化学付着、および他の適切な付着方法などの公知の方法を使用して付着させることができる。犠牲シリコン材料の層は、ＣＭＰを使用して平坦化することができる。
次いで、共形の酸化物層および犠牲シリコン層をパターニングして、ダミー・ゲート構造Ｇ１およびＧ２のダミー・ゲート酸化物層１４２とダミー・ゲート電極層１４０とを形成する。例えば、絶縁材料の１つまたは複数の層を犠牲シリコン層の平坦化された表面上に付着させ、次いで、フォトリソグラフィ・プロセスを使用してパターニングしてキャッピング層１５０を形成する。図１に示す例示的な実施形態では、例えば、キャッピング層１５０は、第１の絶縁層１５２および第２の絶縁層１５４を含む。一実施形態において、第１の絶縁層１５２は、窒化ケイ素を含み、第２の絶縁層１５４は、酸化ケイ素を含むが、キャッピング層１５０は、実施される製造プロセス・フローに応じて絶縁材料の任意の適切な組合せから形成することができる。キャッピング層１５０は、ダミー・ゲート構造Ｇ１およびＧ２の象を画定し、下にある共形の酸化物層および犠牲シリコン層をエッチングするためのエッチング・マスクとして利用することができる。
ドライ・エッチング・プロセス（例えば、ＲＩＥ）を使用して、エッチング・マスク（キャッピング層１５０）を通して露出した犠牲シリコン層の部分をエッチングし、それによってダミー・ゲート構造Ｇ１およびＧ２のダミー・ゲート電極層１４０を形成することができる。このプロセスでは、犠牲シリコン層（例えば、ポリシリコン層）をエッチングする際に、下にある酸化物層がエッチング・バッファ層（またはエッチ・ストップ層）として働き、ポリ・エッチング・プロセスが酸化物層を貫通してエッチングして垂直半導体フィン１３０の半導体材料を損傷するのを防ぐ。次に、下にある酸化物層の露出部分をエッチングして、ダミー・ゲート構造Ｇ１およびＧ２のダミー・ゲート酸化物層１４２を形成し、結果として図１、図２、図３、および図４に示す中間半導体デバイが得られる。
ダミー・ゲート構造Ｇ１およびＧ２を形成した後、製造プロセスは、ＦｉｎＦＥＴデバイスＤ１およびＤ２のゲート構造のための多層ゲート・スペーサの形成へと続く。例えば、図５、図６、および図７は、それぞれ、基板の表面上に第１の誘電体層１６０および第２の誘電体層１７０を連続的に付着させて、ダミー・ゲート構造Ｇ１およびＧ２、ならびに垂直半導体フィン１３０の露出部分を覆った後の図１、図２、および図３の半導体デバイスの概略図である。続いて、第１の誘電体層１６０および第２の誘電体層１７０は、以下で詳細に論じるようなプロセス・フローを使用してパターニングされ、ＦｉｎＦＥＴデバイスＤ１およびＤ２のための絶縁ゲート・スペーサを形成する。
一実施形態において、第１の誘電体層１６０は、約２ｎｍ〜約５ｎｍの範囲の厚さで形成された共形の誘電体膜を含み、第２の誘電体層１７０は、約５ｎｍ〜約２０ｎｍの範囲の厚さで形成された共形の誘電体膜を含む。第１の誘電体層１６０および第２の誘電体層１７０は、プラズマ化学気相付着（ＰＥＣＶＤ）、原子層付着（ＡＬＤ）、または高い共形性で第１の誘電体層１６０および第２の誘電体層１７０の付着を可能にする他の適切な付着方法などの公知の技法を使用して付着させることができる。
本発明の一実施形態において、第２の誘電体層１７０は、第１の誘電体層１６０に対して選択的に（例えば、約１０：１以上のエッチング選択性で）エッチングすることが可能な誘電体材料で形成され、第１の誘電体層１６０は、（ｉ）第２の誘電体層１７０に対して（例えば、約１０：１以上のエッチング選択性で）、および（ｉｉ）垂直半導体フィン１３０を形成する半導体材料に対して（例えば、約１０：１以上のエッチング選択性で）選択的にエッチングすることが可能な誘電体材料で形成されている。例えば、一実施形態では、第１の誘電体層１６０は、薄いシリコン酸炭窒化物（ＳｉＯＣＮ）膜で形成され、第２の誘電体層１７０は、薄いシリコン硼炭窒化物（ＳｉＢＣＮ）膜で形成されている。ＦｉｎＦＥＴデバイスのゲート構造のためのゲート絶縁スペーサとして使用するのに適した他の低ｋ誘電体材料を、そのような誘電体材料が上で論じたようにエッチング選択性を提供すると仮定すると、第１の誘電体層１６０および第２の誘電体層１７０を形成するために使用することができる。第１の誘電体層１６０および第２の誘電体層１７０は、図８、図９、図１０、図１１、図１２、および図１３で概略的に示されるようなプロセス・フローを使用してパターニングされる。
特に、図８、図９、および図１０は、それぞれ、第２の誘電体層１７０を第１の誘電体層１６０に対して選択的にエッチングした後の図５、図６、および図７の半導体デバイスの概略図である。図８および図９に示すように、エッチング・プロセスにより、結果として第２の誘電体層１７０の水平部分が水平面特徴から除去され、ダミー・ゲート／キャッピング層スタックＧ１／１５０およびＧ２／１５０の垂直の側壁上の第２の誘電体層１７０の一部が引き下げられる（凹まされる）。図１０に示すように、第２の誘電体層１７０は、垂直半導体フィン１３０のＳ／Ｄ領域上のダミー・ゲート構造Ｇ１とＧ２との間の領域で完全に除去されている。一実施形態において、第２の誘電体層１７０は、第１の誘電体層１６０がエッチング・プロセスのためのエッチ・ストップとして働くように、第２の誘電体層１７０を第１の誘電体層１６０に対して高度に選択的にエッチングするように構成されたエッチング化学およびエッチング環境を備えた指向性（例えば、異方性）ドライ・エッチング・プロセス（例えば、ＲＩＥ）を使用してエッチングされる。このエッチング・プロセスでは、第２の誘電体層１７０は、垂直半導体フィン１３０の活性Ｓ／Ｄ領域の側壁に隣接して配置された第２の誘電体層１７０を完全にエッチング除去するのに十分な目標レベルまで、ダミー・ゲート／キャッピング層スタックＧ１／１５０およびＧ２／１５０の垂直側壁上で垂直に凹まされるが（図１０参照）、第２の誘電体層１７０は、確実に各ダミー・ゲート構造Ｇ１およびＧ２の頂部のキャッピング層１５０の第１の絶縁層１５２よりも下には凹まされないようにする。例えば、図８の例示的な実施形態に示すように、第２の誘電体層１７０は、ダミー・ゲート構造Ｇ１およびＧ２上のキャッピング層１５０の第１の絶縁層１５２の上方のレベルまで垂直に凹まされる。
次に、図１１、図１２、および図１３は、それぞれ、第１の誘電体層１６０を第２の誘電体層１７０および垂直半導体フィン１３０に対して選択的にエッチングした後の、そしてＦｉｎＦＥＴデバイスＤ１およびＤ２の垂直半導体フィン１３０のＳ／Ｄ領域の露出部分上にエピタキシャル・ソース／ドレイン層１８０を形成した後の図８、図９、および図１０の半導体デバイスの概略図である。図１４は、図１１、図１２、および図１３に示す半導体デバイスの概略平面図であり、図１１は、図１４の線４Ａ−４Ａに沿った半導体デバイス１００の側部断面図（Ｙ−Ｚ平面）であり、図１２は、図１４の線４Ｂ−４Ｂに沿った半導体デバイス１００の側部断面図（Ｘ−Ｚ平面）であり、図１３は、図１４の線４Ｃ−４Ｃ線に沿った半導体デバイス１００の側部断面図（Ｘ−Ｚ平面）である。
一実施形態において、第１の誘電体層１６０の露出部分を選択的にエッチング除去するために、等方性エッチング・プロセスが行われるが、第２の誘電体層１７０によって覆われた第１の誘電体層１６０の他の部分は、エッチングされない。エッチング・プロセスは、垂直半導体フィン１３０の半導体材料に対しても選択的であり、第１の誘電体層１６０をエッチングする際の垂直半導体フィン１３０のＳ／Ｄ領域へのいかなるエッチング損傷も防止さもなければ最小化する。本発明の一実施形態において、第１の誘電体層１６０がＳｉＯＣＮで形成され、第２の誘電体層１７０がＳｉＢＣＮで形成されると仮定すると、フッ化水素酸（ＨＦ）ベースのウェット・エッチング・プロセスを使用して等方性エッチング・プロセスを実施して、第１の誘電体層１６０の露出部分を第２の誘電体層１７０および垂直半導体フィン１３０に対して高度に選択的にエッチング除去することができる。本発明の一実施形態において、ＨＦベースのエッチング化学は、他の鉱酸を使用して酸性度を高めた希釈ＨＦベースのエッチング化学を含む。
図１１、図１２、および図１４に示すように、第１の誘電体層１６０のエッチングにより、結果として、ダミー・ゲート構造Ｇ１およびＧ２の垂直側壁上に配置された、ダミー・ゲート構造Ｇ１およびＧ２を取り囲む多層ゲート・スペーサ１７５が形成される。本発明の実施形態による多層ゲート・スペーサの製造は、例えば、ＳｉＮまたはＳｉＢＣＮの単一層から形成された従来のスペーサと比較して、複数の薄い低ｋ誘電体層の付着およびパターニングを可能にし、均一なプロファイルおよび低い実効誘電率を有する絶縁ゲート・スペーサを形成する。さらに、上で示したように、異なるエッチング特性を有する異なる低ｋ誘電体層の使用は、低ｋ誘電体層のパターニングを可能にし、スペーサ製造中の垂直半導体フィン１３０のエッチングを防止さもなければ最小化しながら、ゲート・スペーサ１７５を形成する。
多層ゲート・スペーサ１７５を形成した後、プロセス・フローは、垂直半導体フィン１３０の露出したＳ／Ｄ領域上にソース／ドレイン層１８０を形成することへと続く。本発明の一実施形態において、図１１、図１３、および図１４に示すように、ソース／ドレイン層１８０は、ダミー・ゲート構造Ｇ１およびＧ２に隣接する、垂直半導体フィン１３０のＳ／Ｄ領域の露出表面上にエピタキシャル半導体材料を成長させることよって形成される。ソース／ドレイン層１８０を形成するために使用されるエピタキシャル材料およびドーピングのタイプは、ＦｉｎＦＥＴデバイスＤ１およびＤ２がＰ型デバイスであるか、またはＮ型デバイスであるかに応じて異なる。別の実施形態では、ソース／ドレイン層１８０は、公知の方法を使用して垂直半導体フィン１３０のＳ／Ｄ領域の露出表面上に形成されるシリサイド層であってもよい。
次に、図１５、図１６、および図１７は、それぞれ、誘電体材料の層を付着および平坦化してＩＬＤ層１９０を形成した後の図１１、図１２、および図１３の半導体デバイスの概略図である。ＩＬＤ層１９０は、例えば、ダミー・ゲート構造Ｇ１およびＧ２を覆うように半導体基板の表面上に絶縁材料の１つまたは複数の層を付着させ、次いで、ダミー・ゲート構造Ｇ１およびＧ２上のキャッピング層１５０の第１の絶縁層１５２の上面を露出させるレベルまで半導体基板の表面を平坦化することによって形成される。ＩＬＤ層１９０は、酸化ケイ素、水素化炭化ケイ素酸化物（ＳｉＣＯＨ）、ＳｉＣＨ、ＳｉＣＮＨ、または他のタイプのシリコン・ベースの低ｋ誘電体（例えば、約４．０未満のｋ）、多孔性誘電体、あるいは（約２．５未満のｋを有する）公知のＵＬＫ（超低ｋ）誘電体材料を含むが、これらに限定されない適切な誘電体材料を使用して形成することができる。例えば、ＩＬＤ層１９０は、絶縁材料の単一の付着層、または絶縁材料の複数の層（例えば、流動性酸化物の第１の層と、第１の層上に形成された絶縁材料の第２の層）を含むことができる。ＩＬＤ層１９０は、例えば、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤ（プラズマ促進ＣＶＤ）、またはＰＶＤ、あるいはスピン・オン付着などの公知の付着技法を使用して付着させることができる。
ＩＬＤ層１９０の形成に続いて、プロセス・フローは、ダミー・ゲート構造Ｇ１およびＧ２を金属ゲート構造に置き換えるためのＲＭＧプロセスへと続く。例えば、図１８および図１９は、それぞれ、ダミー・ゲート構造Ｇ１およびＧ２を除去し、高ｋ金属ゲート構造２００を形成するために置換金属ゲートプロセスを実行した後の図１５および図１６の半導体デバイスの概略図である。一実施形態において、高ｋ金属ゲート構造２００はそれぞれ、高ｋゲート誘電体層２０２および金属ゲート電極２０４を含む。ダミー・ゲート構造Ｇ１およびＧ２を除去することができ、様々な方法を使用して高ｋ金属ゲート構造２００を形成することができる。
例えば、各キャッピング層１５０の第１の絶縁層１５２をＩＬＤ層１９０およびゲート・スペーサ１７５の材料に対して選択的にエッチング除去して、ダミー・ゲート構造Ｇ１およびＧ２のダミー・ゲート電極層１４０を露出させることができる。次いで、ダミー・ゲート電極層１４０をウェット・エッチング・プロセス（例えば、テトラメチル水酸化アンモニウム（ＴＭＡＨ）化学エッチング溶液）またはドライ・エッチング・プロセス（例えば、ＮＦ３＋Ｈ２気相化学エッチング）を使用して除去し、ダミー・ゲート構造Ｇ１およびＧ２の犠牲シリコン材料をＩＬＤ層１９０の誘電体および絶縁材料、ゲート・スペーサ１７５、ならびにダミー・ゲート酸化物層１４２に対して選択的にエッチング除去する。このエッチング・プロセスは、ダミー・ゲート構造Ｇ１およびＧ２のダミー・ゲート酸化物層１４２を露出させる。次いで、ダミー・ゲート酸化物層１４２は、酸化物層１４２が、垂直半導体フィン１３０、ゲート・スペーサ１７５、およびＩＬＤ層１９０の材料に対して選択的にエッチングされるエッチング化学およびエッチング環境を使用してエッチング除去される。例えば、ダミー・ゲート酸化物層１４２が酸化ケイ素で形成されている本発明の一実施形態では、酸化物エッチング・プロセスは、ＮＨ３（アンモニア）とＨＦ（フッ化水素）反応ガスの混合物（またはエッチャント・ガス）を使用して実行することができる。
ダミー・ゲート酸化物層１４２の除去に続いて、半導体構造の表面上にゲート誘電体材料の１つまたは複数の共形層を付着させ、ゲート誘電体材料上に導電性材料の１つまたは複数の層を付着させることによって金属ゲート構造２００が形成される。次いで、平坦化プロセス（例えば、ＣＭＰ）を行い、半導体構造の表面をＩＬＤ層１９０に至るまで研磨し、それによって、ゲート誘電体および導電性材料の過剰部分を除去し、結果として金属ゲート構造２００を有する図１８および図１９に示す半導体構造が得られる。
ゲート誘電体層２０２は、例えば、窒化物、酸窒化物、または酸化物を含む任意の適切な誘電体材料、あるいは約３．９を上回る誘電率を有する高ｋ誘電体材料で形成される。特に、ゲート誘電体材料２０２の共形層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、窒化ホウ素、高ｋ材料、またはこれらの材料の任意の組合せを含むことができる。高ｋ材料の例には、ハフニウム酸化物、ハフニウム酸化ケイ素、ハフニウム酸窒化ケイ素、ランタン酸化物、ランタン・アルミニウム酸化物、ジルコニウム酸化物、ジルコニウム酸化ケイ素、ジルコニウム酸窒化シリコン、タンタル酸化物、チタン酸化物、バリウム・ストロンチウム酸化チタン、バリウム・チタン酸化物、ストロンチウム・チタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウム・タンタル酸化物、および亜鉛ニオブ酸塩などの金属酸化物が含まれるが、これらに限定されない。高ｋゲート誘電体材料は、ランタン、アルミニウムなどのドーパントをさらに含むことができる。本発明の一実施形態において、ゲート誘電体材料の共形層は、約０．５ｎｍ〜約２．５ｎｍの範囲の厚さで形成され、この厚さは、ターゲット用途に応じて異なる。ゲート誘電体層２０２を形成する誘電体材料は、ゲート誘電体材料の高い共形性を可能にする、ＡＬＤなどの公知の方法を使用して付着させる。
ゲート電極層２０４は、例えば、ドープされた多結晶またはアモルファス・シリコン、ゲルマニウム、シリコン・ゲルマニウム、金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、プラチナ、錫、銀、金）、導電性金属化合物材料（例えば、タンタル窒化物、チタン窒化物、炭化タンタル、炭化チタン、チタン炭化アルミニウム、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、カーボン・ナノチューブ、導電性炭素、グラフェン、またはそのような導電性材料の任意の適切な組合せを含む、任意の適切な導電性材料で形成される。導電性材料の層は、付着中にまたは付着後に組み込まれるドーパントをさらに含むことができる。導電性材料の層は、適切な付着プロセス、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱または電子ビーム蒸着、スパッタリングなどを使用して付着させる。
別の実施形態では、仕事関数金属（ＷＦＭ）の薄い共形層を、導電性材料２０４の層を付着させる前に、ゲート誘電体材料２０２の共形層上に付着させることができる。薄い共形のＷＦＭ層は、ＴｉＮ、ＴａＮ、ＴｉＡｌＣ、Ｚｒ、Ｗ、Ｈｆ、Ｔｉ、Ａｌ、Ｒｕ、Ｐａ、ＴｉＡｌ、ＺｒＡｌ、ＷＡｌ、ＴａＡｌ、ＨｆＡｌ、ＴｉＡｌＣ、ＴａＣ、ＴｉＣ、ＴａＭｇＣ、または形成される縦型ＦＥＴデバイスのタイプ（例えば、ｎ型またはｐ型）に適したターゲット仕事関数を得るために一般的に使用される他の仕事関数金属もしくは合金を含むが、これらに限定されない１つまたは複数のタイプの金属材料から形成することができる。共形のＷＦＭ層は、ＡＬＤ、ＣＶＤなどの公知の方法を使用して付着させる。一実施形態において、共形のＷＦＭ層は、約２ｎｍ〜約５ｎｍの範囲の厚さで形成される。別の実施形態では、ゲート電極層２０４を形成する導電性材料は、ＷＦＭ層として働くことができる。
金属ゲート構造２００の形成に続いて、任意の適切な一連の処理ステップを実施して、ｎ型またはｐ型あるいはその両方のＦｉｎＦＥＴデバイス、ならびにＦＥＯＬ層の一部として製造される半導体集積回路の他の要素の製造を完了することができ、これらの詳細は、本発明の実施形態を理解するのに必要ではない。さらに、ＭＯＬ（中間工程）プロセスを行って、ＩＬＤ層１９０（およびＩＬＤ層１９０上に形成されることがある絶縁材料の１つまたは複数の他の層）に導電性ビア・コンタクトを形成する。ビア・コンタクトは、ＩＬＤ層１９０（およびその上にある任意の絶縁層）の開口部を、垂直半導体フィン１３０のＳ／Ｄ領域上に形成されたソース／ドレイン層１８０および金属ゲート構造２００に至るまでエッチングし、次いで、開口部を導電性材料で充填してＩＬＤ層１９０のデバイス・コンタクトを形成することによって形成される。ＭＯＬデバイス・コンタクトの形成に続いて、よく知られている製造プロセス・フローを使用してＢＥＯＬ（後工程）相互接続構造が形成され、ＦｉｎＦＥＴデバイスとＦＥＯＬ層の一部として形成された他のアクティブまたはパッシブ・デバイスとの間の接続を行う。
多層ゲート構造を備えたＦｉｎＦＥＴデバイスを製造するための本明細書で論じる方法は、様々なアナログおよびデジタル回路または混合信号回路を備えた他のタイプの半導体デバイスならびに集積回路を製造するための様々な半導体処理フローの一部として組み込み込むことができることを理解されたい。集積回路のダイは、電界効果トランジスタ、バイポーラ・トランジスタ、金属酸化物半導体トランジスタ、ダイオード、コンデンサ、インダクタなどの様々なデバイスを用いて製造することができる。本発明による集積回路は、アプリケーション、ハードウェアまたは電子システムあるいはその組合せにおいて用いることができる。本発明を実施するのに適したハードウェアおよびシステムには、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯用通信機器（例えば、携帯電話）、固体媒体記憶装置、機能回路などが含まれることがあるが、これらに限定されない。そのような集積回路を組み込むシステムおよびハードウェアは、本明細書に記載された実施形態の一部と考えられる。本明細書に提供された本発明の教示が与えられると、当業者は、本発明の技法の他の実施態様および適用を考えることができるであろう。
添付図を参照して例示的な実施形態を本明細書で説明したが、本発明は、それらの正確な実施形態に限定されず、添付の特許請求の範囲から逸脱することなく、当業者によって様々な他の変更および修正を行うことができることを理解されたい。

Claims (20)

  1. ＦｉｎＦＥＴ（電界効果トランジスタ）デバイスの垂直半導体フィンの一部の上にダミー・ゲート構造を形成することと、
    前記ダミー・ゲート構造上に多層ゲート・スペーサを形成することと、
    を含む半導体デバイスを製造するための方法であって、
    前記多層ゲート・スペーサが第１の誘電体層および第２の誘電体層を含み、
    前記第１の誘電体層が前記垂直半導体フィンおよび前記第２の誘電体層に対してエッチング選択性を有する、
    方法。
  2. 前記第１の誘電体層がシリコン酸炭窒化物（ＳｉＯＣＮ）を含む、請求項１に記載の方法。
  3. 前記第１の誘電体層が２ｎｍ〜５ｎｍの範囲の厚さを有する、請求項２に記載の方法。
  4. 前記第２の誘電体層がシリコン硼炭窒化物（ＳｉＢＣＮ）を含む、請求項２に記載の方法。
  5. 前記第２の誘電体層が５ｎｍ〜２０ｎｍの範囲の厚さを有する、請求項４に記載の方法。
  6. 前記ダミー・ゲート構造上に前記多層ゲート・スペーサを形成することが、
    前記ダミー・ゲート構造および前記垂直半導体フィン上に誘電体材料の第１の共形層を付着させることと、
    誘電体材料の前記第１の共形層上に誘電体材料の第２の共形層を付着させることと、
    誘電体材料の前記第２の共形層を誘電体材料の前記第１の共形層に対して選択的にエッチングして、前記多層ゲート・スペーサの前記第２の誘電体層を形成することと、
    誘電体材料の前記第１の共形層の露出部分を前記垂直半導体フィンおよび前記多層ゲート・スペーサの前記第２の誘電体層に対して選択的にエッチングして、前記多層ゲート・スペーサの前記第１の誘電体層を形成し、かつ前記垂直半導体フィンのソース／ドレイン領域を露出させることと、
    を含む、請求項１に記載の方法。
  7. 誘電体材料の前記第１の共形層がシリコン酸炭窒化物（ＳｉＯＣＮ）を含む、請求項６に記載の方法。
  8. 誘電体材料の前記第１の共形層が２ｎｍ〜５ｎｍの範囲の厚さで形成されている、請求項７に記載の方法。
  9. 誘電体材料の前記第２の共形層がシリコン硼炭窒化物（ＳｉＢＣＮ）を含む、請求項６に記載の方法。
  10. 誘電体材料の前記第２の共形層が５ｎｍ〜２０ｎｍの範囲の厚さで形成されている、請求項９に記載の方法。
  11. 前記垂直半導体フィンの前記露出したソース／ドレイン領域上にエピタキシャル半導体材料の層をエピタキシャル成長させることをさらに含む、請求項６に記載の方法。
  12. 前記ダミー・ゲート構造を除去し、前記ダミー・ゲート構造の代わりに金属ゲート構造を形成することをさらに含む、請求項１１に記載の方法。
  13. 前記金属ゲート構造が高ｋ金属ゲート構造を含む、請求項１２に記載の方法。
  14. ＦｉｎＦＥＴ（電界効果トランジスタ）デバイスの垂直半導体フィンの一部の上に形成されたゲート構造と、
    前記ゲート構造の側壁上に形成された多層ゲート・スペーサと、
    を含む半導体デバイスであって、
    前記多層のゲート・スペーサが第１の誘電体層および第２の誘電体層を含み、
    前記第１の誘電体層が前記垂直半導体フィンおよび前記第２の誘電体層に対してエッチング選択性を有する、
    半導体デバイス。
  15. 前記第１の誘電体層がシリコン酸炭窒化物（ＳｉＯＣＮ）を含む、請求項１４に記載の半導体デバイス。
  16. 前記第１の誘電体層が２ｎｍ〜５ｎｍの範囲の厚さを有する、請求項１５に記載の半導体デバイス。
  17. 前記第２の誘電体層がシリコン硼炭窒化物（ＳｉＢＣＮ）を含む、請求項１４に記載の半導体デバイス。
  18. 前記第２の誘電体層が５ｎｍ〜２０ｎｍの範囲の厚さを有する、請求項１７に記載の半導体デバイス。
  19. 前記ゲート構造に隣接する前記垂直半導体フィンのソース／ドレイン領域上に形成されたエピタキシャル半導体材料をさらに含む、請求項１８に記載の半導体デバイス。
  20. 前記ゲート構造が高ｋ金属ゲート構造を含む、請求項１４に記載の半導体デバイス。
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