[go: up one dir, main page]

TWI483305B - 使用電漿脈衝來控制溝槽微負載的方法 - Google Patents

使用電漿脈衝來控制溝槽微負載的方法 Download PDF

Info

Publication number
TWI483305B
TWI483305B TW099145294A TW99145294A TWI483305B TW I483305 B TWI483305 B TW I483305B TW 099145294 A TW099145294 A TW 099145294A TW 99145294 A TW99145294 A TW 99145294A TW I483305 B TWI483305 B TW I483305B
Authority
TW
Taiwan
Prior art keywords
substrate
trench isolation
shallow trench
plasma
isolation structure
Prior art date
Application number
TW099145294A
Other languages
English (en)
Other versions
TW201142941A (en
Inventor
李吉尼Ｈ
楊章善大衛
楊立明
Original Assignee
應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 應用材料股份有限公司 filed Critical 應用材料股份有限公司
Publication of TW201142941A publication Critical patent/TW201142941A/zh
Application granted granted Critical
Publication of TWI483305B publication Critical patent/TWI483305B/zh

Links

Classifications

    • H10P50/242—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155—Frequency modulation
    • H10P50/691—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Description

使用電漿脈衝來控制溝槽微負載的方法
本發明之實施例一般是關於半導體基板處理，且更特定而言之，是關於製造淺溝槽隔離(STI)單元之方法。
在基板上製造或蝕刻淺溝槽隔離(STI)特徵的一個挑戰就是在介於密集特徵區域與分離特徵區域之間的微負載。微負載本身是在已蝕刻特徵的基板上介於高特徵密度區域與低特徵密度區域之間的特徵剖面(feature profile)與蝕刻深度的差異。舉例來說，低密度特徵區域的蝕刻深度與高密度特徵區域有關的蝕刻深度是不同的。
舉例來說，本發明人觀察到對於特定的裝置(例如高階節點裝置(例如，sub 40nm))來說，在單元與單元之間放置特徵的臨界尺寸(critical dimension)會具有變化，其造成與該變化臨界尺寸相關的淺溝槽隔離深度的變化。如其他的例子，對於需要在非常小的裝置節點上圖案化的快閃記憶體裝置，因為平板印刷的限制，所以其必須以自我對準式雙重圖案化(self-aligned double patterning；SADP)製程來圖案化。然而，本發明人觀察到，因為自我對準式雙重圖案化製程，其在特徵與特徵之間會具有臨界尺寸的變化，而導致因為微負載所造成的交錯、雙峰(或隨機)的深度變化。本發明人已觀察到，對於動態隨機存取記憶體(DRAM)而言，在儲存節點接點(SNC)與嵌入節點接點(BNC)之間亦具有微負載效應。
因此，本發明人提供用於製造淺溝槽隔離(STI)結構的改善方法，該方法可提供蝕刻深度微負載的改善控制。
在此提供用來控制微負載的方法與設備，例如在淺溝槽隔離製造製程或其他溝槽製造製程期間，在相鄰單元之間的單元微負載，或在分離或密集特徵的區域之間的分離/密集的微負載。在一些實施例中，用於製造淺溝槽隔離結構的方法包含：提供一基板，其具有形成在該基板上與一或多個將被蝕刻的淺溝槽隔離結構相符合之一圖案化遮罩層；使用由一製程氣體所形成之一電漿透過該圖案化遮罩層來蝕刻該基板，而在該基板上形成一或多個淺溝槽隔離結構凹槽；以及脈衝至少一部分蝕刻該基板的電漿，用以控制一個或多個淺溝槽隔離結構凹槽的深度或寬度的至少其中一個。
以下將描述其他實施例以及變化例。
本發明之實施例提供用於製造淺溝槽隔離(STI)結構的方法，其可提供介於個別特徵、多個特徵與周圍區域之間、以及密集特徵區與分離特徵區之間的微負載改善控制方法。在一些實施例中，所形成的淺溝槽隔離結構可為高深寬比之淺溝槽隔離結構。本發明製程之實施例亦可提供在控制淺溝槽隔離剖面、臨界尺寸、及/或微負載方面之靈活性，用以符合不同顧客的不同需求。儘管並未限制在此所揭示的本發明方法範疇，但所表示的本發明方法對於快閃以及動態隨機存取記憶體(DRAM)是特別有效果的。
第1圖為一流程圖，其根據本發明之一些實施例來說明用於製造淺溝槽隔離結構的製程100。第2A至2B圖是根據本發明的一些實施例來說明在第1圖方法的不同階段中基板的截面圖。根據本發明之實施例，可在任何適用於處理半導體基板的裝置中執行上述方法，例如以下將敘述與第3圖有關的裝置。
製程100通常由步驟102開始，在此步驟中提供在其上設置有圖案化遮罩層204的基板202，如第2A圖所示。基板202可為任何適合的基板，例如摻雜或未摻雜之矽基板、III-V族化合物基板、矽化鎵(SiGe)基板、磊晶基板、矽絕緣體(SOI)基板、顯示器基板，例如液晶顯示器(LCD)、電漿顯示器、電致放光(EL)顯示器、發光二極體(LED)基板、太陽能電池陣列、太陽能面板等等。在一些實施例中，基板202可為半導體晶圓。
圖案化遮罩層204可界定將被蝕刻至基板202的一或多個特徵206。此外，圖案化遮罩層204可界定不同特徵密度的分離區域。舉例來說，如第2A圖所示，圖案化遮罩層204可界定一或多個高特徵密度區域208以及一或多個低特徵密度區域210。
圖案化遮罩層204可為任何適合的遮罩層，例如硬式遮罩或光阻層。舉例來說，在圖案化遮罩層204為硬式遮罩的實施例中，圖案化遮罩層204可包含至少一種氧化物，例如二氧化矽(SiO2 )、氮氧化矽(SiON)等等，或氮化物，例如氮化鈦(TiN)、氮化矽(SiN)等等，或矽化物，例如矽化鈦(TiSi)、矽化鎳(NiSi)等等，或矽酸鹽，例如矽酸鋁(AlSiO)、矽酸鋯(ZrSiO)、鉿矽酸鹽(HfSiO)等等。
或者(或合併)在一些實施例中，遮罩層可包含非晶碳，例如可由位於加州聖大克勞拉市的應用材料公司(Applied Materials,Inc.)所購得之先進圖樣薄膜(APF)、或三層式光阻劑(例如，光阻層、富矽抗反射塗層(ARC)、以及富碳抗反射塗層、或底部抗反射塗層)、或旋塗式硬光罩(SOH)等等。可利用任何製程來形成圖案化遮罩層204，該製程適合形成能夠提供用於界定淺溝槽隔離結構的適合模板的圖案化遮罩層204。舉例來說，在一些實施例中，可經由圖案化蝕刻製程來形成圖案化遮罩層204。舉例來說，在使用圖案化遮罩層204來界定先進或非常小的節點裝置(例如，大約40nm或更小的節點，像是快閃記憶體裝置)的一些實施例中，可經由間隔遮罩圖案化技術，例如自我對準式雙重圖案化製程(SADP)，來形成該圖案化遮罩層204。
在一些實施例中，將一或多個介入層(例如層212)設置在圖案化遮罩層204與基板202之間用以幫助蝕刻製程。在一些實施例中，介入層212可包含多晶矽層及/或穿隧氧化層(tunnel oxide layer)。
接著，在步驟104中，提供用來形成電漿之製程氣體。在一些實施例中，製程氣體可包含含氟氣體、或含氟碳化物氣體、或含氫氟碳化物氣體至少一者作為主要反應劑。可選擇地，製程氣體可更進一步包含溴化氫、氯氣、氧氣、及/或惰性稀釋劑氣體(例如氮氣、氦氣、氬氣等等)至少一者。
在一些實施例中，該含氟氣體可包含能夠解離形成自由氟原子的氣體，例如，三氟化氮(NF3 )、六氟化硫(SF6 )、四氟化碳(CF4 )等等。在一些實施例中，可提供含氟碳化物氣體，其包含能夠解離形成氟自由基與CFX (其中x為正整數)的氣體，例如四氟化碳(CF4 )、乙氟烷(C2 F6 )、八氟環丁烷(C4 F8 )等等。在一些實施例中，可提供含氫氟碳化物的氣體，其包含能夠解離形成氟自由基與CFX ，同時提供可在電漿中與自由氟原子結合用以增加碳：氟比例(或碳：氫：氟比例)的氫原子的氣體，例如二氟甲烷(CH2 F2 )、甲烷(CH4 )、三氟甲烷(CHF3 )等等。該碳：氟比例(或碳：氫：氟比例)可幫助控制電漿的性質(儘管所提供的偏壓電源也會影響這項特性)。舉例來說，假如碳：氟比例是較高的(例如當使用C4 F8 時，其比例為1：4或更高)，該電漿可提供與利用較低碳：氟比例(例如當使用CF4 時，其比例為1：2或更低)的化學物質所形成的電漿比較起來較多的保護層來源。對於碳：氫：氟化學物質而言，較多的含碳-氫化學鍵結，其較容易形成碳-氫-氟聚合物保護層的前驅物。在一些實施例中，製程氣體可包含三氟化氮(NF3 )以及三氟甲烷(CHF3 )。
例如在使用含氟氣體作為主要反應劑的一些實施例中，以約5至約200 sccm之間的流速來提供含氟氣體。在使用含氟碳化物氣體或含碳氫氟化物氣體(其可選擇或合併使用含氟氣體)作為主要反應劑的一些實施例中，以約5至約200 sccm之間的流速來提供含氟碳化物氣體或含碳氫氟化物氣體。在不超出本發明實施例範疇的情況下，可根據用於特定應用的腔室來調整或改變該流速。在一些實施例中，以含氟氣體：含碳氟化物氣體或含碳氫氟化物氣體為約10：1至約1：10之間的流速比來提供含氟氣體與含碳氟化物氣體或含碳氫氟化物氣體。舉例來說，在一些實施例中，以四氟化碳(CF4 )：三氟甲烷(CHF3 )為約10：1至約1：10之間的流速比來提供四氟化碳與三氟甲烷。
可選擇地，製程氣體亦可包含一或多個溴化氫(HBr)、氯氣(Cl2 )或氧氣(O2 )。在一些實施例中，以約10至約900 sccm之間的流速來提供溴化氫，或在一些實施例中，約為150 sccm。或者(或合併)，以約2至約100 sccm之間的流速來提供氧氣，或在一些實施例中，約為15 sccm。在一些實施例中，以約5至約300 sccm之間的流速來提供氯氣，或在一些實施例中，約為15 sccm。
選擇性地，可提供稀釋劑氣體作為製程氣體。稀釋劑氣體可為任何惰性氣體，例如氮氣(N2 )、氦氣(He)、氬氣(Ar)等等。在一些實施例中，以約100至約500 sccm之間的流速來提供稀釋劑氣體，或在一些實施例中，約為200 sccm。
接著，在步驟106中由製程氣體來形成電漿。為了形成電漿，在適合產生電漿的條件下的製程腔室中，在適合製程氣體的頻率下，藉由耦合射頻功率(RF power)將製程氣體燃燒形成電漿。舉例來說，在一些實施例中，在50 kHz至13.56 MHz範圍的頻率下，提供高達約3000 W、或約500至1500 W之間、或約1000 W的電漿電源給製程腔室的誘導耦合天線用以燃燒以及維持電漿。在一些實施例中，在頻率約為13.56 MHz的情況下，可透過基板支撐件來提供，例如，高達約500 W、或約為20至100 W之間、或約70 W的偏壓電源給基板。可使用額外的製程參數來促進電漿燃燒以及穩定性。舉例來說，在一些實施例中，在電漿燃燒期間，將製程腔室維持在約0至約150℃之間的溫度，或在一些實施例中，約為20℃。此外，在一些實施例中，將製程腔室維持在約2至約80 mTorr之間的壓力，或在一些實施例中，約為50 mTorr。
接著，在步驟108中，使用由製程氣體所形成的電漿來蝕刻基板202，用以在基板中形成一或多個特徵，例如淺溝槽隔離結構凹槽214，如第2B圖所示。通常，為了幫助蝕刻，將來自電漿的高能量離子加速朝向基板202，可導致將被蝕刻的材料遠離基板202，因而在基板中蝕刻所期望的特徵。在一些實施例中，可透過形成在基板202上的自偏壓將離子導向基板202，該自偏壓是由施加至製程氣體用以形成電漿的射頻功率(RF power)所造成。或者(或合併)，為了幫助將離子導向基板202，透過設置在製程腔室中的基板支撐件來提供額外的偏壓電源至基板202，舉例來說，例如以下有關於第3圖的描述。
隨著電漿的燃燒與形成，以及在整個形成一或多個淺溝槽隔離結構凹槽214的蝕刻製程中，將電漿脈衝用以幫助控制一或多個淺溝槽隔離結構凹槽214的寬度或深度的至少其中一個。舉例來說，藉由脈衝該電漿，可控制介於個別淺溝槽隔離結構凹槽214之間，以及介於高特徵密度區域208與低特徵密度區域210之間的蝕刻深度微負載。舉例來說，可將在特徵單元中、或在特徵單元之間的特徵深度變化的統計分佈，由雙峰式分佈改善為一般的高斯分佈(Gaussian distribution)，因而產生較佳的單元負載控制以及經改善且可預期的裝置性能。換句話說，在淺溝槽隔離蝕刻(如在此所描述)期間，可藉由所發明的電漿脈衝方法來控制因為雙重圖案化製程所造成接續而來的臨界尺寸變化，而獲得更一致性的溝槽深度。除此之外，可控制在高特徵密度區域208以及低特徵密度區域210中的側壁剖面。
在一些實施例中，可控制電漿脈衝模式而在蝕刻製程期間幫助控制淺溝槽隔離結構凹槽214的深度或寬度。舉例來說，可經由脈衝提供用來燃燒及/或維持電漿的其中一個電源或偏壓電源來控制電漿脈衝模式。在一些實施例中，同時脈衝電源與偏壓電源來幫助脈衝電漿。在此實施例中，可同步(例如訊號一致以及具有相同的工作週期、或彼此不一致)脈衝電源與偏壓電源。在電源與偏壓電源是異相脈衝的實施例中，個別的電源與偏壓電源訊號可為彼此偏位相移高達約180度。
或者(或合併)，在一些實施例中，可改變脈衝條件(例如工作週期或脈衝頻率)用以在蝕刻製程期間幫助控制淺溝槽隔離結構凹槽214的深度或寬度。舉例來說，在一些實施例中，可改變提供至電漿的功率(偏壓及/或電源)的工作週期，用以幫助電漿脈衝。在此實施例中，在連續的「啟動」期間可產生電漿，且可允許電漿的離子能量在連續的「關閉」期間內衰退。「關閉」期間與連續的「啟動」期間是分離的，且「啟動」與「關閉」期間界定一可控制的工作週期。該工作週期限制在基板表面上的動力離子能量低於一預定臨界能量，因而允許提升蝕刻副產物的擴散與消除程度，因此允許更有效率與可控制的蝕刻。在一些實施例中，工作週期可介於約10至約90%，或在一些實施例中，約為25%，或在一些實施例中，約為40%。
或者(或合併)，在一些實施例中，可改變脈衝頻率(例如一個「啟動/關閉」週期的頻率)用以控制電壓脈衝。舉例來說，在一些實施例中，脈衝頻率可介於約200 Hz至約100 kHz，或在一些實施例中，約為1 kHz，或在一些實施例中，約為5 kHz。
除此之外，在一些實施例中，可改變電漿被脈衝的時間長度，用以在蝕刻製程期間更進一步地幫助控制淺溝槽隔離結構凹槽214的深度或寬度。舉例來說，可在第一週期時間內將電漿維持在連續波狀態，其接著在一週期時間內將電漿脈衝。舉例來說，在一些實施例中，如上所述，在電漿的燃燒以及穩定化之後，接著可藉由上述方法在一段時間內將電漿脈衝約3至約300秒。此外，在一些實施例中，該電漿脈衝期間可接著其他將電漿提供為連續波的週期時間。可接續的執行該連續波/電漿脈衝週期任何次數，該次數適用於達成淺溝槽隔離結構凹槽214的適當蝕刻。
在步驟108中，完成蝕刻基板202而形成一或多個淺溝槽隔離結構凹槽214，該製程通常會結束且依照需求可連續的處理該基板。舉例來說，以適當的材料(例如氧化矽)來填充該淺溝槽隔離結構凹槽214，因而形成一或多個淺溝槽隔離結構。
可在整合蝕刻系統(例如群組工具)中執行在此所描述的製程，該整合蝕刻系統包含真空傳輸腔室，其具有與其耦接的製程腔室，該製程腔室適用於蝕刻出現在基板中的物質，例如(可選擇的)矽與金屬、多晶矽，以及(舉例來說)出現在閘極膜堆疊的高介電質材料層。亦可在其他整合蝕刻系統中執行在此所描述的製程。
舉例來說，第3圖繪示一種可用來實施在此所描述之本發明實施例之蝕刻反應器300。可單獨使用該蝕刻反應器300，或可作為整合性半導體基板處理系統或群組工具(例如整合性半導體基板處理系統，其可由位於加州聖大克勞拉市的應用材料公司(Applied Materials,Inc.)所購得)的一處理模組。適合的蝕刻處理器300的例子可包含：蝕刻處理器的ADVANTEDGETM 生產線(例如AdvantEdge G3或AdvantEdge G5)、蝕刻處理器的生產線(例如、II、AE、HT與G3多晶矽蝕刻機)、或其他蝕刻處理器，以上均可購自應用材料公司。同樣地其他蝕刻處理器及/或群組工具亦適用。
蝕刻處理器300包含腔室310及控制器340，該腔室在導體(壁面)330中具有基板支撐件(陰極)316。可提供實質上平面的介電質頂棚320至腔室310。或者，腔室310可具有其他形式的頂棚，例如穹狀頂棚。將包含至少一個感應線圈元件312的天線設置在頂棚320的上方(第3圖圖示兩個共軸的感應線圈元件312)。將感應線圈元件312透過第一匹配網路319耦接至電漿電源318。該電漿電源318通常能夠在範圍為50KHz至13.56MHz的可調式頻率下產生高達3000W的功率。該電漿電源318在連續波(CW)或脈衝模式下是可操作的。當在脈衝模式的情況下，以高達約100KHz(或在一些實施例中介於約100Hz至約100KHz)的脈衝頻率來脈衝電漿電源318。可在介於約10%至約90%之間的工作週期(例如在一已知週期中，在啟動時間與關閉時間的總合期間，該啟動時間的百分比)下操作電漿電源318。
將基板支撐件316透過第二匹配網路324耦接至偏壓電源322。偏壓電源322通常能夠在約為13.56MHz的頻率下產生高達1500W的功率。該偏壓電源可為連續或脈衝電源。在其他實施例中，偏壓電源322可為直流電(DC)或脈衝直流電(DC)電源。可在連續波(CW)或脈衝模式下操作該偏壓電源322。當在脈衝模式的情況下，以高達約100kHz的脈衝頻率來脈衝偏壓電源322，或在一些實施例中，以約100Hz至約100KHz之間的脈衝頻率。可在介於約10%至約90%的工作週期(例如在一已知週期中，在啟動時間與關閉時間的總合期間，該啟動時間的百分比)下操作偏壓電源322。
控制器340包含中央處理單元(CPU)344、記憶體342、以及用於中央處理單元(CPU)344的支持電路346，且控制器340可幫助控制腔室310的構件且因而控制蝕刻製程，以下將更進一步的詳細討論。
在操作中，將基板314放置在基板支撐件316上，且由氣體面板338透過入口326來提供製程氣體以及形成氣態混合物350。在腔室310中，藉由將來自電漿電源318以及偏壓電源322的電源分別提供至感應線圈元件312與陰極316，而將氣態混合物350燃燒形成電漿355。利用節流閥體327與真空幫浦336來控制腔室310內部的壓力。通常，將壁面330耦接至電氣接地334。使用流動穿過壁面330含有液體的導管(未圖示)來控制壁面330的溫度。
藉由固定基板支撐件316的溫度來控制基板314的溫度。在一實施例中，透過氣體導管349將來自氣體來源348的氦氣提供至形成在基板314下方的基座表面中的通道(未圖示)。使用氦氣來幫助介於基板支撐件316與基板314之間的熱傳導。在製程期間，利用在基座中的電阻加熱器(未圖示)將基板支撐件316加熱至穩態溫度，且接著氦氣可幫助基板314均勻加熱。當使用如此的熱能控制時，可將基板314維持在介於約0至650℃的溫度之間。
可使用其他的腔室來實施本發明，包含具有遠距離電漿來源的腔室、電子迴旋共振(ECR)電漿腔室等等。
如上所述，為了幫助控制製程腔室310，該控制器340可為任何一種通用電腦處理器，其可被使用在控制各種腔室以及副處理器的工業定型(industrial seetring)中。該中央處理器344的記憶體342(或電腦可讀取媒體)可為一或多個可讀取的記憶體，例如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、軟性磁碟、硬碟、或任何其他形式的近距離或遠距離數位儲存。以慣用的方式將支持電路346耦接至中央處理器344用於支持該處理器。這些電路包含快取記憶體、電源供應器、時脈電路、輸入/輸出電路系統以及副系統等等。在此所描述的發明方法通常儲存在記憶體342中作為軟體常式。亦可藉由第二中央記憶元件(未圖示)來儲存及/或執行該軟體常式，將該第二中央記憶元件遠距離的放置在遠離中央處理器344所控制的硬體。
可使用其他半導體基板處理系統來實施本發明，其中藉由在本技藝中具有通常知識者，在不偏離本發明精神的情況下，可使用在此所描述的技術來調整製程參數用以達到可接受的特徵。
因此，在此提供淺溝槽隔離(STI)結構以及製造方法。如上所述，脈衝用於蝕刻基板的電漿而幫助控制淺溝槽隔離(STI)結構的深度及寬度。更進一步地，本發明製程可有利地以改善控制單元間與單元內的微負載來提供淺溝槽隔離(STI)結構的形成。
儘管前述是有關於本發明之實施例，但可在不偏離本發明的基本範疇下，實施本發明的其他以及更進一步的實施例。
100．．．製程
102．．．步驟
104．．．步驟
106．．．步驟
108．．．步驟
202．．．基板
204．．．圖案化遮罩層
206．．．特徵
208．．．高特徵密度區域
210．．．低特徵密度區域
212．．．介入層
214．．．淺溝槽隔離結構凹槽
300．．．蝕刻處理器
310．．．腔室
312．．．感應線圈元件
314．．．基板
316．．．基板支撐件(陰極)
318．．．電漿電源
319．．．第一匹配網路
320．．．介電質頂棚
322．．．偏壓電源
324．．．第二匹配網路
326．．．入口
327．．．節流閥體
330．．．導體
334．．．電氣接地
336．．．真空幫浦
338．．．氣體面板
340．．．控制器
342．．．記憶體
344．．．中央處理單元
346．．．支持電路
348．．．氣體來源
349．．．氣體導管
350．．．氣態混合物
355．．．電漿
本發明之實施例、以上之簡單概述以及更詳細之討論，可藉由參考附圖中所敘述的實施例來瞭解。然而，其須注意附圖所說明的僅為本發明之典型實施例，故不因此被視為本發明範疇之限制，對於本發明而言，其可容許其他相同效果的實施例。
第1圖為一流程圖，其根據本發明的一些實施例來繪示用於製造淺溝槽隔離(STI)結構的方法。
第2A至2B圖根據本發明的一些實施例說明在第1圖方法的不同階段中一基板的截面圖。
第3圖描述適合用於執行本發明之蝕刻反應器。
為了幫助理解，儘可能使用相同的元件符號來標示圖式中共有的相同元件。圖式並未依照比例來繪示，可簡單的清楚理解本發明。不需要進一步的說明，一實施例中的元件以及特徵將可有利的併入其他實施例中。
100．．．製程
102．．．步驟
104．．．步驟
106．．．步驟
108．．．步驟

Claims (15)

  1. 一種用於製造淺溝槽隔離(STI)結構凹槽的方法，包含：提供一基板，該基板具有形成在該基板上與一或多個將被蝕刻的淺溝槽隔離結構凹槽相符的一圖案化遮罩層；使用由一製程氣體所形成之一電漿透過該圖案化遮罩層來蝕刻該基板，而在該基板上形成該一或多個淺溝槽隔離結構凹槽，其中該一或多個淺溝槽隔離結構凹槽包括複數個聚集成一具有一第一密度之第一區域的第一淺溝槽隔離結構凹槽與複數個聚集成一具有一第二密度之第二區域的第二淺溝槽隔離結構凹槽，其中該第二密度大於該第一密度，且其中當透過該圖案化遮罩層蝕刻該基板時，持續地提供用來形成該電漿的該製程氣體與一源功率；以及藉由脈衝一提供至一基板支撐件之一偏壓功率而在蝕刻該基板之過程的至少一部分脈衝該電漿，以控制該一個或多個淺溝槽隔離結構凹槽的寬度，其中藉由脈衝該偏壓功率來控制在該第一區域的該第一淺溝槽隔離結構凹槽的蝕刻深度與在該第二區域的該第二淺溝槽隔離結構凹槽的蝕刻深度的一比例。
  2. 如申請專利範圍第1項所述之方法，其中在約200Hz 至約100kHz的一脈衝頻率下脈衝該偏壓功率。
  3. 如申請專利範圍第1項所述之方法，其中在約10%至約95%的一工作週期下來脈衝該偏壓功率。
  4. 如申請專利範圍第1項所述之方法，其中該偏壓功率或源功率的至少一者為一射頻(RF)訊號或直流(DC)訊號。
  5. 如申請專利範圍第1項所述之方法，其中在約400kHz至約60MHz頻率下與介於約100至約900W的一功率下來提供該偏壓功率。
  6. 如申請專利範圍第1項所述之方法，其中在介於約300至約2000W的一功率下來提供該源功率。
  7. 如申請專利範圍第1項所述之方法，其中脈衝該電漿更包含：在一第一週期時間內連續地維持該電漿；以及在一第二週期時間內脈衝該電漿。
  8. 如申請專利範圍第7項所述之方法，其中該第一週期時間約為3至300秒以及該第二週期時間約為3至300秒。
  9. 如申請專利範圍第1項所述之方法，其中該圖案化遮罩層符合一約40nm或更小的節點尺寸，且藉由一自我對準式雙重圖案化製程來形成該圖案化遮罩層。
  10. 如申請專利範圍第1項所述之方法，更包含：蝕刻每一個該第一淺溝槽隔離結構凹槽與該第二淺溝槽隔離結構凹槽至一實質上相等的深度。
  11. 如申請專利範圍第1項所述之方法，其中該基板更包含：設置在該基板與該圖案化遮罩層之間的一或多個介入層。
  12. 如申請專利範圍第11項所述之方法，其中該一或多個介入層的至少一層包含多晶矽。
  13. 如申請專利範圍第1項所述之方法，其中該圖案化遮罩層包含碳。
  14. 如申請專利範圍第1項所述之方法，其中該製程氣體包含一含氟氣體、一含氟碳化物氣體或一含氫氟碳化物氣體的至少一者。
  15. 如申請專利範圍第14項所述之方法，其中該製程氣 體更包含一惰性氣體，其中該惰性氣體包含氮氣(N2 )、氦氣(He)、或氬氣(Ar)至少一者。
TW099145294A 2010-01-15 2010-12-22 使用電漿脈衝來控制溝槽微負載的方法 TWI483305B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US29527510P 2010-01-15 2010-01-15
US12/886,247 US8658541B2 (en) 2010-01-15 2010-09-20 Method of controlling trench microloading using plasma pulsing

Publications (2)

Publication Number Publication Date
TW201142941A TW201142941A (en) 2011-12-01
TWI483305B true TWI483305B (zh) 2015-05-01

Family

ID=44277878

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099145294A TWI483305B (zh) 2010-01-15 2010-12-22 使用電漿脈衝來控制溝槽微負載的方法

Country Status (3)

Country Link
US (2) US8658541B2 (zh)
TW (1) TWI483305B (zh)
WO (1) WO2011087874A2 (zh)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059116B2 (en) * 2007-11-29 2015-06-16 Lam Research Corporation Etch with pulsed bias
US20110236806A1 (en) * 2010-03-25 2011-09-29 Applied Materials, Inc. Dc voltage charging of cathode for plasma striking
US20140051256A1 (en) * 2012-08-15 2014-02-20 Lam Research Corporation Etch with mixed mode pulsing
JP6267989B2 (ja) * 2013-02-18 2018-01-24 東京エレクトロン株式会社 プラズマ処理方法及び容量結合型プラズマ処理装置
US9653316B2 (en) * 2013-02-18 2017-05-16 Tokyo Electron Limited Plasma processing method and plasma processing apparatus
JP2016513883A (ja) 2013-03-15 2016-05-16 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 極端な共形性を有するカーボンフィルム堆積、背景技術
KR102163381B1 (ko) * 2013-03-15 2020-10-08 어플라이드 머티어리얼스, 인코포레이티드 폴리머 관리를 통한 에칭 시스템의 생산성 개선
US9129902B2 (en) * 2013-05-01 2015-09-08 Lam Research Corporation Continuous plasma ETCH process
US9761489B2 (en) 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques
US9064812B2 (en) 2013-09-05 2015-06-23 Applied Materials, Inc. Aspect ratio dependent etch (ARDE) lag reduction process by selective oxidation with inert gas sputtering
US9472416B2 (en) 2013-10-21 2016-10-18 Applied Materials, Inc. Methods of surface interface engineering
US9257298B2 (en) * 2014-03-28 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for in situ maintenance of a thin hardmask during an etch process
JP6289996B2 (ja) * 2014-05-14 2018-03-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
CN105374871B (zh) 2014-08-22 2020-05-19 联华电子股份有限公司 鳍状结构及其形成方法
KR102354460B1 (ko) 2015-02-12 2022-01-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
EP3067919A1 (en) * 2015-03-11 2016-09-14 IMEC vzw Method for forming vertical structures in a semiconductor target layer
US9659771B2 (en) 2015-06-11 2017-05-23 Applied Materials, Inc. Conformal strippable carbon film for line-edge-roughness reduction for advanced patterning
US9978606B2 (en) 2015-10-02 2018-05-22 Applied Materials, Inc. Methods for atomic level resolution and plasma processing control
US9788405B2 (en) 2015-10-03 2017-10-10 Applied Materials, Inc. RF power delivery with approximated saw tooth wave pulsing
US9741539B2 (en) 2015-10-05 2017-08-22 Applied Materials, Inc. RF power delivery regulation for processing substrates
US9754767B2 (en) 2015-10-13 2017-09-05 Applied Materials, Inc. RF pulse reflection reduction for processing substrates
US9614524B1 (en) 2015-11-28 2017-04-04 Applied Materials, Inc. Automatic impedance tuning with RF dual level pulsing
US10510575B2 (en) 2017-09-20 2019-12-17 Applied Materials, Inc. Substrate support with multiple embedded electrodes
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
US10714376B2 (en) 2018-06-25 2020-07-14 Globalfoundries Inc. Method of forming semiconductor material in trenches having different widths, and related structures
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
KR102867100B1 (ko) * 2018-12-05 2025-09-30 램 리써치 코포레이션 기판 내에 격리 피처들 및 치밀 피처들 에칭
WO2020154310A1 (en) 2019-01-22 2020-07-30 Applied Materials, Inc. Feedback loop for controlling a pulsed voltage waveform
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
US11276560B2 (en) 2019-08-30 2022-03-15 Mattson Technology, Inc. Spacer etching process
CN112652528B (zh) * 2019-10-11 2022-07-05 长鑫存储技术有限公司 埋入式栅极结构及其制作方法
US11848176B2 (en) 2020-07-31 2023-12-19 Applied Materials, Inc. Plasma processing using pulsed-voltage and radio-frequency power
US12131903B2 (en) * 2020-08-06 2024-10-29 Applied Materials, Inc. Pulsed-plasma deposition of thin film layers
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
GB202020822D0 (en) * 2020-12-31 2021-02-17 Spts Technologies Ltd Method and apparatus
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US12525441B2 (en) 2021-06-09 2026-01-13 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US12148595B2 (en) 2021-06-09 2024-11-19 Applied Materials, Inc. Plasma uniformity control in pulsed DC plasma chamber
US12525433B2 (en) 2021-06-09 2026-01-13 Applied Materials, Inc. Method and apparatus to reduce feature charging in plasma processing chamber
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11776788B2 (en) 2021-06-28 2023-10-03 Applied Materials, Inc. Pulsed voltage boost for substrate processing
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US12106938B2 (en) 2021-09-14 2024-10-01 Applied Materials, Inc. Distortion current mitigation in a radio frequency plasma processing chamber
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US12315732B2 (en) 2022-06-10 2025-05-27 Applied Materials, Inc. Method and apparatus for etching a semiconductor substrate in a plasma etch chamber
US12272524B2 (en) 2022-09-19 2025-04-08 Applied Materials, Inc. Wideband variable impedance load for high volume manufacturing qualification and on-site diagnostics
US12111341B2 (en) 2022-10-05 2024-10-08 Applied Materials, Inc. In-situ electric field detection method and apparatus

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040097077A1 (en) * 2002-11-15 2004-05-20 Applied Materials, Inc. Method and apparatus for etching a deep trench
US20050112891A1 (en) * 2003-10-21 2005-05-26 David Johnson Notch-free etching of high aspect SOI structures using a time division multiplex process and RF bias modulation
US20050158965A1 (en) * 2003-07-11 2005-07-21 Jingyi Bai Methods for filling high aspect ratio trenches in semiconductor layers

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5468341A (en) * 1993-12-28 1995-11-21 Nec Corporation Plasma-etching method and apparatus therefor
US6566272B2 (en) * 1999-07-23 2003-05-20 Applied Materials Inc. Method for providing pulsed plasma during a portion of a semiconductor wafer process
US6544895B1 (en) * 2000-08-17 2003-04-08 Micron Technology, Inc. Methods for use of pulsed voltage in a plasma reactor
US6485572B1 (en) * 2000-08-28 2002-11-26 Micron Technology, Inc. Use of pulsed grounding source in a plasma reactor
DE10309711A1 (de) * 2001-09-14 2004-09-16 Robert Bosch Gmbh Verfahren zum Einätzen von Strukturen in einem Ätzkörper mit einem Plasma
US20030153195A1 (en) * 2002-02-13 2003-08-14 Applied Materials, Inc. Method and apparatus for providing modulated bias power to a plasma etch reactor
US7141468B2 (en) * 2003-10-27 2006-11-28 Texas Instruments Incorporated Application of different isolation schemes for logic and embedded memory
US7262137B2 (en) * 2004-02-18 2007-08-28 Northrop Grumman Corporation Dry etching process for compound semiconductors
US7713430B2 (en) * 2006-02-23 2010-05-11 Micron Technology, Inc. Using positive DC offset of bias RF to neutralize charge build-up of etch features
US7919722B2 (en) * 2006-10-30 2011-04-05 Applied Materials, Inc. Method for fabricating plasma reactor parts
US7737042B2 (en) * 2007-02-22 2010-06-15 Applied Materials, Inc. Pulsed-plasma system for etching semiconductor structures
US7771606B2 (en) * 2007-02-22 2010-08-10 Applied Materials, Inc. Pulsed-plasma system with pulsed reaction gas replenish for etching semiconductors structures
US7718538B2 (en) * 2007-02-21 2010-05-18 Applied Materials, Inc. Pulsed-plasma system with pulsed sample bias for etching semiconductor substrates
KR20090030504A (ko) * 2007-09-20 2009-03-25 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7736914B2 (en) * 2007-11-29 2010-06-15 Applied Materials, Inc. Plasma control using dual cathode frequency mixing and controlling the level of polymer formation
US8133817B2 (en) * 2007-11-29 2012-03-13 Applied Materials, Inc. Shallow trench isolation etch process
US20100099266A1 (en) * 2008-09-22 2010-04-22 Applied Materials, Inc. Etch reactor suitable for etching high aspect ratio features
US8173547B2 (en) * 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation
US7879727B2 (en) * 2009-01-15 2011-02-01 Infineon Technologies Ag Method of fabricating a semiconductor device including a pattern of line segments

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040097077A1 (en) * 2002-11-15 2004-05-20 Applied Materials, Inc. Method and apparatus for etching a deep trench
US20050158965A1 (en) * 2003-07-11 2005-07-21 Jingyi Bai Methods for filling high aspect ratio trenches in semiconductor layers
US20050112891A1 (en) * 2003-10-21 2005-05-26 David Johnson Notch-free etching of high aspect SOI structures using a time division multiplex process and RF bias modulation

Also Published As

Publication number Publication date
US20110177669A1 (en) 2011-07-21
WO2011087874A3 (en) 2011-11-10
US8658541B2 (en) 2014-02-25
TW201142941A (en) 2011-12-01
WO2011087874A2 (en) 2011-07-21
US20140179109A1 (en) 2014-06-26

Similar Documents

Publication Publication Date Title
TWI483305B (zh) 使用電漿脈衝來控制溝槽微負載的方法
US9390923B2 (en) Methods of removing residual polymers formed during a boron-doped amorphous carbon layer etch process
TWI708322B (zh) 製造用於半導體應用的環繞式水平閘極裝置的奈米線的方法
US10347500B1 (en) Device fabrication via pulsed plasma
US20130224960A1 (en) Methods for etching oxide layers using process gas pulsing
US6583063B1 (en) Plasma etching of silicon using fluorinated gas mixtures
JP4791956B2 (ja) プラズマエッチングチャンバ内でポリシリコンゲート構造をエッチングするための方法、及び基板の異なるドープ済み材料の間のエッチング速度のマイクロローディングを減少させる方法
US9287124B2 (en) Method of etching a boron doped carbon hardmask
US20160300718A1 (en) Method for increasing pattern density in self-aligned patterning schemes without using hard masks
US8133817B2 (en) Shallow trench isolation etch process
US9064812B2 (en) Aspect ratio dependent etch (ARDE) lag reduction process by selective oxidation with inert gas sputtering
TWI641041B (zh) 蝕刻基板之方法
US20170069510A1 (en) Method and system for selective spacer etch for multi-patterning schemes
US20130344701A1 (en) Methods for high temperature etching a high-k gate structure
JP2004336029A (ja) 電界効果トランジスタのゲート構造の製造方法
TW200839866A (en) Methods for recess etching
US20150371889A1 (en) Methods for shallow trench isolation formation in a silicon germanium layer
EP1774542A2 (en) Method for bilayer resist plasma etch
US9236255B2 (en) Methods for forming three dimensional NAND structures atop a substrate
TW201203354A (en) Methods for etching silicon-based antireflective layers
US9627216B2 (en) Method for forming features in a silicon containing layer
TWI593014B (zh) 表面介面工程方法
CN101339903A (zh) 用于高温蚀刻高-k材料栅结构的方法
KR102545883B1 (ko) 플래시 추가부를 통한 부분적 에칭 기억화

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees