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TWI483015B - 包含高效絕緣層上覆矽光柵耦合器之裝置及系統，以及其之製造方法 - Google Patents

包含高效絕緣層上覆矽光柵耦合器之裝置及系統，以及其之製造方法 Download PDF

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TWI483015B
TWI483015B TW101104207A TW101104207A TWI483015B TW I483015 B TWI483015 B TW I483015B TW 101104207 A TW101104207 A TW 101104207A TW 101104207 A TW101104207 A TW 101104207A TW I483015 B TWI483015 B TW I483015B
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Taiwan
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waveguide
grating coupler
semiconductor substrate
thickness
ridge waveguide
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Application number
TW101104207A
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TW201250313A (en
Inventor
Yun Chung N Na
Haisheng Rong
Original Assignee
Intel Corp
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Publication date
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Publication of TW201250313A publication Critical patent/TW201250313A/zh
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Description

包含高效絕緣層上覆矽光柵耦合器之裝置及系統，以及其之製造方法
本發明之實施例係大致有關運算裝置之光學元件，且尤係有關一種用於半導體雷射之光柵耦合器。
在運算系統中使用光學元件已有顯著的增加。半導體光子學使用漸增以因應光學元件的愈來愈多之使用。可用習知的處理技術將半導體光子學整合到積體電路(Integrated Circuit；簡稱IC)中。所形成的光子積體電路(Photonic Integrated Circuit；簡稱PIC)具有小形狀因數(form factor)，且可被整合到適用於電信及資料通訊、生醫裝置、生物感測系統、遊戲系統、及其他用途之電路中。
因為矽光子材料處理與標準互補金屬氧化物半導體(Complementary Metal Oxide-Semiconductor；簡稱CMOS)製造技術及設備相同，所以使用基於矽之光子元件(矽光子元件)已引起關注。由於矽製程的普遍使用及知識，因而能夠以現有的技術設計及製造出極小型的矽光子元件。
然而，將光耦合進出諸如具有高效率之絕緣層上覆矽(Silicon On Insulator；簡稱SOI)PIC等的次微米半導體裝置是困難的，這是因為小波導模態(waveguide mode)大小及伴隨的大光束發散。現有的技術涉及使用藉由週 期性地蝕刻SOI波導而形成之表面光柵耦合器(Grating Coupler；簡稱GC)，因而可將光耦合出平面PIC的平面。與需要被切割出的單一裝置(例如，晶粒)之被研磨的光學面之邊緣耦合(edge coupling)不同，使用GC時可自晶圓表面進出該等裝置，因而能夠進行晶圓級的測試及特性描述作業，這對大量製造的需求是必要的。
GC的一主要缺點在於：其耦合效率通常低於邊緣耦合方法的耦合效率。GC在某些製程厚度上可能比其他的製程厚度更有效率。例如，傳統的GC設計在被耦合到220奈米的SOI平台時有較高的效率，但是隨SOI厚度增加時效率快速地降低。如果用於SOI PIC的一較佳整合平台係基於400奈米厚度，則GC的耦合效率將顯著地降低。
此外，傳統的GC設計通常因以深入SOI的蝕刻提高耦合效率而有高背向反射之特徵。背向反射在操作一被整合的雷射時可能易於造成不穩定，且將在量測裝置頻譜響應時造成不確定性。傳統上，當光在波導中傳播且到達GC區時，該光被GC的週期性結構散射。某些被散射的功率合乎需要地被導引出波導平面，且某些功率被向下散射到基材而損耗。
因此，如由散射到基材的功率所決定之傳統的耦合效率通常限制於-3分貝的最大值。然而，再加上諸如製造缺陷以及GC與耦合光纖間之模態不匹配(mode mismatch)等的其他損耗機制時，通常得到小於-6分貝的 一般可實現之耦合效率。
一種用於半導體光模態之有效率的光柵耦合器包含一錐形邊緣，用以耦合因波導厚度不同而受限制的波導模態之間的光。一光電路或雷射具有在一脊形或帶狀波導部分中之一波導，而該脊形或帶狀波導部分之高度不同於具有光在斷路下通過的一光柵耦合器的一波導部分之高度(例如，具有不同的垂直限制)。該錐形邊緣可在極低損耗及背向反射之情形下耦合該等兩個波導部分間之光。該低損耗及最小背向反射能夠測試晶圓級的光子電路，且能夠改善通過該光柵耦合器之效能。
下文提供對某些細節及實施例之說明，其中包括可描述下述某些或全部實施例之該等圖式的說明，且下文中也說明了本說明書中提供的本發明觀念之其他可能實施例或實施方式。下文中提供了本發明的實施例之一概要，且接著參照該等圖式而提供了更詳細的說明。
如本發明所提供的，一有效率的光柵耦合器包含一錐形邊緣，用以耦合因波導厚度差異化而受限制的波導模態之間的光。一光電路或雷射包含在一主動區中有一波導模態之一脊形或帶狀波導部分，而該波導模態具有不同與該光柵耦合器中之一波導模態的垂直限制之垂直限制。該錐 形邊緣被包含在介接於該脊形波導與該光柵耦合器之間的該脊形波導部分之末端上(例如，通過一平板波導(slab waveguide)部分)，且在極低損耗及低背向反射之情形下耦合該脊形波導與該光柵耦合器間之光。
該電路操作時的較佳之耦合效能有利於更有效率的光學晶片之使用。此外，該較佳之耦合效能提供了可在晶圓中測試光電路之效能，因而更能符合大量製造之需求。在一實施例中，最終之光電路包括基於複合式雷射(hybrid laser)之全積體化發送器(Fully-Integrated Transmitter；簡稱FIT)、高速矽調變器、及氮化物倒錐形耦合器(inverted taper coupler)。
第1圖是用來在光學上與一錐形波導邊緣介接的一光柵耦合器的一實施例之一透視圖。電路100示出一積體電路(Integrated Circuit；簡稱I/C)的一部分。該I/C可以是諸如光發送器及/或接收器、光學處理元件、電光或光電轉換電路、或其他裝置等的使用光信號之任何數目的裝置之一部分。與前文所述者類似，此類光信號裝置可包括用於電信及/或資料通訊、生醫裝置、生物感測系統、環境感測器、遊戲系統、或其他領域之裝置。
如圖所示，電路100包含脊形波導110，脊形波導110可經由平板波導140而被連接到光柵耦合器120。脊形波導110包含亦可被稱為"倒錐形"之錐形130。為了簡化之目的，通常將提及錐形或錐形邊緣，但是應了解："倒錐形"亦可被用來描述脊形波導110的本體與光柵耦合 器120間之錐形末端。
脊形波導110亦可被稱為"帶狀"波導，且通常被界定為具有材料中有垂直邊的一部分、以及在半導體基材或平板的表面之上的一上表面。脊形波導110具有一波導模態，其中提供了適當的偏壓及信號，使電路100發送及/或接收光信號。應了解：波導模態是在電路100被施加了適當的偏壓時在電路100的一主動區中被啟動的一區域。為了說明中簡化之目的，電路100將被說明為只具有一波導，而不必然明確地提到該電路之主動區。脊形波導110中之該波導模態將存在，且將沿著平行於該半導體基材且被脊形波導110限制的一方向傳送光信號。
該等垂直邊通常將限制該波導模態，且使光子在脊形波導110的一縱向軸上沿著該波導模態而移動。脊形波導110之該上表面通常將該波導模態限制在一垂直方向。脊形波導110之該上表面將有相對於該脊形波導被整合到的該半導體基材的開始處之一厚度或高度。如前文所述，通常在大約400奈米的厚度下設計矽雷射電路。在一實施例中，可使用絕緣層上覆矽(SOI)之外的半導體材料，且可將一不同的半導體材料(例如，III-V族材料)用來處理該波導。在某些實施例中，可根據半導體材料類型以及光電路的所需用途而使用其他的厚度。
光柵耦合器120是電路100的一光柵區。光柵耦合器120之該等垂直結構係垂直於沿著脊形波導110行進的方向(任一方向)。將可觀察到：該等結構在光柵區中自該 半導體基材突出，不同於只將溝槽蝕刻到光柵區之傳統設計。因此，為了區分之目的，可將傳統的光柵設計稱為"溝槽"光柵耦合器，且可將本發明提出的該結構或設計稱為"鰭狀"光柵耦合器。該等鰭延伸與脊形波導110的高度相同或大約相同的高度，而延伸到該等鰭之上表面。因此，在一實施例中，可將該等鰭視為與該脊形波導處於相同的平面。該等鰭係大致在相同的平面，這是因為該等高度及/或基材不一定必須一致地對準。
該等鰭被以一間距週期性地相互間隔開。在一實施例中，該間隙大約等於該等鰭之高度。一波導模態將存在於電路100的該光柵耦合器區內。該波導模態也仍然存在於主動區內，這是並未被特別提到的。該光柵耦合器區中之波導模態的垂直限制比脊形波導110的垂直限制嚴格。因此，以不同於脊形波導110的波導模態的垂直厚度之一垂直厚度限制光柵耦合器120中之波導模態。該光柵耦合器及該錐形之使用對至少百分之十或更大的垂直差異可能是有效的。在一實施例中，光柵耦合器120在大約200奈米時有其最高的效率，該大約200奈米之厚度比上述脊形波導110的例示之400奈米小了大約50%。在一實施例中，平板波導140之厚度大約為200奈米。
指示該等高度(或厚度或垂直限制)之要點在於指出：脊形波導110與光柵耦合器120之間存在了不同的波導模態厚度。雖然本說明書中係參照一些特定厚度而說明各例子，但是這些厚度應被理解為只是例示而非限制。
錐形130被包含在脊形波導110中(被整合到脊形波導110上或與脊形波導110整合)。雖然錐形130被描述為一各別的組件，但是應了解：可以與產生脊形波導110的製程步驟相同之製程步驟產生錐形130。因此，在一實施例中，錐形130可被視為脊形波導110的一部分。錐形130將脊形波導110的垂直外緣漸縮為一較窄的結構。在一實施例中，該等較窄的部分是該等垂直邊在一點(或更確切地說，在一垂直線)上之收斂。該漸縮之錐形沿著該波導中之光的傳播方向之水平軸而自該脊形波導"指向"光柵耦合器120。
錐形130聚焦或擴張脊形波導110與光柵耦合器120間之光。光模態之聚焦可被視為將較大的波導模態"壓縮"到較小的波導模態，或者沿著相反方向自較小的波導模態擴張到較大的波導模態。錐形130可被視為在功能上類似於用來將各光纖耦合在一起的一透鏡組件。與透鏡對比之下，錐形130被直接整合到與波導相同的半導體基材中，且在晶片中交換光信號。
在一實施例中，電路100包含平板波導140，平板波導140可位於或可不位於脊形波導110與光柵耦合器120之間，或更精確地而言，可位於或可不位於錐形130與光柵耦合器120之間。在一實施例中，平板波導140之厚度被用來提供光柵耦合器120中之波導模態的垂直限制。係由該基材中被移除而界定脊形波導110與光柵耦合器120間之光路徑的區域界定平板波導140。
結合錐形130而使用光柵耦合器120時，可更佳地匹配電路100，且因而可得到電路100之更有效率的效能。自較大的波導模態轉變到較小的波導模態，或自較小的波導模態轉變到較大的波導模態時，可減少光模態不匹配。此外，由於有較高的效率，因而不需要為了測試電路100的功能及特性描述作業而產生具有被研磨的邊緣之被切割出的單一裝置。
第2圖是一光柵耦合器設計的一實施例之一方塊圖。電路200示出根據本發明所述的任何實施例的一光子電路之一例子，例如，第1圖所示之電路100。電路200包含半導體基體210，半導體基體210代表用來在其上集積一些積體電路的任何基體或基礎材料。半導體基體210包含在其上處理I/C之晶圓材料。應了解：電路200中示出之各特徵不是按照比例繪製的，而只是代表存在於本發明述及的光子電路之特徵及功能。
半導體基材220代表被處理到半導體基體210上之半導體材料。可經由其中包括沉積、生長、蝕刻、或其他技術之任何已知處理技術將基材處理到半導體基體210上。在一實施例中，半導體基材220包含絕緣層上覆矽(SOI)。半導體基材220包含在一被連接的週期性光柵中之一系列或一序列的鰭。在一實施例中，該光柵部分被連接到一平板波導，該平板波導具有將該平板波導介接到一脊形波導之一錐形。
在電路200之一主動區中，在半導體基材220內引起 一波導模態，該波導模態將光222自電路200的其他區域傳播到該光柵區，以便發射出外覆層230的上表面(圖中示出一光信號的發送)。光222係自另一區域(圖中未示出)經由半導體基材220而被傳播，且光224係在一傳輸模式下經由該光柵耦合器而被發射出。根據前文所述，半導體基材220具有一厚度242(例如，大約200奈米)。光222係發源於具有大於厚度242的一厚度244(例如，大約400奈米)。
雖然第2圖中並未示出，但是應了解：根據本發明所述，係在具有較大厚度244的一區域中產生光222，且該光222經由一錐形邊緣而被聚焦到厚度242。
在一實施例中，除了本發明述及的該錐形及光柵耦合器之外，使用了埋入層212或一深層。該深層通常在電路200中被表現為埋入層212，且可代表自雙SOI基材至在該光柵耦合器區之下被處理的埋入金屬反射層之任何層。或者，該深層可以只是一底切邊緣(undercut edge)，該底切邊緣被用來移除一埋入絕緣層，以便改善繞射效率。因此，在其上處理該光柵耦合器之基材可以是或可包含埋入層212。
應了解：使用該錐形及該光柵耦合器的一優點在於可以標準蝕刻技術處理該錐形及該光柵耦合器。或者，可將一矽覆蓋層放置在基材220之上(例如，使用非晶矽(a-Si)沉積或結晶矽(c-Si)磊晶技術)，然後在該矽覆蓋層上界定該光柵耦合器。在該實施例中，消除了該上覆蓋 層(superstrate)與該基材間之幾何相似性，因而可增強被散射到該上覆蓋層之功率。在該光柵耦合器之下使用諸如金(Au)或鋁(Al)等的一金屬薄膜時，可讓該裝置將光信號向上反射到該上覆蓋層。在適當的建設性干涉(constructive interference)之條件下，增強了被散射到該上覆蓋層之功率。
使用本發明述及之該錐形及光柵耦合器時，不會造成較大的處理複雜性，但是可增強使用該等技術中之一種技術的情況中之效能。
第3A-3 B圖示出光柵耦合器繞射效率的比較之一實施例。這兩圖示出係為蝕刻深度、蝕刻寬度、及光柵週期的一函數之繞射(朝向上覆蓋層)效率。係自模擬第3A圖所示的具有SOI上的一"溝槽"光柵耦合器之一傳統電路、以及第3B圖所示的具有本發明述於的SOI上的一"鰭狀"光柵耦合器及一錐形邊緣之一電路而繪製該效率之圖形。在這兩圖中，該頂部氧化物外覆層假定有1微米的厚度，以光柵週期將該蝕刻寬度正規化，且以400奈米將該蝕刻深度正規化。
在第3A圖中，在示出繞射效率強度310的最佳操作點上，裝置特徵大約有-2.5分貝的插入損耗(insertion loss)(其中較暗的陰影示出較高的效率)。模擬證明：最大繞射效率是56%，且對應的背向反射是11%。
在第3B圖中，在示出繞射效率強度320的最佳操作點上，裝置特徵大約有-1.9分貝的插入損耗，優於被揭示 的具有被嵌入基材中之金屬反射層之最佳光柵耦合器。模擬證明：最大繞射效率是76%，且對應的極低背向反射是0.4%。
對低繞射效率及強背向反射的問題之觀測顯示：波導區與光柵區之間有造成不希望的散射之大模態不匹配。因此，使用本發明所述的錐形邊緣將輸入波導高度減少到大約200奈米時，將大幅消除該等兩區間之模態不匹配。
第4A-4B圖分別示出所製造的週期性光柵耦合器及倒錐形設計之一實施例。第4A圖示出所製造的一週期性光柵之一例子。光柵402包含複數鰭410。不同於放置一矽覆蓋層然後界定光柵區，具有鰭410之光柵402只需要數個微影步驟即可被製造出，且與常用的製程相容。
第4B圖示出在一脊形波導上的一被製造的倒錐形結構之一例子。所示之電路404具有將一脊形波導連接到平板波導430的錐形420。錐形420在該脊形波導的尺寸與該光柵區波導的尺寸之間(例如，分別為400奈米及200奈米)絕熱地轉換垂直模態尺寸。在一實施例中，可只以兩個微影光罩設計該等結構。因此，在一實施例中，於一200奈米蝕刻步驟中產生該脊形波導、倒錐形、及週期性光柵，且以一額外的200奈米蝕刻步驟界定該平板波導，而到達一SOI系統中之埋入氧化層。
使用單模光纖(Single-Mode Fiber；簡稱SMF)而針對光柵耦合器效能量測該等被製造的結構。總耦合損耗(以繞射效率乘以SMF耦合效率而計算出)是3分貝，且3 分貝頻寬是60奈米，與來自模擬的預測相當吻合。光譜邊緣對比是0.04分貝，且對應於背向反射的-27分貝。
第5圖是具有一斜面外覆層的一光柵耦合器的一實施例之一方塊圖。電路500是一光學積體電路的一部分，且包含在其上集積光柵耦合器520、錐形532、及平板波導534之半導體基體510。前文中述及了具有一倒錐形的光柵耦合器之使用，且此處將不重複對那些元件的詳細說明。
電路500也包含在該電路之上的外覆層542，用以將光交換提供給該光學積體電路。在一實施例中，形成外覆層542之斜面，用以提供來自電路500的光之垂直發射。如果外覆層542如通常之作法係平面的，則發射自電路500的光通常將不是垂直的。因此，所示之外覆層542具有面550，該面550垂直向上且水平地遠離電路500中傳輸的光模態之方向而傾斜。因此，光自錐形532發射而進入光柵耦合器520。面550的最低高度係在錐形532之上，且自錐形532向上傾斜而最遠傾斜到該光柵區的末端。
在一實施例中，面550係垂直向下傾斜，而不是垂直向上傾斜。面550的向上或向下傾斜係取決於光柵耦合器520的被設計之發射方向。
外覆層544示出覆蓋電路500之其他外覆層。在光柵耦合器520之上直接提供面550，以便以一垂直方向(亦即，實質上垂直於半導體基體510)導引被發射的光。應可觀測到：對單一面55O的高度要求是大於外覆層的7微 米。
第6圖是具有斜面外覆層的一些連續面的一光柵耦合器的一實施例之一方塊圖。如果難於在7微米的厚度上實現品質一致的外覆層，則可能如電路600所示，需要使用多個面。
電路600包含半導體基體610，且可在半導體基體610上集積光柵耦合器620、錐形632、及平板波導634。如圖所示，電路600之外覆層被分割成區段642、644、及646，而露出多個面650。該外覆層中之該等面可讓光垂直發射，但是高度要求低了許多，約3微米的高度。面650垂直地向上且向著來自電路600的光之傳輸方向660水平地遠離錐形632而傾斜。與關於第5圖之上述方式類似，各面650可替代地垂直向下且水平地遠離錐形632而傾斜。
第7圖是用於具有複數光電路之一晶圓的一測試系統的一實施例之一方塊圖，其中該等光電路具有被整合之錐形邊緣及光柵耦合器組件。系統700示出晶圓710，該晶圓710包含至少一光子積體電路(PIC)712。應了解：並未按照晶圓710之比例繪製PIC 712。PIC 712包含光柵耦合器714，用以自一倒錐形接收被聚焦的光，以便將該光發送出該PIC。
測試系統720代表可被用來驗證PIC 712的功能之測試設備。測試系統720尤其可在晶圓中測試PIC 712，而無須在測試該電路之前先自晶圓710分離個別的晶片，因 而可節省許多處理/測試成本。測試系統720包含用來自晶圓710經由光柵耦合器714而測試PIC 712之一光學測試電路。
例如，PIC 712可產生一測試信號，且將該測試信號傳輸出光柵耦合器714，因而可針對方向及強度、以及信號完整性而測試PIC 712。在一實施例中，如可對實際應用的電路預期的，測試系統720包含一光纖，該光纖與PIC 712介接，以便測試該裝置與光纖的耦合。測試交換722代表PIC 712與測試系統720間之光信號的任何交換。
第8圖是用於產生及測試具有被整合的錐形邊緣及光柵耦合器組件的一光電路的一程序的一實施例之一流程圖。本發明所示之流程圖提供了各程序行動的序列之例子。雖然係按照特定的序列或順序示出，但是除非另有指定，否則可修改該等行動的順序。因此，所示之該等實施方式應被理解為只是一例子，且可按照不同的順序執行該程序，而且可平行地執行某些行動。此外，在本發明之各實施例中，可省略一或多個行動；因此，並非所有的行動在每一實施例中都是必要的。其他的流程也是可能的。
在一實施例中，為了光柵耦合器效率而使用一埋入層或一個雙絕緣層上覆矽層(Double SOI layer；簡稱DSOI)。如果使用了該層，則在將光柵耦合器處理到基材之前，可能需要先準備半導體基材。在所有的例子中，可以不作出一額外的層。如果使用了一額外的層，則可在步驟 802中處理該半導體基材，而在光柵耦合器區的一位置中產生一埋入層。該埋入層可以是一埋入SOI層。該埋入層可以是一埋入金屬反射層。
在一實施例中，自該半導體基材中移除一埋入氧化層，此種方式亦可改善該光柵耦合器的效能。因此，在一實施例中，通常利用溼式蝕刻的底切蝕刻移除埋入絕緣層。
如本發明所述，對光子晶粒的處理包含在步驟804中製造一光學半導體基材。可針對光晶粒處理而預先準備某些晶圓。在步驟806中，處理該半導體基材上之一脊形或帶狀波導，而繼續在一被準備的晶圓上進行對晶粒的處理。在一實施例中，將該脊形波導處理到該半導體基材之部分包括：在步驟806中，於該脊形波導上處理"指向"該光柵耦合器區的一錐形邊緣。在一實施例中，係經由一不同的處理操作而完成對該錐形邊緣的處理。
在步驟808中，在該光柵耦合器區中處理該半導體基材上的一鰭狀光柵耦合器，而繼續對該光子晶粒的處理。在步驟810中，處理平板波導，而繼續對該光子晶粒的處理。蝕刻出該平板波導的形狀，而形成該平板波導，該平板波導將來自該脊形波導的光聚焦到該光柵區。舉例而言，回到第1圖之透視圖，該圖示出藉由移除該脊形波導周圍以及該脊形波導與該光柵區間之基材材料而形成的一結構界定之基材中之一主動區。在步驟812中，可將外覆層處理到光子晶粒上，而完成該光子晶粒的產生。在一實施例中，於步驟814中，由執行對晶圓上的光子晶粒的處理 之機構執行測試，且係在晶圓上執行該測試。在一實施例中，將該外覆層處理到該光子晶粒可包含：將一或多個斜面處理到該光柵區之上的該外覆層。
本發明說明了各種操作或功能，且可將該等操作或功能描述或界定為軟體碼、指令、組態設定、及/或資料。內容可以是可直接執行檔("物件"或"可執行檔"之形式)、原始碼、或差異碼("差量"或"修補"碼)。可經由具有被儲存在其中的製品或經由操作一通訊介面而經由該通訊介面傳送資料之一方法提供本發明述及的該等實施例之軟體內容。機器可讀取的媒體或電腦可讀取的媒體可使一機器執行所述之該等功能或操作，且包括以一機器(例如，運算裝置、電子系統、或其他裝置)可存取的形式提供(亦即，儲存及/或傳輸)資訊之任何機構，例如，經由可記錄的/不可記錄的儲存媒體(例如，唯讀記憶體(Read Only Memory；簡稱ROM)、隨機存取記憶體(Random Access Memory；簡稱RAM)、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置、或其他儲存媒體)，或經由傳輸媒體(例如，光信號、數位信號、電信號、聲音信號、或其他被傳播的信號)。通訊介面包括介接到有線媒體、無線媒體、光學媒體、或與另一裝置通訊的其他媒體中之任何媒體之任何機構，例如，記憶體匯流排介面、處理器匯流排介面、網際網路連接、或磁碟控制器。藉由提供組態設定參數及/或傳送信號，可組態該通訊介面以準備該通訊介面來提供描述該軟體內容的資料信號。
本發明述及的各實施例可以是用來執行所述的該等操作或功能之裝置。本發明述及的每一組件包括軟體、硬體、或以上兩者的組合。該等組件可被實施為軟體模組、硬體模組、特殊用途硬體(例如，特定應用硬體、特定應用積體電路(Application Specific Integrated Circuit；簡稱ASIC)、數位信號處理器(Digital Signal Processor；簡稱DSP)、嵌入式控制器、以及固線式(hardwired)電路等的組件。
除了本發明所述者之外，可在不脫離本發明的被揭示之實施例及實施方式之範圍下對該等實施例及實施方式作出各種修改。因此，應以例示而非限制之方式詮釋本發明之該等圖式及例子。應僅參照最後的申請專利範圍而衡量本發明之範圍。
100,200,404,500,600‧‧‧電路
110‧‧‧脊形波導
120,520,620,714‧‧‧光柵耦合器
130,420,532,632‧‧‧錐形
140,430,534,634‧‧‧平板波導
210,510,610‧‧‧半導體基體
220‧‧‧半導體基材
222,224‧‧‧光
230,542,544‧‧‧外覆層
242,244‧‧‧厚度
212‧‧‧埋入層
310,320‧‧‧繞射效率強度
402‧‧‧光柵
550,650‧‧‧面
660‧‧‧光方向
700‧‧‧系統
710‧‧‧晶圓
712‧‧‧光子積體電路
720‧‧‧測試系統
722‧‧‧測試交換
前文之說明包括對具有以本發明實施例的舉例方式提供之例示之圖式的說明。該等圖式應被理解為舉例而非限制。在本說明書的用法中，提及一或多個"實施例"時，將被理解為描述被包含在本發明的至少一實施例中之一特定的特徵、結構、或特性。因此，本說明書中出現之諸如"在一實施例中"或"在一替代實施例中"等的辭語將描述本發明的各實施例及實施方式，且不必然都參照到相同的實施例。然而，該等實施例也不必然是互斥的。
第1圖是用來在光學上與一錐形波導邊緣介接的一光 柵耦合器的一實施例之一透視圖。
第2圖是一光柵耦合器設計的一實施例之一方塊圖。
第3A-3B圖示出光柵耦合器繞射效率的比較之一實施例。
第4A-4B圖分別示出所製造的週期性光柵耦合器及倒錐形設計之一實施例。
第5圖是具有一斜面外覆層的一光柵耦合器的一實施例之一方塊圖。
第6圖是具有斜面外覆層的一些連續面的一光柵耦合器的一實施例之一方塊圖。
第7圖是用於具有一些光電路之一晶圓的一測試系統的一實施例之一方塊圖，其中該等光電路具有被集積之錐形邊緣及光柵耦合器組件。
第8圖是用於產生及測試具有被集積的錐形邊緣及光柵耦合器組件的一光電路的一程序的一實施例之一流程圖。
100‧‧‧電路
110‧‧‧脊形波導
120‧‧‧光柵耦合器
130‧‧‧錐形
140‧‧‧平板波導

Claims (18)

  1. 一種包含絕緣層上覆矽光柵耦合器之裝置，包含：被整合在包含一埋入金屬反射層之一半導體基材上之一脊形波導，該脊形波導具有沿著平行於該半導體基材的一平面的一方向之一第一波導模態，且該脊形波導的一厚度垂直地限制了該第一波導模態；被整合在該半導體基材上之一光柵耦合器，該光柵耦合器具有在與該脊形波導相同的一平面中被週期性地間隔開之多個垂直鰭，每一垂直鰭實質上垂直於該第一波導模態之一方向，該光柵耦合器具有沿著平行於該半導體基材的一平面的一方向之一第二波導模態，且比該脊形波導的該厚度至少小百分之十的一第二厚度垂直地限制了該第二波導模態；以及朝向該光柵耦合器而漸縮該脊形波導之一錐形邊緣，該錐形邊緣將光自該第一波導模態聚焦到該第二波導模態。
  2. 如申請專利範圍第1項之裝置，其中該半導體基材包含一絕緣層上覆矽(SOI)。
  3. 如申請專利範圍第2項之裝置，其中該光柵耦合器具有一埋入絕緣層，該埋入絕緣層經由一底切蝕刻而被移除。
  4. 如申請專利範圍第1項之裝置，其中該脊形波導之厚度大約為400奈米，且該第二厚度是位於該錐形邊緣 與該光柵耦合器之間的一平板波導之大約200奈米的一厚度。
  5. 如申請專利範圍第1項之裝置，其中該半導體基材包含雙SOI。
  6. 如申請專利範圍第5項之裝置，其中該光柵耦合器具有一埋入絕緣層，該埋入絕緣層經由一底切蝕刻而被移除。
  7. 如申請專利範圍第1項之裝置，進一步包含：被垂直地設置在該光柵耦合器之上的一斜面外覆層，該斜面外覆層具有一面，該面垂直地向上且向著該第一波導模態之方向水平地遠離該錐形邊緣而傾斜。
  8. 如申請專利範圍第7項之裝置，其中該斜面外覆層包含多個連續的面，該等多個連續的面垂直地向上且向著該第一波導模態之方向水平地遠離該錐形邊緣而傾斜。
  9. 如申請專利範圍第1項之裝置，進一步包含：被垂直地設置在該光柵耦合器之上的一斜面外覆層，該斜面外覆層具有一面，該面垂直地向下且向著該第一波導模態之方向水平地遠離該錐形邊緣而傾斜。
  10. 如申請專利範圍第9項之裝置，其中該斜面外覆層包含多個連續的面，該等多個連續的面垂直地向下且向著該第一波導模態之方向水平地遠離該錐形邊緣而傾斜。
  11. 一種具有包含絕緣層上覆矽光柵耦合器之光電路的系統，包含：一半導體晶粒，該半導體晶粒包含一光子積體電路， 該光子積體電路包含：被整合在包含一埋入金屬反射層之一半導體基材上之一脊形波導，該脊形波導具有沿著平行於該半導體基材的一平面的一方向之一第一波導模態，且該脊形波導的一厚度垂直地限制了該第一波導模態；被整合在該半導體基材上之一光柵耦合器，該光柵耦合器具有在與該脊形波導相同的一平面中被週期性地間隔開之多個垂直鰭，每一垂直鰭實質上垂直於該第一波導模態之一方向，該光柵耦合器具有沿著平行於該半導體基材的一平面的一方向之一第二波導模態，且比該脊形波導的該厚度至少小百分之十的一第二厚度垂直地限制了該第二波導模態；以及朝向該光柵耦合器而漸縮該脊形波導之一錐形邊緣，該錐形邊緣將光自該第一波導模態聚焦到該第二波導模態；以及一光學測試電路，用以當該晶粒在一晶圓上時經由該光柵耦合器而測試該光子積體電路。
  12. 如申請專利範圍第11項之系統，其中該半導體基材包含一絕緣層上覆矽(SOI)。
  13. 如申請專利範圍第11項之系統，其中該脊形波導之厚度大約為400奈米，且該第二厚度是位於該錐形邊緣與該光柵耦合器之間的一平板波導之大約200奈米的一厚度。
  14. 如申請專利範圍第11項之系統，進一步包含： 被垂直地設置在該光柵耦合器之上的一斜面外覆層，該斜面外覆層具有一斜面。
  15. 一種產生具有包含絕緣層上覆矽光柵耦合器之光電路的方法，包含下列步驟：將一脊形波導整合在包含一埋入金屬反射層之一半導體基材上，該脊形波導具有沿著平行於該半導體基材的一平面的一方向之一第一波導模態，且該脊形波導的一厚度垂直地限制了該第一波導模態；將一光柵耦合器整合在該半導體基材上，包含在與該脊形波導相同的一平面中形成被週期性地間隔開之多個垂直鰭，每一垂直鰭實質上垂直於該第一波導模態之一方向，該光柵耦合器具有沿著平行於該半導體基材的一平面的一方向之一第二波導模態，且比該脊形波導的該厚度至少小百分之十的一第二厚度垂直地限制了該第二波導模態；以及整合朝向該光柵耦合器而漸縮該脊形波導之一錐形邊緣，該錐形邊緣將光自該第一波導模態聚焦到該第二波導模態。
  16. 如申請專利範圍第15項之方法，其中將該光柵耦合器整合在該半導體基材上包含：將該光柵耦合器整合到一SOI基材上。
  17. 如申請專利範圍第15項之方法，進一步包含：將一斜面外覆層垂直地整合在該光柵耦合器之上，該斜面外覆層具有一斜面。
  18. 如申請專利範圍第15項之方法，進一步包含：當該半導體晶粒在一被處理的晶圓上時，經由該光柵耦合器而測試該光模態。
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