TWI482545B - 電路板及其製作方法 - Google Patents

Description

電路板及其製作方法

本發明涉及電路板領域，尤其涉及一種電路板及其製作方法。

電路板一般包括產品部及廢料部，產品部即具有電路功能之區域，廢料部即於電路板打件後需要去除之部分。產品部包括相對之第一表面及第二表面，亦即上下兩個表面。一般之，產品部之第一表面及第二表面之邊緣並不會出現裸露之銅面，即產品部之第一表面及第二表面之邊緣都覆蓋有絕緣層。隨著手機類消費性電子產品功能多樣化需求，於電路板設計中亦出現了之產品部之第一表面及第二表面之邊緣具有裸露之銅面之情況，並且此類設計要求電路板之產品部之連接第一表面及第二表面之側面上亦形成側銅面，所述側銅面連接產品部之第一表面及第二表面之邊緣之裸露之銅面。製作此類設計之電路板時，需要對電路板進行產品部側面之電鍍以形成所述側銅面，目前之製作方法為：首先，對所述電路板進行第一次沖型，使所述產品部與所述廢料部部分分離，從而暴露出所述產品部待電鍍之側面，之後，對所述產品部待電鍍之側面及第一表面及第二表面之邊緣待電鍍之部位進行電鍍，最後，藉由第二次撈型將產品部與廢料部進行分離。惟此方法於對電路板進行第二次撈型時，產品部電鍍位置容易出現銅之 拉絲及毛邊等不良，進而可能影響焊錫良率。

有鑒於此，有必要提供一種電路板及其製作方法，以減少電路板產品部電鍍位置之銅之拉絲及毛邊等不良。

一種電路板之製作方法，包括步驟：提供電路基板，所述電路基板包括分別位於所述電路基板之最外兩側第一導電層及第二導電層；所述電路基板包括產品部及廢料部，定義所述廢料部與所述產品部之交界為交界線；所述產品部包括至少一個第一板邊待電鍍區及至少一個第二板邊待電鍍區，所述至少一個第一板邊待電鍍區位於所述第一導電層，所述至少一個第二板邊待電鍍區位於所述第二導電層，所述第一板邊待電鍍區與所述第二板邊待電鍍區之位置逐個相對應；於所述電路基板之廢料部形成至少一個貫通孔，所述貫通孔具有第一側壁，所述第一側壁相對於所述電路基板傾斜；於所述第一導電層之第一板邊待電鍍區形成第二鍍銅層，於所述第二導電層之第二板邊待電鍍區形成第四鍍銅層，以及於所述第一側壁靠中間區域形成連接所述第二鍍銅層及第四鍍銅層之第三鍍銅層；蝕刻並控制蝕刻時間從而將將所述電路基板之未形成鍍銅層區域之第一導電層及第二導電層去除，從而於與所述第一板邊待電鍍區對應之位置形成第一板邊導電區，於與所述第二板邊待電鍍區對應之位置形成第二板邊導電區，於所述貫通孔之第一側壁形成第三板邊導電區，所述第三板邊導電區分別與所述第一板邊導電區及第二板邊導電區相連；以及將所述產品部與所述廢料部相分離，從而將所述產品部製作形成電路板，其中，所述電路板之側壁包括所述第一側壁。

一種電路板，其包括分別位於所述電路板之兩側之第三導電線路層及第四導電線路層，所述第三導電線路層包括第一導電圖形及第一板邊導電區，所述第四導電線路層包括第二導電圖形及第二板邊導電區，所述電路板還具有第一側壁，所述第一側壁相對於所述電路板傾斜，所述第一側壁形成有所述第三板邊導電區，所述第三板邊導電區、所述第一板邊導電區及第二板邊導電區相連。

本技術方案提供之電路板製作方法，先於電路基板上形成一個梯形之貫通孔，使所述貫通孔具有一個傾斜之第一側面，再於第一側面上形成一個第三板邊導電區，及形成與所述第三板邊導電區相連之第一板邊導電區及第二板邊導電區，之後再將所述產品部與所述廢料部相分離，且分離時保留了所述第一側壁，從而，形成貫通孔時，產品部之邊緣還沒有電鍍銅，故不會出現銅之拉絲及毛邊等現象，分離廢料部時雖然進行了電鍍銅，但因貫通孔位置之所述產品部已經藉由貫通孔與所述廢料部相分離，故，不用再對已分離之部位進行切割，亦即分離廢料部亦不會接觸到第一側壁上之導電區，故，亦不會出現銅之拉絲及毛邊等現象。

10‧‧‧電路基板

101‧‧‧第一導電層

102‧‧‧第一絕緣層

103‧‧‧第一導電線路層

104‧‧‧第二絕緣層

105‧‧‧第二導電線路層

106‧‧‧第三絕緣層

107‧‧‧第二導電層

110‧‧‧產品部

120‧‧‧廢料部

121‧‧‧交界線

1011‧‧‧第一板邊待電鍍區

1071‧‧‧第二板邊待電鍍區

1012‧‧‧第一邊

1013‧‧‧第二邊

131‧‧‧貫通孔

1311‧‧‧第一開口

1312‧‧‧第二開口

1315‧‧‧第一側壁

1316‧‧‧第二側壁

1317‧‧‧第三側壁

1318‧‧‧第四側壁

1313‧‧‧第一底邊

1314‧‧‧第二底邊

141‧‧‧第一沉銅層

142‧‧‧第二沉銅層

143‧‧‧第三沉銅層

144‧‧‧第五沉銅層

151‧‧‧光阻層

161‧‧‧第一沉銅暴露區

162‧‧‧第二沉銅暴露區

163‧‧‧第三沉銅暴露區

164‧‧‧第四沉銅暴露區

165‧‧‧第五沉銅暴露區

171‧‧‧第一鍍銅層

172‧‧‧第二鍍銅層

173‧‧‧第三鍍銅層

174‧‧‧第四鍍銅層

175‧‧‧第五鍍銅層

108‧‧‧第三導電線路層

1081‧‧‧第一導電圖形

1082‧‧‧第一板邊導電區

109‧‧‧第四導電線路層

1091‧‧‧第二導電圖形

1092‧‧‧第二板邊導電區

1093‧‧‧第三板邊導電區

20‧‧‧電路板

2011‧‧‧第五側壁

2012‧‧‧第六側壁

2013‧‧‧第七側壁

2014‧‧‧第八側壁

2015‧‧‧第九側壁

2016‧‧‧第十側壁

圖1係本技術方案實施例提供之電路基板之俯視示意圖。

圖2係本技術方案實施例提供之電路基板之剖面示意圖。

圖3係本技術方案實施例提供之於圖1之電路基板上形成貫通孔後之俯視示意圖。

圖4係本技術方案實施例提供之於圖2之電路基板上形成貫通孔後 之剖面示意圖。

圖5係本技術方案實施例提供之於圖4中之電路基板上形成沉銅層後之剖面示意圖。

圖6係本技術方案實施例提供之於圖5中之電路基板上形成光阻層後之剖面示意圖。

圖7係本技術方案實施例提供之於圖6中之電路基板上形成圖案化之光阻層使部分沉銅層暴露出來後之剖面示意圖。

圖8係本技術方案實施例提供之於圖7中之電路基板上形成鍍銅層後之剖面示意圖。

圖9係本技術方案實施例提供之將圖8中之電路基板上之光阻層去除後之剖面示意圖。

圖10係本技術方案實施例提供之於圖9中之電路基板上蝕刻後之剖面示意圖。

圖11係本技術方案提供之電路板之俯視示意圖。

圖12係本技術方案提供之電路板之剖面示意圖。

下面將結合附圖及實施例對本技術方案提供之電路板及其製作方法作進一步之詳細說明。

本技術方案實施例提供之電路板之製作方法包括以下步驟：

第一步，請參閱圖1-2，提供電路基板10。

所述電路基板10可以為雙層電路基板或多層電路基板。本實施例 中，以一個四層之電路基板10為例進行說明。

所述電路基板10包括依次疊合之第一導電層101、第一絕緣層102、第一導電線路層103、第二絕緣層104、第二導電線路層105、第三絕緣層106及第二導電層107。所述第一導電層101與所述第二導電層107分別位於所述電路基板10之最外兩側且均為未形成導電線路之銅箔層。所述第一導電層101與所述第二導電層107之厚度大致相同。

所述電路基板10為大致長方形，其包括產品部110及廢料部120。所述廢料部120包圍所述產品部110。定義所述廢料部120與所述產品部110之交界為交界線121。

所述產品部110包括至少一個第一板邊待電鍍區1011及至少一個第二板邊待電鍍區1071。所述至少一個第一板邊待電鍍區1011位於所述第一導電層101，所述至少一個第二板邊待電鍍區1071位於所述第二導電層107，所述第一板邊待電鍍區1011與所述第二板邊待電鍍區1071之位置逐個相對應，且所述第一板邊待電鍍區1011與對應之所述第二板邊待電鍍區1071形狀尺寸大致相同。本實施例中，所述第一板邊待電鍍區1011與所述第二板邊待電鍍區之數量均為一個；所述第一板邊待電鍍區1011與所述第二板邊待電鍍區1071均為長方形。所述第一板邊待電鍍區1011靠近所述交界線121且具有與所述交界線121相重合之第一邊1012，所述第二板邊待電鍍區1071靠近所述交界線121且略超過所述交界線121，其具有位於所述廢料部120上平行於所述交界線121之第二邊1013。

當然，本步驟中所述電路基板10之產品部110及廢料部120尚未分 離，故，所述交界線121為虛擬之線。另，所述電路基板10並不限於本實施例中之形狀；所述產品部110及廢料部120亦並不限於本實施例中之形狀；所述第一板邊待電鍍區1011與所述第二板邊待電鍍區1071亦不限於本實施例中之形狀。並且，所述電路基板10具有至少一個導電孔或連通孔(圖未示)，導電孔或連通孔之作用為電連接或於後續步驟中電連接所述各個導電層和導電線路層。

第二步，請參閱圖3-4，於所述電路基板10之廢料部120形成至少一個梯形之貫通孔131。

所述貫通孔131之數量與所述第一板邊待電鍍區1011之數量相同。本實施例中，所述貫通孔131之數量為一個。

所述貫通孔131形成於所述廢料部120且位於所述第一板邊待電鍍區1011之一側。所述貫通孔131具有第一開口1311及第二開口1312，所述第一開口1311形成於所述第一導電層101側，所述第二開口1312形成於第二導電層107側。所述第一開口1311與所述第二開口1312正對且均為長方形，所述第一開口1311之各邊與所述第二開口1312之各邊對應相平行。所述第一開口1311之長及寬之尺寸相應均大於所述第二開口1312之長及寬之尺寸。所述貫通孔131具有依次相連之均為梯形之第一側壁1315、第二側壁1316、第三側壁1317及第四側壁1318。所述第一側壁1315具有相對之第一底邊1313及第二底邊1314，所述第一側壁1315之第一底邊1313即為所述第一開口1311之一條長邊，所述第二底邊1314即為所述第二開口1312之一條長邊，其中，所述第一底邊1313與所述第一邊1012相重合，所述第二底邊1314與所述第二邊1013重合。 定義所述第一邊1012之長度為L1，定義所述第二邊1013之長度為L2，定義所述第一底邊1313之長度為L3，定義所述第二底邊1314之長度為L4，則L3>L4>L1，且L3>L4>L2，本實施例中，L1=L2。因所述第一開口1311之尺寸大於所述第二開口1312之尺寸，故，所述第一側壁1315、第二側壁1316、第三側壁1317及第四側壁1318均為梯形且均相對於所述貫通孔131之中軸線傾斜，亦即均相對於所述電路基板10所於之平面傾斜。

形成所述貫通孔131之方式優選為銑刀成型，選用之刀具為與待成型產品呈小於90度傾斜之刀具，以形成各側壁均為梯形之貫通孔131。當然，亦可以採用其他方式形成所述貫通孔131，如鐳射切割等。

另，所述貫通孔131亦可以為具有三個側壁之通孔或者多於四個側壁之通孔，此時只需要有一個側壁與所述貫通孔131之中軸線相傾斜，且該側壁之一底邊與所述第一邊1012重合以及長度大於該第一邊1012即可；或者亦可以為圓台狀通孔等。

第三步，請參閱圖5，於所述電路基板10之第一導電層101、第二導電層107、第一側壁1315、第二側壁1316、第三側壁1317及第四側壁1318表面分別形成第一沉銅層141、第二沉銅層142、第三沉銅層143、第四沉銅層(圖未示)、第五沉銅層144及第六沉銅層(圖未示)。

形成所述第一沉銅層141、第二沉銅層142、第三沉銅層143、第四沉銅層、第五沉銅層144及第六沉銅層之方式可以為化學鍍銅或濺鍍銅等。因所述貫通孔131貫通所述第一導電層101及所述第二導電層107，故於其側壁沉銅後，所述第一導電層101及所述第 二導電層107相電連接。因同時電鍍，故，所述各沉銅層之厚度大致相同。

第四步，請參閱圖6，於所述電路基板10塗布液態光阻並固化所述液態光阻形成光阻層151。

具體之，於所述第一沉銅層141、第二沉銅層142、第三沉銅層143、第四沉銅層、第五沉銅層144及第六沉銅層表面分別形成光阻層151。

優選所述液態光阻為浸泡式之，亦即藉由將所述電路基板10浸泡於液態光阻中形成上述光阻層。選用浸泡式液態光阻之原因為普通乾膜光阻只能覆蓋於電路板之兩側，而不能完全覆蓋所述貫通孔131之各個側壁，而浸泡式之液態光阻可以流動從而可以穿過所述貫通孔131從而於其個各側壁覆蓋上光阻。

第五步，請參閱圖7，曝光及顯影所述液態光阻形成圖案化之光阻層，從而使部分沉銅層暴露出來。

曝光顯影所述液態光阻形成圖案化之光阻層後，未被所述光阻層覆蓋之部位之沉銅層暴露出，暴露出之沉銅層包括第一沉銅暴露區161、第二沉銅暴露區162、第三沉銅暴露區163、第四沉銅暴露區164及第五沉銅暴露區165。所述第一沉銅暴露區161位於所述第一沉銅層141，所述第一沉銅暴露區161具有一定圖案，此圖案與後續步驟中形成之電路板之一個外層導電線路層之圖案相同。所述第二沉銅暴露區162亦位於所述第一沉銅層141，其與所述產品部110之所述第一板邊待電鍍區1011位置、形狀及尺寸相同。所述第三沉銅暴露區163位於所述第三沉銅層143，其與所述第 二沉銅暴露區162相連，所述第三沉銅暴露區163亦為長方形且與所述第二沉銅暴露區162共邊。所述第四沉銅暴露區164位於所述第二沉銅層142，其與所述產品部110之所述第二板邊待電鍍區1071位置、形狀及尺寸相同，且與所述第三沉銅暴露區163相連且共邊。所述第五沉銅暴露區165亦位於所述第二沉銅層142上，所述第五沉銅暴露區165亦具有一定圖案，此圖案與後續步驟中形成之電路板之另一個外層導電線路層之圖案相同。

形成所述第一沉銅暴露區161及第五沉銅暴露區165之作用為於後續步驟中將所述第一導電層101及第二導電層107製作形成導電線路圖形。同時形成所述第一沉銅暴露區161、第二沉銅暴露區162、第三沉銅暴露區163、第四沉銅暴露區164及第五沉銅暴露區165可以節省電路板製作成本。當然，亦可以不於本步驟形成所述第一沉銅暴露區161及第五沉銅暴露區165，而於後續步驟中另行進行乾膜、曝光、顯影及蝕刻等流程將所述第一導電層101及第二導電層107製作形成導電線路圖形。

第六步，請參閱圖8，電鍍從而於從圖案化之光阻層中暴露出來之沉銅層上形成鍍銅層。

具體之，於所述第一沉銅暴露區161上形成第一鍍銅層171，於所述第二沉銅暴露區162上形成第二鍍銅層172，於所述第三沉銅暴露區163上形成第三鍍銅層173，於所述第四沉銅暴露區164上形成第四鍍銅層174，及於所述第五沉銅暴露區165上形成第五鍍銅層175。因同時電鍍，故，所述各鍍銅層之厚度大致相同。所述第一導電層101與所述沉銅層之厚度之和小於所述鍍銅層之厚度；優選鍍銅層之厚度小於光阻層之厚度。

當然，亦可以不形成所述沉銅層，而直接藉由選擇性濺鍍等方式同時於第一導電層101形成形狀位置與待形成之導電線路圖形相同之第一鍍銅層171，於第二導電層107形成形狀位置與待形成之導電線路圖形相同之第五鍍銅層175，於第一導電層101之第一板邊待電鍍區1011形成第二鍍銅層172，於第二導電層107之第二板邊待電鍍區1071形成第四鍍銅層174，以及於第一側壁1315之靠中間區域形成連接所述第二鍍銅層172及第四鍍銅層174之第三鍍銅層173。

第七步，請參閱圖9，去除所述光阻層，從而將所述光阻層覆蓋之所述沉銅層全部暴露出來。

去除所述光阻層後之所述電路基板10之兩側均為全銅面，但係此時全銅面之厚度並不相同。所述第一沉銅暴露區161對應之位置之銅層包括第一導電層101、第一沉銅層141及第一鍍銅層171。所述第二沉銅暴露區162對應之位置之銅層包括第一導電層101、第一沉銅層141及第二鍍銅層172。所述第三沉銅暴露區163對應之位置之銅層包括第三沉銅層143及第三鍍銅層173。所述第四沉銅暴露區164對應之位置之銅層包括第二導電層107、第二沉銅層142及第四鍍銅層174。所述第五沉銅暴露區165對應之位置之銅層包括第二導電層107、第二沉銅層142及第五鍍銅層175。所述第一側壁1315之其他位置、所述第二側壁1316、所述第三側壁1317及所述第四側壁1318之表面分別形成第三沉銅層143、第四沉銅層、第五沉銅層144及第六沉銅層。所述電路基板10之第一導電層101側除第一沉銅暴露區161、第二沉銅暴露區162以外，銅層均包括第一導電層101及第一沉銅層141。所述電路基板10之 第二導電層107側除所述第四沉銅暴露區164及第五沉銅暴露區165以外，銅層均包括第二導電層107及第二沉銅層142。亦即，第一沉銅暴露區161、第二沉銅暴露區162、第三沉銅暴露區163、第四沉銅暴露區164及第五沉銅暴露區165所於位置之銅層較其他位置厚。

第八步，請參閱圖10，蝕刻並控制蝕刻時間從而將將所述第一沉銅暴露區161、第二沉銅暴露區162、第三沉銅暴露區163、第四沉銅暴露區164及第五沉銅暴露區165以外區域之銅層去除，並將第一沉銅暴露區161、第二沉銅暴露區162、第三沉銅暴露區163、第四沉銅暴露區164及第五沉銅暴露區165所於位置之銅層減薄。

從而，於所述第一絕緣層102側形成第三導電線路層108，所述第三導電線路層108包括位於產品部110之與所述第一沉銅暴露區161之位置對應之第一導電圖形1081及位於產品部110之與所述第一板邊待電鍍區1011位置對應之第一板邊導電區1082；於所述第三絕緣層106側形成第四導電線路層109，所述第四導電線路層109包括位於產品部110之與所述第五沉銅暴露區165之位置對應之第二導電圖形1091及位於產品部110之與所述第二板邊待電鍍區1071位置對應之第二板邊導電區1092；於所述貫通孔131之第一側壁1315形成第三板邊導電區1093，所述第三板邊導電區1093、所述第一板邊導電區1082及第二板邊導電區1092均為長方形，所述第三板邊導電區1093分別與所述第一板邊導電區1082及第二板邊導電區1092相連且共邊。

第九步，請一併參閱圖11-12，將所述產品部110與所述廢料部 120相分離，從而將所述產品部製作形成電路板20。

具體撈型之方向請參閱圖11中之箭頭所示，沿所述第一側壁1315之第二底邊1314之一端向所述產品部110行進至所述第一側壁1315之第一底邊1313之一端，即箭頭A所示方向，從而形成所述電路板20之第五側壁2011，所述第五側壁2011為三角形且所述電路板20相垂直；之後沿所述交界線121行進至所述第一側壁1315之第一底邊1313之另一端，即箭頭B及C所示方向，從而形成所述電路板20之第六側壁2012及第七側壁2013，所述第六側壁2012及第七側壁2013均為方形且均與所述電路板20相垂直，所述第六側壁2012及第七側壁2013還與所述第五側壁2011相垂直；直至之後沿所述交界線121行進至所述第一側壁1315之第一底邊1313之另一端，即箭頭D及E所示方向，從而形成所述電路板20之第八側壁2014及第九側壁2015，第八側壁2014及第九側壁2015均為方形且均與所述電路板20相垂直，所述第八側壁2014及第九側壁2015還與所述第五側壁2011呈鈍角；最後沿所述第一側壁1315之第一底邊1313之另一端行進至所述第一側壁1315之第二底邊1314之另一端，即箭頭F所示方向，從而形成所述電路板20之第十側壁2016，所述第十側壁2016亦為三角形且所述電路板20相垂直，所述第十側壁2016還與所述第八側壁2014及第九側壁2015呈鈍角；因所述貫通孔131位置之所述產品部110已經與所述廢料部120相分離，故，此處不用再沿撈型，亦即電路板20保留了所述貫通孔131之第一側壁1315。其中，所述第七側壁2013、第六側壁2012、第五側壁2011、第一側壁1315、第十側壁2016、第九側壁2015及第八側壁2014依次相連。

分離所述廢料部120之方式可以為沖型、撈型或鐳射切割等。本實施例為撈型。

所述電路板20包括依次疊合之第三導電線路層108、第一絕緣層102、第一導電線路層103、第二絕緣層104、第二導電線路層105、第三絕緣層106及第四導電線路層109。所述第三導電線路層108包括板內之第一導電圖形1081及板邊之第一板邊導電區1082。所述第四導電線路層109包括板內之第二導電圖形1091及板邊之第二板邊導電區1092。所述電路板還包括依次相連之第六側壁2012、第五側壁2011、第一側壁1315、第八側壁2014及所述第七側壁2013。所述第五側壁2011及所述第八側壁2014為三角形且所述電路板20相垂直。所述第六側壁2012及第七側壁2013均為方形且均與所述電路板20相垂直。所述第一側壁1315為梯形，所述第一側壁1315相對於所述電路板20傾斜。所述第一側壁1315包括平行相對之第一底邊1313及第二底邊1314，所述第一側壁1315上形成有所述第三板邊導電區1093，所述第三板邊導電區1093、所述第一板邊導電區1082及第二板邊導電區1092均為長方形，所述第三板邊導電區1093分別與所述第一板邊導電區1082及第二板邊導電區1092相連且共邊。定義所述第三板邊導電區1093與所述第一板邊導電區1082及第二板邊導電區1092共有之邊之長度均為L1，定義所述第一底邊1313之長度為L3，定義所述第二底邊1314之長度為L4，則L3>L4>L1。

所述電路板20可以為撓性電路板、剛性電路板或剛撓電路板。

另，於將所述產品部110與所述廢料部120相分離前，還可以包括防焊、鍍化金等步驟。

本技術方案提供之電路板及其製作方法，先於電路基板10上形成一個梯形之貫通孔131，使所述貫通孔131具有一個傾斜之第一側壁1315，再藉由液態光阻、曝光顯影及蝕刻等步驟於第一側壁1315上形成一個第三板邊導電區1093，且於電路基板10之板邊分別形成與所述第三板邊導電區1093相連之第一板邊導電區1082及第二板邊導電區1092，之後再將所述產品部110與所述廢料部120相分離，且分離時保留了所述貫通孔131之第一側壁1315，即第一次成型時電路基板10之產品部110之邊緣還沒有電鍍銅，故不會出現銅之拉絲及毛邊等現象，第二次成型雖然進行了電鍍銅，但因貫通孔131位置之所述產品部110已經與所述廢料部120相分離，故，不用再對已分離之部位進行切割，亦即第二次成型不會接觸到第一側壁上之第三板邊導電區1093及與所述第三板邊導電區1093相連之第一板邊導電區1082及第二板邊導電區1092，故，亦不會出現銅之拉絲及毛邊等現象；並且電路板外層之線路隨所述第三板邊導電區1093、第一板邊導電區1082及第二板邊導電區1092一起形成，不用另行進行製作線路所需之化學鍍銅、電鍍銅及乾膜曝光顯影蝕刻等流程，從而可以節約電路板製作成本。

惟，以上所述者僅為本發明之較佳實施方式，自不能以此限制本案之申請專利範圍。舉凡熟悉本案技藝之人士爰依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。

20‧‧‧電路板

102‧‧‧第一絕緣層

106‧‧‧第三絕緣層

110‧‧‧產品部

1315‧‧‧第一側壁

108‧‧‧第三導電線路層

1081‧‧‧第一導電圖形

1082‧‧‧第一板邊導電區

109‧‧‧第四導電線路層

1091‧‧‧第二導電圖形

1092‧‧‧第二板邊導電區

1093‧‧‧第三板邊導電區

Claims (9)

1. 一種電路板之製作方法，包括步驟：提供電路基板，所述電路基板包括分別位於所述電路基板之最外兩側第一導電層及第二導電層；所述電路基板包括產品部及廢料部，定義所述廢料部與所述產品部之交界為交界線；所述產品部包括至少一個第一板邊待電鍍區及至少一個第二板邊待電鍍區，所述至少一個第一板邊待電鍍區位於所述第一導電層，所述至少一個第二板邊待電鍍區位於所述第二導電層，所述第一板邊待電鍍區與所述第二板邊待電鍍區之位置逐個相對應；於所述電路基板之廢料部形成至少一個貫通孔，所述貫通孔具有第一側壁，所述第一側壁相對於所述電路基板傾斜；於所述第一導電層之第一板邊待電鍍區形成第二鍍銅層，於所述第二導電層之第二板邊待電鍍區形成第四鍍銅層，以及於所述第一側壁靠中間區域形成連接所述第二鍍銅層及第四鍍銅層之第三鍍銅層；蝕刻並控制蝕刻時間將所述電路基板之未形成鍍銅層區域之第一導電層及第二導電層去除，從而於與所述第一板邊待電鍍區對應之位置形成第一板邊導電區，於與所述第二板邊待電鍍區對應之位置形成第二板邊導電區，於所述貫通孔之第一側壁形成第三板邊導電區，所述第三板邊導電區分別與所述第一板邊導電區及第二板邊導電區相連；以及將所述產品部與所述廢料部相分離，從而將所述產品部製作形成電路板，所述電路板之側壁包括所述第一側壁。
2. 如請求項第1項所述之電路板之製作方法，其中，所述第一板邊待電鍍區具有與所述交界線相重合之第一邊，所述第二板邊待電鍍區具有位於所 述廢料部且與所述交界線相平行之第二邊，所述第一側壁具有相對之第一底邊及第二底邊，所述第一底邊與所述第一邊相重合，所述第二底邊與所述第二邊相重合，定義所述第一邊之長度為L1，定義所述第二邊之長度為L2，定義所述第一底邊之長度為L3，定義所述第二底邊之長度為L4，則L3>L4>L1，且L3>L4>L2。
3. 如請求項第1項所述之電路板之製作方法，其中，於所述第一導電層之第一板邊待電鍍區形成第二鍍銅層，於所述第二導電層之第二板邊待電鍍區形成第四鍍銅層，以及於所述第一側壁靠中間區域形成連接所述第二鍍銅層及第四鍍銅層之第三鍍銅層之方法包括步驟：於所述電路基板之第一導電層、第二導電層及第一側壁表面分別形成第一沉銅層、第二沉銅層及第三沉銅層；於所述第一沉銅層、第二沉銅層及第三沉銅層上形成圖案化之光阻層，未被所述光阻層覆蓋之所述沉銅層包括第二沉銅暴露區、第三沉銅暴露區及第四沉銅暴露區；所述第二沉銅暴露區位於所述第一沉銅層，所述第二沉銅暴露區與所述產品部之所述第一板邊待電鍍區位置、形狀及尺寸相同；所述第四沉銅暴露區位於所述第二沉銅層，所述第四沉銅暴露區與所述產品部之所述第二板邊待電鍍區位置、形狀及尺寸相同；所述第三沉銅暴露區位於所述第三沉銅層且所述第三沉銅暴露區兩端分別與所述第二沉銅暴露區及第四沉銅暴露區相連；於所述第一沉銅暴露區電鍍形成第二鍍銅層，於所述第四沉銅暴露區電鍍形成第四鍍銅層，以及於所述第三沉銅暴露區電鍍形成連接所述第二鍍銅層及第四鍍銅層之第三鍍銅層；以及去除所述光阻層。
4. 如請求項第1項所述之電路板之製作方法，其中，將所述電路基板之未形成鍍銅層區域之第一導電層及第二導電層去除之同時，還將所述第一板 邊待電鍍區之第一導電層及第二鍍銅層整體減薄，將所述第二板邊待電鍍區之第二導電層及第四鍍銅層整體減薄，將所述第一側壁靠中間區域之第三鍍銅層減薄。
5. 如請求項第1項所述之電路板之製作方法，其中，於所述第一導電層之第一板邊待電鍍區形成第二鍍銅層，於所述第二導電層之第二板邊待電鍍區形成第四鍍銅層，以及於所述第一側壁靠中間區域形成連接所述第二鍍銅層及第四鍍銅層之第三鍍銅層之同時，還於所述第一導電層形成第一鍍銅層，及於第二導電層形成第五鍍銅層，蝕刻並控制蝕刻時間從而將所述電路基板之未形成鍍銅層區域之第一導電層及第二導電層去除之同時，還於與所述第一鍍銅層對應之區域形成第一導電線路圖形，於與所述第五鍍銅層對應之區域形成第二導電線路圖形。
6. 如請求項第5項所述之電路板之製作方法，其中，將所述電路基板之未形成鍍銅層區域之第一導電層及第二導電層去除之同時，還將所述第一鍍銅層及對應之所述第一導電層整體減薄，及將所述第五鍍銅層及對應之所述第二導電層整體減薄，從而於與所述第一鍍銅層對應之區域形成第一導電線路圖形，於與所述第五鍍銅層對應之區域形成第二導電線路圖形。
7. 如請求項第1項所述之電路板之製作方法，其中，所述貫通孔具有第一開口及第二開口，所述第一開口形成於所述第一導電層側，所述第二開口形成於第二導電層側，所述第一開口與所述第二開口正對且所述第一開口之尺寸大於所述第二開口之尺寸。
8. 如請求項第1項所述之電路板之製作方法，其中，形成所述貫通孔之方式為銑刀成型，使用與待成型產品呈小於90度傾斜之刀具進行銑刀成型。
9. 一種電路板，其包括分別位於所述電路板之兩側之第三導電線路層及第四導電線路層，所述第三導電線路層包括第一導電圖形及第一板邊導電 區，所述第四導電線路層包括第二導電圖形及第二板邊導電區，所述電路板還具有第一側壁，所述第一側壁相對於所述電路板傾斜，所述第一側壁形成有所述第三板邊導電區，所述第三板邊導電區、所述第一板邊導電區及第二板邊導電區相連，其中，所述第一側壁包括相對之第一底邊及第二底邊，定義所述第三板邊導電區與所述第一板邊導電區共有之邊為第一邊，所述第一邊與所述第一底邊重合，定義所述第一邊之長度為L1，定義所述第一底邊之長度為L3，定義所述第二底邊之長度為L4，則L3>L4>L1。