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TWI482265B - 包括雙閘極結構之半導體裝置及形成此等半導體裝置之方法 - Google Patents

包括雙閘極結構之半導體裝置及形成此等半導體裝置之方法 Download PDF

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TWI482265B
TWI482265B TW098146468A TW98146468A TWI482265B TW I482265 B TWI482265 B TW I482265B TW 098146468 A TW098146468 A TW 098146468A TW 98146468 A TW98146468 A TW 98146468A TW I482265 B TWI482265 B TW I482265B
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傑戴伯 哥斯瓦米
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美光科技公司
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Description

包括雙閘極結構之半導體裝置及形成此等半導體裝置之方法
本發明之實施例係關於包括一個或多個雙閘極結構之半導體裝置及形成此等半導體裝置之方法。
期望包括雙閘極結構(其包括高K電介質上之雙金屬電極或閘極)之半導體裝置成為下一代記憶體裝置之一基礎。然而，可靠地製造及整合具有兩個不同功函數之雙金屬閘極已成為一挑戰。舉例而言，形成具有兩個不同功函數之雙金屬閘極之習用方法要求在施加另一金屬層之前蝕刻高k介電材料之一部分上方之一金屬層，此可導致對高K介電材料之蝕刻誘發損壞。
出於上述原因及熟習此項技術者在閱讀及理解本說明書之後將明瞭之其他原因，此項技術中需要經改良之包括雙閘極結構之半導體裝置及形成此等半導體裝置之方法。
在某些實施例中，本發明包括包含至少一個雙閘極結構之半導體裝置。該雙閘極結構可包括一第一閘極堆疊及一第二閘極堆疊。該第一閘極堆疊可包括由一第一材料形成之一第一導電閘極結構，且該第二閘極堆疊可包括由該第一材料之氧化物形成之一介電結構。此外，該介電結構可具有大致相同於該導電閘極結構之厚度之一厚度。
在額外實施例中，本發明包括包含至少一個雙閘極結構之半導體裝置，該至少一個雙閘極結構包含一第一閘極堆疊及一第二閘極堆疊，其中該第一及第二閘極堆疊中之每一者包含一高K介電材料結構及一低功函數導電材料結構。該第一閘極堆疊可包括定位於該高K介電材料結構與該低功函數導電材料結構之間的一高功函數導電材料結構。此外，該第二閘極堆疊可包括由定位於該高K介電結構與該低功函數導電材料結構之間的高功函數導電材料結構之高功函數導電材料之一介電氧化物構成之一介電結構。
在其他實施例中，本發明包括包含一半導體基板之半導體裝置，該半導體基板包括至少一個半導體結構，該至少一個半導體結構包含由一隔離結構分離之一nFET裝置區域及一pFET裝置區域。一第一閘極堆疊可定位於該pFET裝置區域上方且包括一第一高K介電結構、一低功函數導電結構及定位於該低功函數導電結構與該第一高K介電結構之間的一高功函數閘極結構。此外，一第二閘極堆疊可定位於該nFET裝置區域上方且可包括一第二高K介電結構、一低功函數閘極結構及定位於該低功函數閘極結構與該第二高K介電結構之間的一經轉換介電結構。
在額外實施例中，本發明包括形成一雙閘極結構之方法。該等方法可包括：在一半導體基板上方形成一高K介電材料層；在該高K介電材料層上方形成一第一導電材料層；氧化該第一導電材料層之一部分以將該第一導電材料層之該部分轉換為一介電材料層；及在該導電材料層及該介電材料層兩者上方形成一第二導電材料層。
在又一些實施例中，本發明包括形成雙閘極結構之方法，其可包括：在一半導體基板之一nFET裝置區域及一pFET裝置區域上方形成一第一導電材料層；及將該nFET裝置區域及該pFET裝置區域中之僅一者上方之該第一導電材料層之一部分轉換為一介電材料層。
本文所呈現之說明並非意指任一特定裝置或系統之實際視圖，而僅係用於闡述本發明之理想化表示。此外，圖中共有之元件可保持相同的數字標示。
圖1顯示包括一雙閘極結構12之一半導體裝置10之一局部剖視圖，該雙閘極結構包含一第一閘極堆疊14及一第二閘極堆疊16。雙閘極結構12可形成於一半導體基板18上，且每一閘極堆疊14及16可包括複數個經堆疊之層。第一閘極堆疊14及第二閘極堆疊16可包含類似層或可包含具有不同材料性質之層。
半導體基板18可包括由一隔離結構24分離之一n型場效電晶體(nFET)裝置區域20及一p型場效電晶體(pFET)裝置區域22。舉例而言，隔離結構24可係此項技術中眾所周知之一淺溝槽隔離(STI)結構。雖然為清晰闡述包括雙閘極結構之半導體裝置起見該等圖式圖解說明僅半導體裝置10之一部分，但可理解，半導體基板18可包括任一數目之此等區域且半導體裝置10可包括任一數目之此等雙閘極結構12，以及其他結構。一閘極結構可定位於半導體基板18之每一場效電晶體裝置區域20及22上面。舉例而言，且如圖1中所示，第一閘極堆疊14可定位於pFET裝置區域22上方且第二閘極堆疊16可定位於nFET裝置區域20上方。
第一閘極堆疊14可包含複數個經堆疊或經分層之結構，其包括一高K介電結構28及複數個導電材料結構。高K介電結構28可毗鄰於半導體基板18之一作用表面30定位。舉例而言，高K介電結構28可直接定位於半導體基板18之作用表面30上且可與半導體基板18直接接觸。在額外實施例中，高K介電結構28可形成於具有一介面二氧化矽(SiO2 )層之一經氧化之矽表面上，該介面二氧化矽層具有在約3埃(0.3nm)與約15埃(15nm)之間的一厚度。高K介電結構28可具有在約10埃(1.0nm)與約50埃(5.0nm)之間的一厚度且可係由此項技術中已知之任一數目之高K介電材料中之一者構成。如本文中所使用，術語「高K介電材料」意指與二氧化矽(SiO2 )相比具有一高介電常數(K)之一材料，舉例而言，一高K介電材料可具有大於約10之一介電常數。舉例而言，高K介電結構28可係由一以鉿為主之材料構成，例如，氮化矽酸鉿(HfSiON)、矽酸鉿(HfSiO4 )及/或二氧化鉿(HfO2 )。再舉例而言，高K介電結構28可係由一以鋯為主之材料構成，例如，矽酸鋯(ZrSiO4 )及/或二氧化鋯(ZrO2 )。
定位於第一閘極堆疊14之高K介電結構28上方之複數個導電材料結構可包括一閘極結構，例如，由一高功函數導電材料構成之一高功函數閘極結構32。舉例而言，該高功函數導電材料可包含一以鉭為主之材料(例如，氮化鉭(TaN))及一以鈦為主之材料(例如，氮化鈦(TiN))中之至少一者。如本文中所使用，術語「高功函數導電材料」意指具有大於約4.55eV之一功函數之一材料，舉例而言，一高功函數導電材料可係具有約5.1eV之一功函數之一導電材料。高功函數導電材料可尤其適合用作與pFET裝置區域相關聯之閘極結構。
高功函數閘極結構32可具有在約5埃(0.5nm)與約50埃(5.0nm)之間的一厚度且可毗鄰於高K介電結構28定位。舉例而言，高功函數閘極結構32可係約20埃(2.0nm)厚且可直接定位於高K介電結構28上且可與高K介電結構28直接接觸。
第一閘極堆疊14之複數個導電材料結構可進一步包括毗鄰於該閘極結構之一導電結構，例如，毗鄰於高功函數閘極結構32之一低功函數導電結構34。舉例而言，低功函數導電結構34可直接定位於高功函數閘極結構32上且可與高功函數導電材料層直接接觸。如本文中所使用，術語「低功函數導電材料」意指具有小於約4.55eV之一功函數之一材料；舉例而言，一低功函數導電材料可係具有約4.1eV之一功函數之一導電材料。舉例而言，該低功函數導電材料可包含氮化鉭矽(TaSiN)材料。低功函數導電材料可尤其適合用作nFET裝置區域之閘極結構，然而，僅最靠近半導體裝置之場效電晶體區域之導電材料之功函數可係極其重要。舉例而言，一場效電晶體(FET)所經歷之最高有效電場可係與最接近該FET之導電層相關聯之電場。因此，高功函數閘極結構32可定位於低功函數導電結構34與高K介電結構28之間，且高功函數閘極結構32可比低功函數導電結構34更接近半導體基板18之pFET裝置區域22定位。第一閘極堆疊14之此組態可很適合與pFET裝置區域22一起使用。
除了高功函數閘極結構32及低功函數導電結構34以外，第一閘極堆疊14之複數個導電材料層可進一步包括一導電字線結構36。舉例而言，導電字線結構36可係由鎢(W)及一金屬矽化物中之至少一者構成。導電字線結構36可具有在約200埃(20nm)與1000埃(100nm)之間的厚度且可係由一單個材料層或複數個材料層構成。舉例而言，導電字線結構36可係由以下層構成：一以鎢為主、以鎳為主、以鈷為主及/或以矽化鈦為主之材料層、一以鈦為主之接觸材料層(例如，氮化鈦(TiN))及一以鎢為主及/或以鈦為主之障壁層(例如，氮化鈦(TiN)及/或氮化鎢(WN))。
第二閘極堆疊16可包含與第一閘極堆疊14之結構相同或類似之結構或亦可包含與第一閘極堆疊14之結構具有不同材料性質之結構。舉例而言，第二閘極堆疊16可經組態以用於與半導體基板18之nFET裝置區域20一起使用。
第二閘極堆疊16可包括可大致類似於第一閘極堆疊14之高K介電結構28之一高K介電結構38。該高K介電材料層可毗鄰於半導體基板之一作用表面定位。舉例而言，高K介電結構38可直接定位於半導體基板18之作用表面30上且可與半導體基板18直接接觸。在額外實施例中，高K介電結構28可形成於具有一介面二氧化矽(SiO2 )層之一經氧化之矽表面上，該介面二氧化矽層具有在約3埃(0.3nm)與約15埃(1.5nm)之間的一厚度。第二閘極堆疊16之高K介電結構38可係由與第一閘極堆疊14之高K介電結構28相同之材料或一大致類似材料構成。舉例而言，高K介電結構38可包含一以鉿為主之材料，例如，氮化矽酸鉿(HfSiON)、矽酸鉿(HfSiO4 )及/或二氧化鉿(HfO2 )。再舉例而言，高K介電結構38可包含一以鋯為主之材料，例如，矽酸鋯(ZrSiO4 )及/或二氧化鋯(ZrO2 )。高K介電結構38之厚度可在約10埃(1.0nm)與約50埃(5.0nm)之間--類似於第一閘極堆疊14之高K介電結構28。
第二閘極堆疊16可進一步包含毗鄰於高K介電結構38定位之一經轉換介電結構40。經轉換介電結構40可由自將一導電材料轉換成一介電材料(例如，藉由形成該導電材料之一介電氧化物)而形成之一介電材料構成。因此，可將可形成第一閘極堆疊14之閘極結構之相同材料(例如，高功函數閘極結構32之高功函數導電材料)轉換為一介電材料以形成第二閘極堆疊16之經轉換介電結構40。舉例而言，第一閘極堆疊14可包含由一高功函數導電材料(例如，氮化鉭(TaN))形成之一高功函數閘極結構32，且經轉換介電結構40可係由高功函數閘極結構32之高功函數導電材料之一介電氧化物(例如，氮氧化鉭(TaON))形成。在另一實例中，第一閘極堆疊14可包含由氮化鈦(TiN)構成之一高功函數閘極結構32且第二閘極堆疊16可包含由氮氧化鈦(TiON)(第一閘極堆疊14之高功函數閘極結構32之高功函數導電材料之一介電氧化物)構成之一經轉換介電結構40。第二閘極堆疊16之經轉換介電結構40可係由與形成第一閘極堆疊14之閘極結構相同之材料層的一經轉換材料形成。鑒於此，第二閘極堆疊16之經轉換介電結構40可與第一閘極堆疊14之閘極結構具有大致相同之厚度。舉例而言，第二閘極堆疊16之經轉換介電結構40可與第一閘極堆疊14之高功函數閘極結構32具有大致相同之厚度。因此，經轉換介電材料層之厚度可係在約5埃(0.5nm)與約50埃(5.0nm)之間--類似於第一閘極堆疊14之高功函數閘極結構32之厚度。舉例而言，經轉換介電結構40可係約20埃(2.0nm)厚。
複數個導電結構可定位於第二閘極堆疊16之經轉換介電結構40上方，其包括一閘極結構，例如，毗鄰於經轉換介電結構40之一低功函數閘極結構42。舉例而言，低功函數閘極結構42可直接定位於經轉換介電結構40上且可與經轉換介電結構40直接接觸。第二閘極堆疊16之低功函數閘極結構42及第一閘極堆疊14之低功函數導電結構34可係由相同材料層形成。鑒於此，低功函數閘極結構42可係由與第一閘極堆疊14之低功函數導電結構34相同之材料形成且可與第一閘極堆疊14之低功函數導電結構34具有大致相同之厚度。低功函數閘極結構42可係第二閘極堆疊16之最接近半導體基板18之nFET裝置區域20之導電材料，亦即，可很適合與nFET裝置區域20一起使用之一組態。
除了低功函數閘極結構42以外，第二閘極堆疊16之複數個導電結構可進一步包括一導電字線結構44，其類似於第一閘極堆疊14之導電字線結構36。舉例而言，導電字線結構44可係由鎢(W)及一金屬矽化物中之至少一者構成。導電字線結構44可在約200埃(20nm)與1000埃(100nm)之間且可包含一單個材料層或複數個材料層。舉例而言，導電字線結構44可包含：一以鎢為主、以鎳為主、以鈷為主及/或以矽化鈦為主之材料層，一以鈦為主之接觸材料層(例如，氮化鈦(TiN))及一以鎢為主及/或以鈦為主之障壁層(例如，氮化鈦(TiN)及/或氮化鎢(WN))。第二閘極堆疊16之導電字線結構44及第一閘極堆疊14之導電字線結構36可係由相同材料層形成。因此，第二閘極堆疊16之導電字線結構44可係由與第一閘極堆疊14之導電字線結構36大致相同之材料構成且可與其具有大致相同之厚度。
本文中所闡述之包括雙閘極結構12之半導體裝置10之實施例可包含與一第二閘極堆疊16具有大致相同之高度或厚度之一第一閘極堆疊14。此外，第一閘極堆疊14之每一結構可對應於第二閘極堆疊16之可與對應結構具有大致相同厚度之一結構。舉例而言，第一閘極堆疊14之高K介電結構28可與第二閘極堆疊16之高K介電材料結構38具有大致相同之厚度且可包含與其大致相同之材料。第一閘極堆疊14之閘極結構(舉例而言，高功函數閘極結構32)可與第二閘極堆疊16之經轉換介電結構40具有大致相同之厚度。此外，第二閘極堆疊16之經轉換介電結構40可包含自第一閘極堆疊14之導電閘極材料轉換而來之一介電材料，舉例而言，第二閘極堆疊16之經轉換介電結構40可係第一閘極堆疊14之導電閘極材料之一介電氧化物。第二閘極堆疊16之導電閘極結構(例如，低功函數閘極結構42)可與第一閘極堆疊14之一導電結構(例如，低功函數導電結構34)具有大致相同之厚度且可係由與第一閘極堆疊14之對應導電結構大致相同之材料構成。舉例而言，第二閘極堆疊16之低功函數閘極結構42可與第一閘極堆疊14之低功函數導電結構34具有大致相同之厚度且可係由與其大致相同之材料構成。最後，第一閘極堆疊14之導電字線結構36可與第二閘極堆疊16之導電字線結構44具有大致相同之厚度且可係由與其大致相同之材料構成。
在額外實施例中，第一閘極堆疊14之導電閘極結構可係由一低功函數導電材料而非高功函數閘極結構32之高功函數導電材料構成，且第二閘極堆疊16之經轉換介電結構40可包含由一經轉換低功函數導電材料形成之一介電材料。舉例而言，第二閘極堆疊16之經轉換介電結構40可包含一低功函數導電材料之一介電氧化物。此外，第一閘極堆疊14可包含由一高功函數導電材料形成之定位於閘極結構上方之一高功函數導電結構而非低功函數導電結構34。類似地，第二閘極堆疊16可包含定位於經轉換介電結構40上方之一高功函數閘極結構(其可充當第二閘極堆疊16之導電閘極結構)而非低功函閘極結構42。因此，第一閘極堆疊14可定位於半導體基板18之nFET裝置區域20而非如所示之pFET裝置區域22上方，且可經組態以用於與nFET裝置區域20一起使用。此外，第二閘極堆疊16可定位於半導體基板18之一pFET裝置區域22上方且可經組態以用於與pFET裝置區域22一起使用。
參考圖2至8闡述例如本文中所闡述之用於形成半導體裝置之方法及中間結構。
如圖2中所示，可提供一半導體基板18，其包括由一隔離結構24分離之一n型場效電晶體(nFET)裝置區域20及一p型場效電晶體(pFET)裝置區域22。一高K介電材料層46可形成於半導體基板18上方。舉例而言，高K介電材料層46可係由直接沈積於半導體基板18之作用表面30上之一以鉿為主之材料形成。在額外實施例中，高K介電材料層46可係由沈積於具有一介面二氧化矽(SiO2 )層之一經氧化之矽表面上之一以鉿為主之材料形成，該介面二氧化矽層具有在約3埃(0.3nm)與約15埃(1.5nm)之間的一厚度。可藉由各種方法將高K介電材料層46形成於半導體基板18上方，該等方法包括(但不限於)原子層沈積(ALD)、物理氣相沈積(PVD)及化學氣相沈積(CVD)。可將高K介電材料層46形成為在約10埃(1.0nm)與約50埃(5.0nm)之間的一厚度。
在半導體基板18上方形成高K介電材料層46之後，可在高K介電材料層46上方形成一第一導電材料層48，如圖3中所示。舉例而言，可在高K介電材料層46上方直接形成一高功函數導電材料層。在額外實施例中，可在高K介電材料層46上直接形成一低功函數導電材料層。可藉由各種方法中之任一者將第一導電材料層48形成為在約5埃(0.5nm)與50埃(5.0nm)之間的範圍中之一厚度，該等方法包括(但不限於)原子層沈積(ALD)、物理氣相沈積(PVD)及化學氣相沈積(CVD)。舉例而言，可藉由一ALD過程將氮化鈦層直接沈積於高K介電材料層46上達約20埃(2.0nm)之一厚度。
在高K介電材料層46上方形成第一導電材料層48之後，可在第一導電材料層48之一部分上方形成一遮蔽結構50。舉例而言，遮蔽結構50可定位於場效電晶體裝置區域20及22中之僅一者(例如，pFET裝置區域22)上方，如圖4中所示。可藉由將一遮蔽材料層沈積於第一導電材料層48上方且然後使用已知之圖案化技術移除該遮蔽材料層之一選定部分來形成遮蔽結構50。舉例而言，一多晶矽硬遮罩材料層可藉由CVD或PVD而沈積且然後可藉由使用一干式蝕刻過程之微影技術被圖案化。因此，第一導電材料層48之一部分可由遮蔽結構50覆蓋，例如，半導體基板18之pFET裝置區域22上方之一部分52，且第一導電材料層48之另一部分可曝露且大致無遮蔽材料，例如，半導體基板18之nFET裝置區域20上方之一所曝露部分54。
如圖5中所示，第一導電材料層48之所曝露部分54(圖4)可接著轉換成一介電材料層56。在某些實施例中，第一導電材料層48之所曝露部分54可曝露於氧化環境且第一導電材料層48可轉換為一介電氧化物。舉例而言，第一導電材料層48之所曝露部分54可在約275℃至約350℃之範圍內的一溫度下曝露於臭氧達約10分鐘至約30分鐘。可用於將導電材料轉換為一介電氧化物之額外氧化方法包括(但不限於)原位蒸氣產生(ISSG)、以電漿為主之氧化、曝露於一氧化氮(NO)，及已知用來例如將矽(Si)氧化之其他氧化技術。在某些實施例中，一高功函數導電材料可轉換為一介電材料。舉例而言，一高功函數導電氮化物材料(例如，氮化鉭及/或氮化鈦)可經氧化以將該高功函數導電氮化物材料轉換為一介電材料，例如，氮氧化鉭及/或氮氧化鈦。在額外實施例中，一導電氮化鈦材料層可經氧化以將該氮化鈦材料轉換為一介電氮氧化鈦材料。
在又一些額外實施例中，第一導電材料層48可包含可(例如)藉由氧化轉換為一介電材料之一低功函數導電材料層。可(例如)藉由氧化轉換為一介電材料之此等低功函數導電材料之實例包括(但不限於)可轉換為介電TaSiON之TiSiN、可轉換為介電HfON之HfN、可轉換為介電ZrON之ZrN、可轉換為介電Al2 O3 之Al及可轉換為介電TiO2 之Ti。
在第一導電材料層48之所曝露部分54轉換成一介電材料層56之後，可移除遮蔽結構50，如圖6中所示。移除遮蔽結構50可包含將遮蔽結構50曝露於一蝕刻劑。該蝕刻劑可係一選擇性蝕刻劑，其可與遮蔽結構50之遮蔽材料反應以蝕刻掉遮蔽結構50且可大致不蝕刻第一導電材料層48或經轉換介電材料層56。舉例而言，可將用水(H2 O)稀釋之氫氟酸(HF)(例如，約為100:1(H2 O:HF))施加至遮蔽結構50，後跟施加用水(H2 O)稀釋之氫氧化四甲銨((CH3 )4 NOH)(TMAH)(例如，於H2 O中約2.25%TMAH)，其可蝕刻遮蔽結構50(例如，一多晶矽硬遮罩結構)，但可大致不蝕刻第一導電材料層48(例如，氮化鉭材料層)或經轉換介電材料層56(例如，氮氧化鉭材料層)。
接下來，可在第一導電材料層48及經轉換介電材料層56上方形成一第二導電材料層58，如圖7中所示。第二導電材料層58可係由具有不同於第一導電材料層48之一功函數之一導電材料形成。舉例而言，具有一低功函數之一第二導電材料層58可直接形成於經轉換介電材料層56及第一導電材料層48(其可係由具有一高功函數之一材料形成)之表面上。可藉由各種方法中之任一者將第二導電材料層58形成為在約5埃(0.5nm)與500埃(50nm)之間的範圍中之一厚度，該等方法包括(但不限於)原子層沈積(ALD)、物理氣相沈積(PVD)及化學氣相沈積(CVD)。舉例而言，低功函數材料(例如(TaSiN))之一第二導電材料層58可藉由一ALD過程直接沈積於經轉換介電材料層56(例如，一(TaON)層)及第一導電材料層48(例如，一(TaN)層)上達約20埃(2.0nm)之一厚度。
在形成第二導電材料層58之後，可在第二導電材料層58上方形成一導電字線材料層60，如圖8中所示。可將導電字線材料層60形成為約200埃(20.0nm)至約1000埃(100.0nm)之一厚度且可將其形成為一單個材料層，或可將其形成為複數個導電材料層。在某些實施例中，導電字線材料層60可包含可包含鎢(W)、鎳(Ni)、鈷(Co)及矽化鈦中之任一者之一層。導電字線材料層60可額外包含一接觸材料層(例如，氮化鈦(TiN)層)及一障壁層(例如，氮化鎢(WN)及/或一TiN層)。可藉由各種方法中之任一者形成導電字線材料層60，該等方法包括(但不限於)原子層沈積(ALD)、物理氣相沈積(PVD)及化學氣相沈積(CVD)。
最後，可使用此項技術中已知之方法圖案化在半導體基板18上形成之包括高K介電材料層46、第一導電材料層48、經轉換介電材料層56、第二導電材料層58及導電字線材料層60之複數個層以形成第一閘極堆疊14及第二閘極堆疊16，如圖1中所示。因此，高K介電材料層46可經圖案化以形成高K介電結構28及38，第一導電材料層48可經圖案化以形成高功函數閘極結構32，經轉換介電材料層56可經圖案化以形成經轉換介電結構40，第二導電材料層58可經圖案化以形成低功函數導電結構34及低功函數閘極結構42，且導電字線材料層60可經圖案化以形成導電字線結構36及44。在額外實施例中，高K介電材料層46可不被圖案化。鑒於此，第一及第二閘極堆疊14及16之高K介電結構可係由高K介電材料之一單個連續層(例如，高K介電材料層46)而非離散高K介電結構28及38構成。
雖然已根據某些所圖解說明之實施例及其變形闡述了本發明，但熟習此項技術者將理解並瞭解本發明不限於此。而是，可在不背離由以下申請專利範圍及其合法等效物所界定之本發明之範疇之情形下實現對該等所圖解說明之實施例之添加、刪除及修改。
10．．．半導體裝置
12．．．雙閘極結構
14．．．第一閘極堆疊
16．．．一第二閘極堆疊
18．．．半導體基板
20．．．n型場效電晶體(nFET)裝置區域
22．．．p型場效電晶體(pFET)裝置區域
24．．．隔離結構
28．．．高K介電結構
30．．．作用表面
32．．．高功函數閘極結構
34．．．低功函數導電結構
36．．．導電字線結構
38．．．高K介電結構
40．．．經轉換介電結構
42．．．低功函數閘極結構
44．．．導電字線結構
46．．．高K介電材料層
48．．．第一導電材料層
50．．．遮蔽結構
52．．．部分
54．．．部分
56．．．介電材料層/經轉換介電材料層
58．．．第二導電材料層
60．．．導電字線材料層
圖1係包括雙閘極結構之一半導體裝置之一局部剖視圖。
圖2至圖8用於圖解說明可用於形成(例如)圖1中所示之包括雙閘極結構之半導體裝置之中間結構及方法之實施例。
圖2係包括具有一高K介電材料層形成於其上之一半導體基板之一中間結構之一局部剖視圖。
圖3係圖2之進一步包括一第一導電材料層之中間結構之一局部剖視圖。
圖4係圖3之進一步包括一遮蔽結構之中間結構之一局部剖視圖。
圖5係圖4之進一步包括轉換為一介電材料層之第一導電材料層之一部分之中間結構之一局部剖視圖。
圖6係圖5之顯示經移除遮蔽結構之中間結構之一局部剖視圖。
圖7係圖6之進一步包括一第二導電材料層之中間結構之一局部剖視圖。
圖8係圖7之進一步包括一導電字線材料層之中間結構之一局部剖視圖。
10．．．半導體裝置
12．．．雙閘極結構
14．．．第一閘極堆疊
16．．．一第二閘極堆疊
18．．．半導體基板
20．．．n型場效電晶體(nFET)裝置區域
22．．．p型場效電晶體(pFET)裝置區域
24．．．隔離結構
28．．．高K介電結構
30．．．作用表面
32．．．高功函數閘極結構
34．．．低功函數導電結構
36．．．導電字線結構
38．．．高K介電結構
40．．．經轉換介電結構
42．．．低功函數閘極結構
44．．．導電字線結構

Claims (20)

  1. 一種半導體裝置，其包含：至少一個雙閘極結構，其包含：一第一閘極堆疊，其包含：至少實質上包含一第一材料之一第一導電閘極結構；一第一高k介電結構，其定位於該第一導電閘極結構與一半導體基板之間；及一導電結構，其至少實質上包含具有不同於該第一導電閘極結構之一功函數之一功函數之一第二材料，其中該第一導電閘極結構定位於該導電結構與該第一高K介電結構之間；及一第二閘極堆疊，其包含：至少實質上包含該第一材料之一氧化物之一介電結構，該介電結構具有至少大致相同於該第一導電閘極結構之一厚度之一厚度；一第二高k介電結構，其定位於該介電結構與該半導體基板之間；及一第二導電閘極結構，其中該介電結構定位於該第二導電閘極結構與該第二高K介電結構之間；其中該第二閘極堆疊之該第二導電閘極結構基本上由相同於該第一閘極堆疊之該導電結構的材料所組成，及其中該第二閘極堆疊之該第二導電閘極結構具有至少實質上相同於該第一閘極堆疊之該導電 結構之一厚度之一厚度。
  2. 如請求項1之半導體裝置，其中該第一材料包含具有大於4.55eV之一功函數之一材料。
  3. 如請求項2之半導體裝置，其中該第一材料包含一以金屬為主之材料。
  4. 如請求項3之半導體裝置，其中該第一材料包含氮化鉭及氮化鈦中之一者。
  5. 如請求項4之半導體裝置，其中該第一導電閘極結構之該厚度在約0.5nm與約5nm之間。
  6. 如請求項1之半導體裝置，其中該第一及第二高K介電結構包含一以鉿為主之材料。
  7. 如請求項1之半導體裝置，其中：該第二材料具有小於4.55eV之一功函數。
  8. 如請求項1之半導體裝置，其中該第二閘極堆疊之該第二導電閘極結構之該厚度在約0.5nm與約5nm之間。
  9. 如請求項7之半導體裝置，其中該半導體基板包含由一隔離結構分離之一nFET裝置區域及一pFET裝置區域，且其中該第一閘極堆疊定位於該pFET裝置區域上方且該第二閘極堆疊定位於該nFET裝置區域上方。
  10. 如請求項9之半導體裝置，其中：該第一閘極堆疊進一步包含與該第一導電閘極結構接觸之一第一導電字線結構；該第二閘極堆疊進一步包含與該第二導電閘極結構接觸之一第二導電字線結構；且 該第一導電字線結構及該第二導電字線結構之每一者包含一或多個的一以鎢為主之材料、一以鎳為主之材料、一以鈷為主之材料、一以矽化鈦為主之材料、一以鈦為主之接觸材料、一以鎢為主之障壁材料及一以鈦為主之障壁材料。
  11. 一種半導體裝置，其包含：至少一個雙閘極結構，其包含在一半導體基板之一p型場效電晶體(pFET)裝置區域上之一第一閘極堆疊及在該半導體基板之一n型場效電晶體(nFET)裝置區域上之一第二閘極堆疊，在該pFET裝置區域上之該第一閘極堆疊及在該nFET裝置區域上之該第二閘極堆疊之每一者包含一高K介電結構及一低功函數導體結構，且其中：在該pFET裝置區域上之該第一閘極堆疊進一步包含一高功函數導體結構，其定位於該高K介電結構與該低功函數導體結構之間；在該nFET裝置區域上之該第二閘極堆疊進一步包含一介電結構，其包含該高功函數導體結構之材料的一介電氧化物，該介電結構定位於該高K介電結構與該低功函數導體結構之間；及在該pFET裝置區域上之該第一閘極堆疊之該低功函數導體結構基本上由相同於在該nFET裝置區域上之該第二閘極堆疊之該低功函數導體結構的材料所組成，且具有至少實質上相同於在該nFET裝置區域上之該第二閘極堆疊之該低功函數導體結構之一厚 度之一厚度。
  12. 如請求項11之半導體裝置，其中：該高功函數導體結構之該材料包含氮化鉭及氮化鈦中之一者；以及該介電結構之該介電氧化物包含氮氧化鉭及氮氧化鈦中之一者。
  13. 一種形成一雙閘極結構之方法，其包含：在一半導體基板上方形成一高K介電材料；在該高K介電材料上方且與該高K介電材料接觸形成一導電金屬氮化物材料；氧化該導電金屬氮化物材料之一部分以將該導電金屬氮化物材料之該部分轉換為與該高K介電材料接觸之一介電金屬氮氧化物材料；及在氧化該導電金屬氮化物材料之該部分後在該導電金屬氮化物材料及該介電金屬氮氧化物材料兩者上方且與該導電金屬氮化物材料及該介電金屬氮氧化物材料兩者接觸形成一導電材料。
  14. 如請求項13之方法，其中氧化該導電金屬氮化物材料之該部分包含：在該導電金屬氮化物材料上方形成一遮蔽材料；圖案化該遮蔽材料以形成一遮蔽結構且曝露該導電金屬氮化物材料之該部分；及在氧化該導電金屬氮化物材料之該部分以將該導電金屬氮化物材料之該部分轉換為該介電金屬氮氧化物材料 之後移除該遮蔽結構。
  15. 如請求項13之方法，其進一步包含：在該導電材料上方形成一導電字線材料；及圖案化至少該導電金屬氮化物材料、該介電金屬氮氧化物材料、該導電材料及該導電字線材料。
  16. 一種形成一雙閘極結構之方法，該方法包含：在一半導體基板之一n型場效電晶體(nFET)裝置區域及一p型場效電晶體(pFET)裝置區域上方形成一導電氮化物材料；僅將該nFET裝置區域上方之該導電氮化物材料之一部分轉換為一介電材料；及在僅將該nFET裝置區域上方之該導電氮化物材料之該部分轉換為該介電材料後，在該介電材料上方及在未轉換為該介電材料之該導電氮化物材料之一部分上方形成另一導電材料，該另一導電材料具有不同於該導電氮化物材料之一功函數。
  17. 如請求項16之方法，其中僅將該nFET裝置區域上方之該導電氮化物材料之一部分轉換為一介電材料包含僅氧化該nFET裝置區域上方之該導電氮化物材料之一部分以形成一介電氮氧化物材料。
  18. 一種半導體裝置，其包含：一包含至少一半導體結構之半導體基板，其包含藉由一隔離結構分開之一n型場效電晶體(nFET)裝置區域及一pFET裝置區域； 一定位於該pFET裝置區域上方之第一閘極堆疊，其包含：一第一高K介電結構；一低功函數導體結構；及一高功函數閘極結構，其定位於該低功函數導體結構與該第一高K介電結構之間；及一定位於該nFET裝置區域上方之第二閘極堆疊，其包含：一第二高K介電結構；一低功函數閘極結構，其包含基本上相同於該第一閘極堆疊之該低功函數導體結構之一低功函數導體材料的材料，且具有至少實質上相同於該第一閘極堆疊之該低功函數導體結構之一厚度之一厚度；及一實質上由該高功函數閘極結構之材料的一氧化物組成之經轉換的介電結構，其定位於該低功函數閘極結構與該第二高K介電結構之間。
  19. 如請求項18之半導體裝置，其中：該第一高K介電結構與該第二高K介電結構實質上由相同的材料所組成且具有至少實質上相同的厚度；及該高功函數閘極結構與該經轉換的介電結構具有至少實質上相同的厚度。
  20. 如請求項19之半導體裝置，其中：定位於該pFET裝置區域上方之該第一閘極堆疊進一步 包含定位於該低功函數導體結構上方之一第一導電字線結構；定位於該nFET裝置區域上方之該第二閘極堆疊進一步包含定位於該低功函數閘極結構上方之一第二導電字線結構；及該第一導電字線結構與該第二導電字線結構實質上由相同的材料所組成且具有實質上相同的厚度。
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