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CN108538837A - 半导体器件及其形成方法 - Google Patents

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CN108538837A
CN108538837A CN201810274081.2A CN201810274081A CN108538837A CN 108538837 A CN108538837 A CN 108538837A CN 201810274081 A CN201810274081 A CN 201810274081A CN 108538837 A CN108538837 A CN 108538837A
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CN
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CN201810274081.2A
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许佑铨
王世铭
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Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
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Abstract

本发明提供了一种半导体器件及其形成方法，所述半导体器件包括设置于第一有源区域的第一栅极结构，第一栅极结构包括第一介电层、第一侧壁阻挡层、p型功函数金属层、第二侧壁阻挡层、n型功函数金属层；以及设置于第二有源区域的第二栅极结构，第二栅极结构包括第二介电层、第一侧壁阻挡层、第二侧壁阻挡层、n型功函数金属层，通过在PMOS晶体管和NMOS晶体管的栅极结构中均形成第一侧壁阻挡层和第二侧壁阻挡层，可以改善n型功函数金属层和导电层中的金属扩散对半导体器件特性的影响。另外，通过对所述第一侧壁阻障层和所述第二侧壁阻障层与相邻层的功函数适配，可以优化半导体器件的功函数适配，从而降低阈值电压。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
随着半导体器件尺寸持续微缩，传统方法中利用降低栅极介电层，例如降低二氧化硅厚度以达到最佳化目的的方法，面临因电子的隧穿效应(tunneling effect)而导致漏电流过大的物理限制。高介电常数(high-k)材料具有如有效降低物理极限厚度，并且在相同的等效氧化厚度(equivalent oxide thickness，EOT)下，有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。
另一方面，传统的p型金属氧化物半导体(p-type MOS，以下简称PMOS)晶体管与n型金属氧化物半导体(n-type MOS，以下简称NMOS)多数是利用多晶硅来制造栅极。但是，既有的利用掺杂多晶硅作为栅极结构的方法会产生硼穿透(boronpenetration)效应，导致器件效能降低，而且多晶硅栅极较容易发生耗尽(depletion)效应，使得等效的栅极介电层厚度增加、栅极电容减小，进而导致器件驱动能力减弱。为避免上述多晶硅栅极的硼穿透效应和耗尽效应，目前多利用金属栅极(metal gate)取代多晶硅栅极，其制程通常利用后栅工艺(gate last)形成，例如先形成一牺牲栅极或虚置栅极(sacrifice gate)，并在完成部分MOS晶体管制作后，将牺牲/虚置栅极移除而形成一栅极凹槽(gate trench)，再按照电性需求在该栅极凹槽内形成金属栅极。
再一方面，互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)器件由于具有低耗电量的特性，因此在电子电路中的应用日趋广泛。CMOS器件包含一组成对的PMOS晶体管和NMOS晶体管，通常利用PMOS晶体管与NMOS晶体管其中之一处于开启状态以导通电流。为了获得最佳效率，CMOS器件的PMOS晶体管与NMOS晶体管应具有较为接近的阈值电压(thresholdvoltage)。
为了设置CMOS器件的阈值电压，其栅极可以利用p型和/或n型的功函数金属(workfunctionmetal，WFM)层作为匹配高介电常数栅极介电层的金属栅极。在某些CMOS器件中，PMOS晶体管将导电层、n型功函数金属层(n-eWFM)叠置在p型功函数金属层(p-eWFM)之上作为金属栅极，而NMOS晶体管将导电层与n型功函数金属层作为金属栅极。
但是，申请人发现，PMOS晶体管中，导电层与n型功函数金属层中的铝元素会因热效应而扩散，导致p型功函数金属层的有效功函数(effective work function)发生改变,进而影响组件特性与可靠度测试结果。此外，现有CMOS器件的PMOS晶体管和NMOS晶体管仅设置一层侧壁阻挡层(side wallbarrier，SWB)以阻隔p型或n型功函数金属层与栅极介电层，在功函数的匹配方面，尚有优化的空间。
发明内容
本发明的目的在于提供一种半导体器件及其形成方法，以减小或避免PMOS器件中导电层及n型功函数金属层中金属扩散导致的问题。本发明的另一目的是优化PMOS晶体管和NMOS晶体管中栅极的功函数匹配，提升半导体器件的可靠度。
为达到上述目的，本发明提供了一种半导体器件，包括：
基底，所述基底上具有第一有源区域和第二有源区域；设置于所述第一有源区域的第一栅极结构，所述第一栅极结构包括第一介电层、第一侧壁阻挡层、p型功函数金属层、第二侧壁阻挡层、n型功函数金属层；以及设置于所述第二有源区域的第二栅极结构，所述第二栅极结构包括第二介电层、第一侧壁阻挡层、第二侧壁阻挡层、n型功函数金属层；其中，所述第一介电层和所述第二介电层均包括高介电常数介电层。
可选的，所述半导体器件还包括：底阻挡层，所述底阻挡层位于所述第一有源区域的所述第一介电层与所述第一侧壁阻挡层之间和/或所述第二有源区域的所述第二介电层与所述第一侧壁阻挡层之间。
可选的，所述半导体器件还包括：顶阻挡层，所述顶阻挡层位于所述第一有源区域和所述第二有源区域的所述n型功函数金属层的上方。
可选的，所述半导体器件还包括：导电层，所述导电层位于所述顶阻挡层的上方。
可选的，在所述第一栅极结构和所述第二栅极结构之间设置有层间介电层，所述导电层的上表面与所述层间介电层的上表面齐平。
可选的，所述高介电常数介质层的介电常数大于4。
可选的，所述第一侧壁阻挡层与第二侧壁阻挡层包括高温过渡金属、贵重金属、稀土金属以及其碳化物、氮化物、硅化物、铝氮化物或氮硅化物。
可选的，所述第一侧壁阻挡层包括氮化钽，所述第二侧壁阻挡层包括氮化钛。
可选的，所述半导体器件包括PMOS晶体管和NMOS晶体管。
本发明还提供上述半导体器件的形成方法，包括以下步骤：
提供基底，所述基底上定义有第一有源区域和第二有源区域；
在所述第一有源区域形成第一虚置栅极，在所述第二有源区域形成第二虚置栅极，所述第一虚置栅极包括在所述基底上依次叠加形成的第一介电层和第一牺牲层，所述第二虚置栅极包括在所述基底上依次叠加形成的第二介电层和第二牺牲层；
在所述第一虚置栅极的两侧形成第一侧墙，在所述第二虚置栅极的两侧形成第二侧墙；
去除所述第一牺牲层和所述第二牺牲层，以在所述第一有源区域形成第一凹槽，且在所述第二有源区域形成第二凹槽；
在所述第一凹槽的内表面依次形成第一侧壁阻挡层和p型功函数金属层，并且所述第一侧壁阻挡层还覆盖所述第二凹槽的内表面；
形成第二侧壁阻挡层，所述第二侧壁阻挡层覆盖所述第一凹槽内的p型功函数金属层的表面以及所述第二凹槽内的所述第一侧壁阻挡层的表面，然后在所述第二侧壁阻挡层表面形成n型功函数金属层；以及
在所述n型功函数金属层表面依次形成顶阻挡层以及导电层，直至填满所述第一凹槽和所述第二凹槽。
相较起现有工艺来说，本发明提供的半导体器件的形成方法，不增加额外的光罩，在PMOS晶体管和NMOS晶体管的栅极结构中均形成第一侧壁阻挡层和第二侧壁阻挡层，可以改善或避免n型功函数金属层和导电层中的金属扩散对半导体器件特性的影响。进一步的，所述半导体器件可以是CMOS器件(包括PMOS晶体管和NMOS晶体管)，通过对所述第一侧壁阻障层和所述第二侧壁阻障层与相邻层的功函数适配，可以优化CMOS器件的功函数适配，从而降低阈值电压。
附图说明
图1是本发明实施例的半导体器件的形成方法的流程图。
图2至图8是本发明实施例的半导体器件的形成方法的各工艺步骤的示意图。
图9是本发明实施例提供的半导体器件由栅极方向到基底方向的能带示意图。
附图标记说明：
100-基底；110-第一有源区域；120-第二有源区域；101-隔离部件；102-界面介电层；103-高介电常数介电层；104-底阻挡层；105-栅极牺牲层；106-硬掩模层；111-第一介电层；121-第二介电层；112-第一牺牲层；122-第二牺牲层；113-第一侧墙；123-第二侧墙；114-第一源漏区；124-第二源漏区；107-硅化金属层；108-接触孔蚀刻停止层；109-层间介电层；130-第一凹槽；140-第二凹槽；131-第一侧壁阻挡层；132-p型功函数金属层；133-第二侧壁阻挡层；141-n型功函数金属层；151-顶阻挡层；152-导电层；200-半导体器件。
具体实施方式
以下结合附图和具体实施例对本发明的半导体器件及其形成方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，一些所述的步骤可被省略和/或一些本文未描述的其他步骤也可被添加到该方法。图中本发明的实施例的构件若与其他图标中的构件相同，虽然在所有图中都可轻易辨认出这些构件，但为了使图标的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
本发明的核心思想在于，在PMOS晶体管和NMOS晶体管的栅极结构中设置或形成第一侧壁阻挡层和的第二侧壁阻挡层，一方面可改善n型功函数金属层和导电层中的铝元素扩散对PMOS晶体管和NMOS晶体管器件的特性的影响，另一方面可以通过调整第一侧壁阻挡层和第二阻挡层的材质成分、厚度及功函数，不需要增加额外光罩，使得n型功函数金属层和p型功函数金属层比较起现有工艺，分别有效接近基底的导带边缘(conductionbandedge)和价带边缘(valance band edge)，从而降低PMOS晶体管和NMOS晶体管的阈值电压。
以下结合附图和实施例就本发明的技术方案进行更详细的说明。
图1是本发明实施例的半导体器件的形成方法的流程图。如图1所示，本实施例的半导体器件的形成方法包括以下步骤：
S1：提供基底，所述基底上定义有第一有源区域和第二有源区域；
S2：在所述第一有源区域形成第一虚置栅极，在所述第二有源区域形成第二虚置栅极，所述第一虚置栅极包括在所述基底上依次叠加形成的第一介电层和第一牺牲层，所述第二虚置栅极包括在所述基底上依次叠加形成的第二介电层和第二牺牲层；
S3：在所述第一虚置栅极的两侧形成第一侧墙，在所述第二虚置栅极的两侧形成第二侧墙；
S4：去除所述第一牺牲层和所述第二牺牲层，以在所述第一有源区域形成第一凹槽，在所述第二有源区域形成第二凹槽；
S5：在所述第一凹槽的内表面依次形成第一侧壁阻挡层和p型功函数金属层，所述第一侧壁阻挡层还覆盖所述第二凹槽的内表面；
S6：形成第二侧壁阻挡层，所述第二侧壁阻挡层覆盖所述第一凹槽内的p型功函数金属层的表面以及所述第二凹槽内的所述第一侧壁阻挡层的表面，然后在所述第二侧壁阻挡层表面形成n型功函数金属层；
S7：在所述n型功函数金属层表面依次形成顶阻挡层以及导电层，直至填满所述第一凹槽和所述第二凹槽。
图2至图8是本发明实施例的半导体器件的形成方法的各工艺步骤的示意图。以下结合图1至图8对本发明的一些实施例做详细地说明。
如图2所示，执行步骤S1，提供一基底100，基底100上定义有第一有源区域110和第二有源区域120。
基底100可以是包括硅的半导体衬底。可选的基底100例如：另一元素半导体，另一元素例如是锗；化合物半导体，所述化合物例如是碳化硅、砷化镓、磷化镓、磷化铟和/或锑化铟；合金半导体，所述合金例如是SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或他们的组合；绝缘层上覆硅(silicon-on-insulator，SOI)基底。基底100可以包括掺杂的外延层、梯度半导体层和/或位于另一不同类型的半导体层上的半导体层(诸如锗硅层上的硅层)，基底100可包括取决于半导体器件设计要求的其他配置。
基底100上定义有第一有源区域110和第二有源区域120，作为示例，本实施例在第一有源区域110布置PMOS晶体管，而在第二有源区域120布置NMOS晶体管。基底100内可形成有多个隔离部件101(例如是浅沟隔离，STI)以界定并且隔离电性区域。隔离部件101的材料包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。形成隔离部件101可以利用本领域公开的方法。
接着执行步骤S2，在第一有源区域110形成第一虚置栅极DG1，在第二有源区域120形成第二虚置栅极DG2，第一虚置栅极DG1包括在基底100上依次叠加形成的第一介电层111和第一牺牲层112，第二虚置栅极DG2包括在基底100上依次叠加形成的第二介电层113和第二牺牲层122。
参照图2和图3，首先在第一有源区域110形成第一介电层111，在第二有源区域120形成第二介电层113，第一介电层111和第二介电层113使用相同的沉积和图形化工艺形成(图2)，第一介电层111和第二介电层113包括沿基底100的表面依次叠加的下述三层材料：界面介电层102(interfacial layer)、高介电常数(high-k)介电层103以及底阻挡层(bottom barrierlayer)104。在其他实施例中，第一介电层111和第二介电层113可以使用不同的材料和工艺形成。
界面介电层102可由氧化物、氮氧化物(Oxy-nitride)等具有氧原子或者氮原子的介电材料构成，优选实施例中，界面介电层102包括5埃至20埃的二氧化硅层。高介电常数介电层103形成在界面介电层102表面。在一些实施例中，也可以不形成界面介电层102而是直接在基底100表面形成高介电常数介电层103。
高介电常数介电层103可以具有一层或多层的结构，高介电常数介电层103可包括各种高介电常数介电材料(介电常数例如大于4)，例如稀土金属氧化物层或者镧系金属氧化物层，可以是氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiOn)、氧化铝(alumiumoxide，AlO)、氧化镧(lanthanum oxide，La2O3)、铝酸镧(lanthanum aluminum oxide，LaAlO)、氧化钽(tantalum oxide，Ta2O3)、氧化锆(Zirconium oxide，ZrO2)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO)、锆酸铪(hafnium zirconium oxide，HfZrO)、锶铋钽氧化物(strontium bismuth tantalate，SrBi2Ta2O9，SBT)、锆钛酸铅(lead zirconatetitanate，pbZrxTi1-xO3，pZT)以及钛酸钡锶(barium strontium titanate，BaxSr1-xTiO3，BST)、其他合适的高介电常数介电材料或它们的组合。高介电常数介电层103的厚度取决于半导体器件的设计要求，作为示例，高介电常数介电层103的厚度约5埃至30埃。
底阻挡层104形成于高介电常数介电层103表面，底阻挡层104可以作为后续工艺的蚀刻停止层，其形成方法包括原子层沉积法(ALD)、化学气相沉积法(CVD)或者物理气相沉积法(PVD)等，底阻挡层104的材料可包含高温过渡金属、贵重金属、稀土金属等元素以及其碳化物、氮化物、硅化物、铝氮化物或氮硅化物，例如氮化钛(TiN)，氮化钽(TaN)、碳化钽(TaC)、氮硅化钽(TaSiN)、铝氮化钼(MoAlN)等材料。作为一个示例，底阻挡层104的材料是氮化钛。在一些实施例中，底阻挡层104也可以省略。
以后栅工艺为例，在底阻挡层104表面依次形成栅极牺牲层105和硬掩模层106，然后依次刻蚀硬掩模层106、栅极牺牲层105、底阻挡层104，以便在第一有源区域110形成第一虚置栅极DG1以及在第二有源区域120形成第二虚置栅极DG2，其中，第一虚置栅极DG1包括在基底100上依次叠加形成的第一介电层111、第一牺牲层112和硬掩模层106，第二虚置栅极DG2包括在基底100上依次叠加形成的第二介电层113、第二牺牲层122和硬掩模层106。其中，栅极牺牲层105可以是非掺杂的多晶硅、掺杂多晶硅、非晶硅或者锗等材料，硬掩模层106可包含氧化物、氮化物或氮氧化物，其作用是优化刻蚀效果以及保护第一牺牲层112和第二牺牲层122，对于虚置栅极的功能来说，硬掩模层106并不是必要的。作为一个示例，栅极牺牲层105包括350至700埃厚的非掺杂多晶硅。
接着参照图4，执行步骤S3，在第一虚置栅极DG1的两侧形成第一侧墙113，在第二虚置栅极DG2的两侧形成第二侧墙123。第一侧墙113与第二侧墙123可以是单层结构或多层结构，具体可包括氧化硅、高温氧化硅(hightemperature oxide，HTO)、氮化硅、或氮化硅。
本发明的实施例可包括一些常规工艺步骤，如图4所示，例如在基底100中形成轻掺杂漏极(LDD)区域的步骤，LDD区域可以根据需要在各种时间点形成，在另外一些实施例中，也可以在基底100上形成重掺杂漏极(HDD)区域；在第一虚置栅极DG1两侧的基底100中形成第一源漏区114的步骤，以及在第二虚置栅极结构DG2两侧的基底100中形成第二源漏区124的步骤，第一源漏区114和第二源漏区124可以包括突起的部件，诸如外延部件(例如锗硅外延部件或硅外延部件)。
本发明的实施例还可包括形成硅化金属层的步骤，例如先在包括第一虚置栅极DG1、第一侧墙113、第一源漏区114、第二虚置栅极DG2、第二侧墙123、第二源漏区124的基底100上形成由钴(Co)、镍(N)、铂(Pt)、钯(Pd)、钼(Mo)或其组合等所构成的金属层，接着利用至少一次快速升温退火(RTA)工艺使该金属层与第一源漏区114和第二源漏区124的硅反应，从而在形成硅化金属层107，最后去除未反应的金属层。
本发明的实施例还可包括依次形成接触孔蚀刻停止层(CESL)108和层间介电层(ILD)109的步骤，具体的，首先形成接触孔蚀刻停止层108于包括第一虚置栅极结构120和第二虚置栅极结构122的基底100表面，随后再形成层间介电层109于接触孔蚀刻停止层108表面。接触孔蚀刻停止层108除了作为后续接触孔蚀刻的停止层之外，其还可以产生压缩或拉伸压力，在第一虚置栅极结构120下方的沟道区域与第一源漏区114之间、以及第二虚置栅极结构122下方的沟道区域与第二源漏区124之间形成应变结构，从而可以增进对应沟道的电荷迁移率或空穴迁移率。接触孔蚀刻停止层108可含有二氧化硅或掺有硼、磷的氮化硅。层间介电层109可含有氧化物或掺有硼、磷的氧化硅，层间介电层109的厚度可大于第一侧墙113和第二侧墙123的高度，具体介于1500至5000埃之间优选约3000埃，优选方案中，层间介电层109是低介电常数介质层(k<3)。
化学机械研磨(CMP)工艺可用于去除部分层间介电层109、部分接触孔蚀刻停止层108以及硬掩模层106并停在栅极牺牲层105上，即使得层间介电层109的上表面与第一牺牲层112和/或第二牺牲层122的上表面齐平。
参照图5，接着执行步骤S4，去除第一牺牲层112和第二牺牲层122，以在第一有源区域110形成第一凹槽130，在第二有源区域120形成第二凹槽140。
具体的，进行蚀刻工艺并完全去除第一虚置栅极DG1中的第一牺牲层112，以及第二虚置栅极DG2中的第二牺牲层122，从而在第一有源区域110形成第一凹槽130，在第二有源区域120形成第二凹槽140。第一凹槽140和第二凹槽142的底面暴露出了底阻挡层104，在本发明没有形成底阻挡层104的一些实施例中，第一凹槽130和第二凹槽140的底面暴露出了高介电常数介电层103。容易理解的是，这里描述的虽然是以同时去除两个区域的栅极牺牲层105为例，但在一些实施例中，也可选择先去除其中一个区域的栅极牺牲层105形成一个凹槽并完成后续的填充工艺之后，再去除另一区域的栅极牺牲层105形成另一个凹槽并进行填充工艺。
去除栅极牺牲层105(包括第一牺牲层112和第二牺牲层122)的工艺可选择湿法蚀刻或者是干法蚀刻，若以湿法蚀刻去除多晶硅材质的栅极牺牲层105，可选择使用包含硝酸的蚀刻溶液，若以干法蚀刻去除，可利用氯气或者溴化氢作为工艺气体。栅极牺牲层105的材料并不限于多晶硅，只要是和底阻挡层104具有适当蚀刻选择比的材料都可选作为栅极牺牲层105的材料。
参照图6，执行步骤S5，在第一凹槽130的内表面依次形成第一侧壁阻挡层131和p型功函数金属层132，第一侧壁阻挡层131还覆盖第二凹槽140的内表面。
具体的，首先依次沉积第一侧壁阻挡层131以及p型功函数金属层132于层间介电层108上并覆盖第一凹槽130和第二凹槽140的内表面(并不填满第一凹槽130和第二凹槽140)，然后选择性地去除第二有源区域120包括第二凹槽140内的p型功函数金属层132，去除方法例如包括在基底100上形成图案化的光刻胶层，然后以图案化的光刻胶层为掩模，干法蚀刻去除第二有源区域120的p型功函数金属层132。
p型功函数金属层132包括满足PMOS晶体管所需功函数要求的金属材料，例如是氮化钛(TiN)，也可以是镍(Ni)、钯(Pd)、铂(Pt)、铍(Be)、铱(Ir)、碲(Te)、铼(Re)、钌(Ru)、铑(Rh)、钨(W)、钼(Mo)，也可以包括钨、钌、钼、钽(Ta)的氮化物、或者钨、钽、钛的碳化物等，但不限于此。作为一个示例，p型功函数金属层132的材料为氮化钛。
在第二有源区域120去除p型功函数金属层132时，可以以第一侧壁阻挡层131和底阻挡层104共同作为停止层。为了达到较佳的刻蚀停止效果，p型功函数金属层132和第一侧壁阻挡层131优选使用不同的材料，进一步的，二者可以选择干法刻蚀选择比较高的材料，作为一个示例，可以选择氮化钛作为p型功函数金属层132和底阻挡层104的材料，相应的选择氮化钽作为第一侧壁阻挡层131的材料。
参照图7，执行步骤S6，形成第二侧壁阻挡层133，第二侧壁阻挡层133覆盖第一凹槽130内的p型功函数金属层132的表面以及第二凹槽内140的第一侧壁阻挡层131的表面，然后在第二侧壁阻挡层133表面形成n型功函数金属层141。
具体的，首先依次全面性沉积第二侧壁阻挡层133以及n型功函数金属层141于基底100上，第二侧壁阻挡层133和n型功函数金属层141在第一凹槽130内覆盖在p型功函数金属层132的表面，在第二凹槽140内覆盖在第一侧壁阻挡层131的表面。此时所沉积的第二侧壁阻挡层133以及n型功函数金属层141尚未填满第一凹槽130和第二凹槽140。
n型功函数金属层141为满足NMOS晶体管所需功函数要求的金属，例如是铝化钛(titanium aluminides，TiAl)、铝化锆(aluminum zirconium，ZrAl)、铝化钨(aluminiumtungsten，WAl)、铝化钽(aluminium tantalum，TaAl)或铝化铪(aluminum hafnium，HfAl)，但不限于此。
参照图8，执行步骤S7，在n型功函数金属层141表面依次形成顶阻挡层151以及导电层152，直至填满第一凹槽130和第二凹槽140。
具体的，顶阻挡层151例如是氮化钛、碳化铝钛(TiAlC)、氮化铝钛(TiAlN)、氮化钽、碳化铝钽(TaAlC)、碳化铜钛(TiCuC)、氮化铜钛(TiCuN)、碳化铜钽(TaCuC)、氮化铜钽(TaCun)等，但不限于此。导电层152优选电阻小的导电材料，例如铝、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜、氮化钛、碳化钛、氮化钽、钛钨(Ti/W)或钛与氮化钛(Ti/TiN)等形成的复合金属层，导电层152可以通过物理气相沉积、化学气相沉积、原子层沉积、等离子提增强CVD、远程等离子体CVD、分子有机沉积、溅射、镀或其他合适方法或者它们的组合形成。
在步骤S7中，可以利用一道或多道平坦化工艺对第一有源区域120与第二有源区域110进行平坦化，直至暴露出层间介质层108的表面。本实施例中，利用CMP工艺进行平坦化，去除层间介质层108上方的导电层152、n型功函数金属层141、第二侧壁阻挡层133、p型功函数金属层132以及第一侧壁阻挡层131，在一些实施例中，部分层间介质层108也可被去除。
如此一来，位于第一凹槽130内的第一介电层111、底阻挡层104、第一侧壁阻挡层131、p型功函数金属层132、第二侧壁阻挡层133、n型功函数金属层141、顶阻挡层151以及导电层152构成了第一有源区域110的第一栅极结构MG1；而位于第二凹槽140内的第二介电层121、底阻挡层104、第一侧壁阻挡层131、第二侧壁阻挡层133、n型功函数金属层141顶阻挡层151以及导电层152构成了位于第二有源区域120的第二栅极结构MG2。
第一栅极结构MG1和分布于其两侧基底100中的第一源漏区114构成此处描述的实施例的PMOS晶体管，而第二栅极结构MG2和分布于其两侧基底中的第二源漏区124构成此处描述的实施例的NMOS晶体管。后续可以在包括第一栅极结构MG1和第二栅极结构MG2的基底100上形成介电层、金属插塞以及金属互连结构，从而可以对该PMOS晶体管和NMOS晶体管进行控制。
本发明的一些实施例中，半导体器件优选为CMOS晶体管(包括一对PMOS晶体管和NMOS晶体管)，并且采用了后栅极工艺和前高介电常数介电层(high-k first)工艺。本领域的技术人员应当了解，本发明也可在形成第一栅极结构MG1和第二栅极结构MG2的金属栅极之前再次形成高介电常数介电层(high-Klast)，例如在第一凹槽130和第二凹槽140内形成第一侧壁阻挡层131之前，可先去除前次生成的高介电常数介电层103，然后在第一凹槽130以及第二凹槽140的表面上再次形成高介电常数介电层，接着再依次形成第一侧壁阻挡层131、p型功函数金属层132、第二侧壁阻挡层133等材料和结构。利用该方法，位于第一凹槽130内的高介电常数介电层和p型功函数金属层132一样可以具有U型剖面。此外，此处描述的实施例以平面晶体管(planartransistor)为示例，本领域普通技术人员也可了解，本发明的结构与制作工艺也可应用在非平面晶体管上，例如是鳍状晶体管(Fin-FET)等。
本实施例还提供一种半导体器件200。参照图2至图8，半导体器件200至少包括：
基底100，基底100上具有第一有源区域110和第二有源区域120；
设置于第一有源区域110的第一栅极结构MG1，第一栅极结构MG1包括第一介电层111、第一侧壁阻挡层131、p型功函数金属层132、第二侧壁阻挡层133、n型功函数金属层141、顶阻挡层151和导电层152；
设置于第二有源区域120的第二栅极结构MG2，所述第二栅极结构MG2包括第二介电层121、第一侧壁阻挡层131、第二侧壁阻挡层133、n型功函数金属层141、顶阻挡层151以及导电层152。
其中，优选实施例中，第一介电层111和第二介电层111至少包括一层高介电常数介电层103，例如第一介电层111和第二介电层121可以是包括界面介电层102、高介电常数介电层103以及底阻挡层104的三层结构。
另外，半导体器件200还包括在第一栅极结构150两侧基底100中形成的第一源漏区114，以及在第二栅极结构152两侧基底100中形成的第二源漏区124。
半导体器件200中的各功能层与前述半导体器件的形成方法中描述的对应功能层对应。此处不再赘述。
本发明实施例中，第一侧壁阻挡层形成在高介电常数介电层上方，第二侧壁阻挡层设置或形成在第一栅极结构MG1(作为PMOS晶体管的栅极)中的p型功函数金属层表面，并且，第二侧壁阻挡层还设置或形成在第二栅极结构MG2(作为NMOS晶体管的栅极)中的第一侧壁阻挡层表面。其中，第一侧壁阻挡层和第二侧壁阻挡层可以充分防止(或减少)金属杂质如导电层和/或n型功函数金属层中的铝元素渗入p型功函数金属层和/或高介电常数介电层中，从而可以充分避免对CMOS晶体管器件的特性及擦除操作的可靠性造成影响。
进一步的，第二侧壁阻挡层在第二栅极结构MG2中，还与第一侧壁阻挡层共同作为在去除p型功函数金属层过程中的蚀刻阻挡层，可以增强刻蚀阻挡效果，同时也强化了对金属杂质的阻挡效果；第一侧壁阻挡层和第二侧壁阻挡层的厚度约30至100埃，在形成过程中可以增强其下层(如p型功函数金属层)与上层(n型功函数金属层)之间的粘附，因而可以通过调整得到在形成上层材料之前期望的界面质量。
值得指出的是，本发明实施例中的底阻挡层、第一侧壁阻挡层和第二侧壁阻挡层还具有功函数调节的作用。以第一有源区域为例，第一侧壁阻挡层上方接触的是p型功函数金属层，而第二侧壁阻挡层上方接触的是n型功函数金属层，因而优选第一侧壁阻挡层和第二侧壁阻挡层选择不同的材料，并通过对第一侧壁阻挡层和第二侧壁阻挡层的工艺来调节功函数，例如，可以分别选择氮化钛、氮化钽和氮化钛作为底阻挡层、第一侧壁阻挡层和第二侧壁阻挡层的材料；出于电性搭配考虑，可以通过工艺调节氮的浓度或是钛/钽的浓度，例如若形成氮浓度高(N rich)的材料，形成方法可以是先形成氮化钛或氮化钽层，接着再进行氮化处理。在一些实施例中，也可仅对第二侧壁阻挡层进行氮化处理，以实现功函数的调节。
图9为本发明实施例的半导体器件由栅极方向到基底方向的能带示意图。如图9所示，能隙Egate与EF分别为栅极结构与基底的费米能级(fermi level)。qФGate为栅极的功函数，qΦs为基底的功函数，其中q为电子所带的电荷，图9还示出了基底的导带EC、价带EV及基底的中能隙(mid-gap)能级Ei。此处功函数定义为材料的原子中的一个电子由费米能级转移至真空能级(vacuum level)所需的能量。
以PMOS晶体管为例，对应于第一栅极结构，n型功函数金属层如果直接形成于p型功函数金属层之上，p型功函数金属层的功函数需要非常接近于价带边缘，以弥补n型功函数金属层的功函数接近于导带边缘的效果；而按照本实施例的技术方案，在p型功函数金属层和n型功函数金属层生长之前，各形成具有不同成分的第一侧壁阻挡层(例如氮化钽)及第二侧壁阻挡层(例如氮化钛)，使得n型功函数金属层不直接与p型功函数金属层接触，并且可以通过对第一侧壁阻挡层和第二侧壁阻挡层材料及工艺的选择，利用第一侧壁阻挡层和第二侧壁阻挡层对栅极的功函数进行调节，从而有利于降低CMOS晶体管的阈值电压。
总之，本发明实施例所述技术方案相对于现有工艺，不需要增加光罩，通过第一侧壁阻挡层和第二侧壁阻挡层的工艺条件进行调节，可以改善PMOS晶体管中n型功函数金属层直接接触p型功函数金属层发生的金属元素扩散而影响PMOS晶体管特性。另外，通过调整第二侧壁阻挡层的材质、厚度及功函数，可使得相较于现有工艺，使得第一栅极结构MG1和第二栅极结构MG2有效接近基底的导带边缘和价带边缘，从而降低CMOS器件的阈值电压。
需要说明的是，本说明书中实施例的内容采用递进的方式描述，在后描述的部分重点说明的都是与在前描述的部分的不同之处，各个部分之间相同和相似的部分互相参见即可。对于实施例公开的半导体器件而言，由于与实施例公开的半导体器件的形成方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体器件，其特征在于，包括：
基底，所述基底上具有第一有源区域和第二有源区域；
设置于所述第一有源区域的第一栅极结构，所述第一栅极结构包括第一介电层、第一侧壁阻挡层、p型功函数金属层、第二侧壁阻挡层、n型功函数金属层；以及
设置于所述第二有源区域的第二栅极结构，所述第二栅极结构包括第二介电层、第一侧壁阻挡层、第二侧壁阻挡层、n型功函数金属层；
其中，所述第一介电层和所述第二介电层均包括高介电常数介电层。
2.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：底阻挡层，所述底阻挡层位于所述第一有源区域的所述第一介电层与所述第一侧壁阻挡层之间和/或所述第二有源区域的所述第二介电层与所述第一侧壁阻挡层之间。
3.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：顶阻挡层，所述顶阻挡层位于所述第一有源区域和所述第二有源区域的所述n型功函数金属层的上方。
4.如权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括：导电层，所述导电层位于所述顶阻挡层的上方。
5.如权利要求4所述的半导体器件，其特征在于，在所述第一栅极结构和所述第二栅极结构之间设置有层间介电层，所述导电层的上表面与所述层间介电层的上表面齐平。
6.如权利要求1至5任一项所述的半导体器件，其特征在于，所述高介电常数介质层的介电常数大于4。
7.如权利要求1至5任一项所述的半导体器件，其特征在于，所述第一侧壁阻挡层与第二侧壁阻挡层包括高温过渡金属、贵重金属、稀土金属以及其碳化物、氮化物、硅化物、铝氮化物或氮硅化物。
8.如权利要求7所述的半导体器件，其特征在于，所述第一侧壁阻挡层包括氮化钽，所述第二侧壁阻挡层包括氮化钛。
9.如权利要求1至5任一项所述的半导体器件，其特征在于，所述半导体器件包括PMOS晶体管和NMOS晶体管。
10.一种如权利要求1至9任一项所述的半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底上定义有第一有源区域和第二有源区域；
在所述第一有源区域形成第一虚置栅极，在所述第二有源区域形成第二虚置栅极，所述第一虚置栅极包括在所述基底上依次叠加形成的第一介电层和第一牺牲层，所述第二虚置栅极包括在所述基底上依次叠加形成的第二介电层和第二牺牲层；
在所述第一虚置栅极的两侧形成第一侧墙，在所述第二虚置栅极的两侧形成第二侧墙；
去除所述第一牺牲层和所述第二牺牲层，以在所述第一有源区域形成第一凹槽，且在所述第二有源区域形成第二凹槽；
在所述第一凹槽的内表面依次形成第一侧壁阻挡层和p型功函数金属层，并且所述第一侧壁阻挡层还覆盖所述第二凹槽的内表面；
形成第二侧壁阻挡层，所述第二侧壁阻挡层覆盖所述第一凹槽内的p型功函数金属层的表面以及所述第二凹槽内的所述第一侧壁阻挡层的表面，然后在所述第二侧壁阻挡层表面形成n型功函数金属层；以及
在所述n型功函数金属层表面依次形成顶阻挡层以及导电层，直至填满所述第一凹槽和所述第二凹槽。
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