TWI481015B - 高密度閘流體隨機存取記憶體裝置及方法 - Google Patents

Description

高密度閘流體隨機存取記憶體裝置及方法

閘流體隨機存取記憶體(TRAM)提供不需要與一選擇電晶體分離之用以儲存一記憶體狀態之一排他性儲存電容器之一記憶體結構。然而，迄今為止之裝置組態使用相當大量之表面積。需要裝置組態之改良以進一步改良記憶體密度。此外，期望使用可靠且高效之製造方法來形成裝置。

在本發明之以下詳細說明中，參照形成本發明之一部分且其中藉由圖解說明之方式展示其中可實踐本發明之特定實施例之隨附圖式。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明。可利用其他實施例且可做出化學、結構、邏輯、電改變等。

以下說明中所使用之術語晶圓及基板包含具有藉助其形成一裝置或積體電路(IC)結構之一曝露表面之任何結構。術語基板應理解為包含半導體晶圓。術語基板亦用以指在處理期間之半導體結構且可包含已製作於其上之諸如絕緣體上矽(SOI)等其他層。晶圓及基板兩者包含經摻雜及未經摻雜半導體、由一基底半導體或絕緣體支撐之磊晶半導體層以及為熟習此項技術者所熟知之其他半導體結構。術語導體應理解為包含半導體，且術語絕緣體或電介質定義為包含導電性低於稱為導體之材料之任何材料。

如本申請案中所使用之術語「水平面」定義為平行於一晶圓或基板之習用平面或表面之一平面，而不管該晶圓或基板之定向如何。術語「垂直」指垂直於如上文所定義之水平面之一方向。關於在晶圓或基板之頂部表面上之習用平面或表面定義諸如「在...上」、「側」(如「側壁」中之「側」)、「較高」、「較低」、「在...上方」及「在...下方」等介詞，而不管該晶圓或基板之定向如何。因此，以下詳細說明不應視為具有一限制性意義，且本發明之範疇僅由隨附申請專利範圍連同此申請專利範圍被授權之等效物之全部範疇來界定。

圖1展示根據本發明之一實施例之一記憶體單元100。記憶體單元100包含一第一類型摻雜半導體基底110。展示第一類型摻雜半導體基底110具有兩個向上面向之端106及108。如上所述，關於在製造期間之一半導體晶圓定義本說明書中之術語「向上」。當使用時，一經製作記憶體晶片可具有若干個可能定向中之任一者。在兩個向上面向之端106與108之間包含一空間。在一項實施例中，該空間界定一傳導路徑140之一部分，下文予以更詳細論述。

圖1進一步展示耦合至向上面向之端106中之一第一者之一第二類型摻雜半導體結構112及耦合至向上面向之端108中之一第二者之另一第二類型摻雜半導體結構114。在一項實施例中，第一類型摻雜半導體係p型且第二類型摻雜半導體係n型，但本發明並不受限於此。在其他實施例中，第一類型摻雜半導體係n型且第二類型摻雜半導體係p型。

亦展示位於第二類型摻雜半導體結構112上方之一第一類型摻雜半導體頂部結構116。圖1中所展示之組態形成一第一p-n接面122、一第二p-n接面124及一第三p-n接面126。該等p-n接面(122、124、126)沿一傳導路徑140串聯耦合以形成一閘流體裝置。

在所展示之組態中，第一類型摻雜半導體基底110連同向上面向之端106及108界定一摺疊結構。與水平結構相比，一摺疊結構在佔用面積上係更緊湊的。在一項實施例中，該佔用面積包含一寬度130及係大約四微影特徵平方(4F² )之一長度132。當藉由光學微影製造時，微影特徵平方界定多少裝置或裝置之元件可裝配至一基板上之一既定面積中。實際裝置尺寸可相依於包含微影及蝕刻條件之數個因素。然而，相對品質因數「F」獨立於波長且常常用於半導體工業中以針對空間效率將裝置架構彼此進行比較。

圖1中所展示之摺疊結構產生在記憶體單元100之一頂部表面處之電觸點151及152。此允許一記憶體陣列之後續佈線形成於記憶體單元之頂部上而非形成於記憶體單元下面或另外形成於記憶體單元之一頂部表面150下方。製造形成於一裝置之一頂部表面150下方之導體跡線或其他佈線結構可係更困難的。舉例而言，可需要深離子植入程序或深入一經蝕刻溝渠中之沈積來形成掩埋導體佈線結構。相比之下，在觸點151及152位於頂部表面上之情形下，記憶體單元100允許無深溝渠或離子植入之用於導體佈線之更可靠沈積過程。

圖1進一步圖解說明其中第一類型摻雜半導體基底110位於一絕緣體區102上之一實施例。在一個實例中，絕緣體區102包含氧化物作為絕緣體材料。在具有一絕緣體區102之實施例中，在記憶體裝置100之基底處形成一浮體區160。具有一浮體區160之實施例可展示比直接形成於半導體材料上而不具有一絕緣體區之實施例更少之電荷洩漏。

在一個實例中，絕緣體區102係一絕緣體上矽(SOI)晶圓中之一絕緣體區。當使用一SOI晶圓時，可自該晶圓中之一頂部半導體區形成第一類型摻雜半導體基底110。在一個實例中，以晶圓形式提供該頂部半導體區作為一p摻雜區。在一個實例中，在記憶體裝置100之製作期間摻雜該頂部半導體區。

在另一實例中，使用一淺溝渠隔離(STI)底切操作在個別記憶體裝置100下方形成絕緣體區102。在一STI底切操作之一個實例中，毗鄰記憶體裝置100而蝕刻溝渠且使用各向異性蝕刻形成一底切區，隨後(例如)藉由沈積而用諸如矽之氧化物之一絕緣體材料填充該底切區。

圖1進一步圖解說明毗鄰第一類型摻雜半導體基底110之至少一個側形成之一閘極120。圖1中所展示之實例圖解說明毗鄰第一類型摻雜半導體基底110之四個側形成以實質上包圍第一類型摻雜半導體基底110之閘極120。在一項實施例中，一閘極絕緣體形成於閘極120與第一類型摻雜半導體基底110之間之一界面121處。

在操作中，將高於一臨限值之一閘極電壓施加至閘極120致使第一類型摻雜半導體基底110反相且致使第二類型摻雜半導體結構114克服第一類型摻雜半導體基底110之障壁且連接至第二類型摻雜半導體結構112。由於閘極反相，一陽極至陰極電壓不需要足夠高以致使崩潰產生，且因此一驟回電壓類似二極體接通。在一項實施例中，使用如所圖解說明之一閘極耦合基底(例如，閘極120)來調變記憶體裝置100之「寫入」電壓條件。

圖2圖解說明閘極電壓(VG)之一頻譜以及對第二類型摻雜半導體結構114處電流與所施加電壓之影響。如在圖2之實例中可看出，在沒有一閘極觸發器之輔助之情形下，需要一較高陽極至陰極電壓來執行一「寫入」操作。

圖3展示根據本發明之一實施例製作一記憶體單元之一實例性方法。在操作310中，在一半導體基板上形成一p型基底區。操作310進一步闡述在該p型基底區中形成一對向上面向之端，其中一摺疊傳導路徑在該對向上面向之端之間。

操作320敍述在p型基底結構之向上面向之端上方形成一對n型結構以沿傳導路徑形成第一及第二p-n接面。如上文所論述，儘管闡述附接至基底結構之p型基底結構及n型結構，但替代摻雜配置係可能的。

操作330敍述在n型結構中之一者上形成一p型結構以沿傳導路徑形成一第三p-n接面，且操作340敍述形成實質上包圍p型基底結構之一閘極。

操作350敍述將p型基底區與半導體基板之其餘部分電隔離。在一個實例中，藉由在一SOI基板上形成記憶體裝置100來提供電隔離。在此實例中，SOI基板之絕緣體區提供電隔離，且至少基底區係自SOI基板之表面半導體區形成。此實例可使用較少數量之過程步驟，乃因該絕緣體區係晶圓之部分且不需要在製造過程期間形成。然而，SOI晶圓可比矽晶圓成本高。在另一實例中，使用一矽晶圓且使用一STI底切操作將記憶體裝置與半導體基板電隔離。此過程在製造中可能使用更多步驟，但晶圓可係較不昂貴的。

諸如一電腦之一資訊處置系統之一實施例包含於圖4中以展示本發明之一高位準裝置應用之一實施例。圖4係併入有包含根據如上文所闡述之本發明實施例之記憶體單元之至少一個晶片或晶片總成404之一資訊處置系統400的一方塊圖。資訊處置系統400僅係其中可使用本發明之一電子系統之一個實施例。其他實例包含(但不限於)上網本、相機、個人資料助理(PDA)、蜂巢式電話、MP3播放器、飛行器、衛星、軍用車輛等。

在此實例中，資訊處置系統400包括一資料處理系統，該資料處理系統包含一系統匯流排402以耦合該系統之各種組件。系統匯流排402提供資訊處置系統400之各種組件間之通信鏈路且可實施為一單個匯流排、匯流排之一組合或以任何其他合適方式實施。

將晶片總成404耦合至系統匯流排402。晶片總成404可包含任一電路或電路之可操作相容之組合。在一項實施例中，晶片總成404包含可係任一類型之一處理器406。如本文中所使用，「處理器」意指任一類型之計算電路，諸如(但不限於)一微處理器、一微控制器、一圖形處理器、一數位信號處理器(DSP)或任何其他類型之處理器或處理電路。

在一項實施例中，一記憶體晶片407包含於晶片總成404中。在一項實施例中，記憶體晶片407包含如上文實施例中所闡述之一閘流體記憶體裝置。

在一項實施例中，除處理器晶片以外之額外邏輯晶片408包含於晶片總成404中。除一處理器以外之一邏輯晶片408之一實例包含一類比至數位轉換器。邏輯晶片408上之諸如定製電路、一專用積體電路(ASIC)等其他電路亦包含於本發明之一個實施例中。

資訊處置系統400亦可包含一外部記憶體411，外部記憶體411又可包含適合特定應用之一或多個記憶體元件，諸如一或多個硬碟機412及/或處置諸如軟磁碟、壓縮磁碟(CD)、快閃磁碟機、數位視訊磁碟(DVD)等之可抽換式媒體413之一或多個磁碟機。如上文實例中所闡述而構造之一記憶體包含於資訊處置系統400中。

資訊處置系統400亦可包含一顯示裝置409(諸如一監視器)、額外周邊組件410(諸如揚聲器等)以及一鍵盤及/或控制器414，其可包含一滑鼠、軌跡球、遊戲控制器、語音識別裝置或准許一系統使用者將資訊輸入至資訊處置系統400中及自資訊處置系統400接收資訊之任何其他裝置。

雖然闡述本發明之若干個實施例，但上述清單並非意欲係窮盡性的。儘管本文中已圖解說明及闡述特定實施例，但熟習此項技術者將瞭解，任何目的在於達成相同目的之配置可替代所展示之特定實施例。此申請案意欲涵蓋本發明之任何修改或變化。應瞭解，上述說明意欲係說明性而非限制性。研究上述說明後，熟習此項技術者將明瞭上述實施例之組合及其他實施例。

100．．．記憶體單元

102．．．絕緣體區

106．．．向上面向之端

108．．．向上面向之端

110．．．第一類型摻雜半導體基底

112．．．第二類型摻雜半導體結構

114．．．第二類型摻雜半導體結構

116．．．第一類型摻雜半導體頂部結構

120．．．閘極

121．．．界面

122．．．第一p-n接面

124．．．第二p-n接面

126．．．第三p-n接面

130．．．寬度

132．．．長度

140．．．傳導路徑

150．．．頂部表面

151．．．電觸點

152．．．電觸點

160．．．浮體區

400．．．資訊處置系統

402．．．系統匯流排

404．．．晶片總成

406．．．處理器

407．．．記憶體晶片

408．．．額外邏輯晶片

409．．．顯示裝置

410．．．額外周邊組件

411．．．外部記憶體

412．．．硬碟機

413．．．可抽換式媒體

414．．．鍵盤及/或控制器

圖1展示根據本發明之一實施例之一實例性記憶體單元。

圖2展示根據本發明之一實施例一實例性記憶體單元在各種閘極電壓下之觸發電壓。

圖3展示根據本發明之一實施例形成一記憶體單元之一實例性方法。

圖4展示包含根據本發明之一實施例之一實例性記憶體單元之一資訊處置系統。

100．．．記憶體單元

102．．．絕緣體區

106．．．向上面向之端

108．．．向上面向之端

110．．．第一類型摻雜半導體基底

112．．．第二類型摻雜半導體結構

114．．．第二類型摻雜半導體結構

116．．．第一類型摻雜半導體頂部結構

120．．．閘極

121．．．界面

122．．．第一p-n接面

124．．．第二p-n接面

126．．．第三p-n接面

130．．．寬度

132．．．長度

140．．．傳導路徑

150．．．頂部表面

151．．．電觸點

152．．．電觸點

160．．．浮體區

Claims (12)

1. 一種記憶體單元，其包括：一第一類型摻雜半導體基底，其具有兩個向上面向之端及其之間之一摺疊傳導路徑；一對第二類型摻雜半導體結構，其垂直耦合至該第一類型摻雜半導體基底以沿該傳導路徑形成一第一p-n接面及一第二p-n接面；一第一類型摻雜半導體頂部結構，以沿該傳導路徑形成一第三p-n接面；及一閘極，其僅位於該第一p-n接面與該第二p-n接面之間，其中該閘極毗鄰該第一類型摻雜半導體基底之至少一側。
2. 如請求項1之記憶體單元，其中該第一類型摻雜半導體基底與一較低半導體區域隔離。
3. 如請求項1之記憶體單元，其中該第一類型摻雜半導體係p型摻雜的且該第二類型摻雜半導體係n型。
4. 如請求項1之記憶體單元，其中該記憶體單元使用大約4F² 之一基板面積量。
5. 如請求項1之記憶體單元，其中該閘極包含一金屬閘極。
6. 如請求項1之記憶體單元，其中該閘極實質上包圍在該第一p-n接面與該第二p-n接面之間的該第一類型摻雜半導體基底。
7. 如請求項1之記憶體單元，其中該第一類型摻雜半導體 基底成一「U」形狀。
8. 一種電子系統，其包括：一處理器；一半導體記憶體，其包含一記憶體單元陣列，其中該半導體記憶體之單元包含：一第一類型摻雜半導體基底，其具有兩個向上面向之端及其之間之一摺疊傳導路徑；一對第二類型摻雜半導體結構，其垂直耦合至該第一類型摻雜半導體基底以沿該傳導路徑形成一第一p-n接面及一第二p-n接面；一第一類型摻雜半導體頂部結構，以沿該傳導路徑形成一第三p-n接面；一閘極，其僅位於該第一p-n接面與該第二p-n接面之間，其中該閘極毗鄰該第一類型摻雜半導體基底之至少一側；及一輸入/輸出連接，其在該處理器與該半導體記憶體之間。
9. 如請求項8之電子系統，其中該第一類型摻雜半導體基底與一較低半導體區域隔離。
10. 如請求項8之電子系統，其中該第一類型摻雜半導體基底自一絕緣體上矽基板之一半導體區形成。
11. 如請求項8之電子系統，其中該第一類型摻雜半導體係p型摻雜的且該第二類型摻雜半導體係n型。
12. 如請求項8之電子系統，其中該閘極實質上包圍在該第 一p-n接面與該第二p-n接面之間的該第一類型摻雜半導體基底。