CN111952280A - 反熔丝存储单元及其形成方法 - Google Patents

Abstract

一种反熔丝存储单元及其形成方法，所述反熔丝存储单元包括：半导体衬底；位于所述半导体衬底中的有源区，所述有源区包括互连区和至少两个下电极区，所述下电极区与所述互连区至少一部分接触；覆盖所有下电极区表面的栅介质层；位于所述栅介质层上的上电极层。本发明的反熔丝存储单元的编程电压降低。

Description

反熔丝存储单元及其形成方法

技术领域

本发明涉及存储器领域，尤其涉及一种熔丝存储单元及其形成方法。

背景技术

反熔丝是一种非常重要的可编程互联单元。基于反熔丝的半导体器件具有十分优越的性能，主要体现在以下几个方面：(1)具有非易失性。通过编程电压对反熔丝进行编程，编程后反熔丝由一种状态转变为另一种状态，这种状态的改变是不可逆的，并且改变后的编程状态可以永久保存。(2)具有高可靠性。有研究表明反熔丝器件的可靠性比专用集成电路的可靠性还要高1个数量级。(3)具有百分百可测性。反熔丝在编程前后表现出两种截然不同的电特性，使用测试电路可以实现大规模反熔丝阵列的全覆盖测试。(4)体积小、速度快、功耗低。使用先进的半导体工艺加工手段可以将反熔丝做的极小，从而能有效降低反熔丝的自身寄生电容，另一方面，编程后反熔丝电阻可以小至几十欧姆，因此反熔丝器件不仅速度快，而且功耗低。

反熔丝在未激活时是不导电的，而在激活(击穿、金属扩散、非晶硅变为多晶硅等)后变为导体，形成电连接，可以选择性地允许原本电学隔离的两个器件或芯片进行电学连接，且能提供用于进行逻辑操作的不同电阻值。

现有的反熔丝单元的基本结构为三明治结构，包括上下电极和位于上下电极间的反熔丝介质层。目前较为成熟的反熔丝结构主要包括：ONO(氧化硅-氮化硅-氧化硅)电熔丝、非晶硅反熔丝和栅氧化层反熔丝，其中，由于ONO电熔丝、非晶硅反熔丝的形成工艺与现有的CMOS工艺不兼容，因此最流行的反熔丝结构为栅氧化层反熔丝，利用衬底、栅氧化层和栅电极作为反熔丝的三明治结构。但现有的栅氧化层反熔丝的编程电压仍较大。

发明内容

本发明所要解决的技术问题是怎样降低现有的栅氧化层反熔丝的编程电压。

本发明提供了一种反熔丝存储单元，包括：

半导体衬底；

位于所述半导体衬底中的有源区，所述有源区包括互连区和至少两个下电极区，所述下电极区与所述互连区至少一部分接触；

覆盖所有所述下电极区表面的栅介质层；

位于所述栅介质层上的上电极层。

可选的，所述下电极区与所述互连区的接触方式为直线边接触、曲线型接触或者环绕型接触。

可选的，所述有源区周围的半导体衬底中以及相邻下电极区之间的半导体衬底中具有浅沟槽隔离结构。

可选的，所述浅沟槽隔离结构与所述下电极区顶部表面边缘接触的部分具有向下的凹陷，所述浅沟槽隔离结构其他部分不高于所述下电极区顶部表面。

可选的，所述栅介质层和所述上电极层至少覆盖部分所述浅沟槽隔离区，且所述栅介质层和上电极层填充所述凹陷，使得上电极层具有向下的下凸区。

可选的，还包括：位于相邻下电极区之间，将相邻下电极区连接的连接区，所述连接区与下电极区的材料相同，所述栅介质层和上电极层覆盖所述连接区和所述下电极区的表面。

可选的，还包括：与所述互连区连接的第一接触插塞，与所述上电极层连接的第二接触插塞，所述第一接触插塞与所述上电极层之间的最短距离不小于60nm。

可选的，覆盖所述上电极层和互连区表面的介质层，所述介质层中具有第一通孔和第二通孔，所述第一通孔底部暴露出所述互连区的表面，所述第一接触插塞位于所述第一通孔中，所述第二通孔底部暴露出所述上电极层的表面，所述第二接触插塞位于所述第二通孔中。

可选的，在对所述反熔丝存储单元进行编程时，在所述第一接触插塞和第二接触插塞上施加编程电压，所述编程电压使得所述上电极层和所述下电极区之间的栅介质层被击穿。

可选的，所述下电极区形状为条状、环状或不规则形状。

本发明还提供了一种反熔丝存储单元的形成方法，包括：

提供半导体衬底；

在所述半导体衬底中的有源区，所述有源区包括互连区和至少两个下电极区，所述下电极区与所述互连区至少一部分接触；

形成覆盖所有所述下电极区表面的栅介质层；

在所述栅介质层上形成上电极层。

可选的，所述下电极区与所述互连区的接触方式为直线边接触、曲线型接触或者环绕型接触。

可选的，所述有源区周围的半导体衬底中以及相邻下电极区之间的半导体衬底中形成浅沟槽隔离结构。

可选的，所述浅沟槽隔离结构与所述下电极区顶部表面边缘接触的部分具有向下的凹陷，所述浅沟槽隔离结构其他部分不高于所述下电极区顶部表面。

可选的，所述栅介质层和所述上电极层至少覆盖部分所述浅沟槽隔离区，且所述栅介质层和上电极层填充所述凹陷，使得上电极层具有向下的下凸区。

可选的，还包括：位于相邻下电极区之间，将相邻下电极区连接的连接区，所述连接区与下电极区的材料相同，所述栅介质层和上电极层覆盖所述连接区和所述下电极区的表面。

可选的，还包括：形成覆盖所述上电极层和互连区表面的介质层；在所述介质层中形成第一通孔和第二通孔，所述第一通孔底部暴露出互连区的表面，所述第二通孔底部暴露出上电极层的表面；在所述第一通孔中形成第一接触插塞，在所述第二通孔中形成第二接触插塞，所述第一接触插塞与所述上电极层之间的最短距离不小于60nm。

可选的，在对所述反熔丝存储单元进行编程时，在所述第一接触插塞和第二接触插塞上施加编程电压，所述编程电压使得所述上电极层和所述下电极区之间的栅介质层被击穿。

与现有技术相比，本发明技术方案具有以下优点：

本发明的反熔丝存储单元，由于有源区包括互连区和至少两个下电极区，所述下电极区与所述互连区至少一部分接触；栅介质层覆盖所有所述下电极区表面；上电极层位于所述栅介质层上，即本申请中的反熔丝存储单元在相同的设计尺寸的情况下，通过形成尺寸更小的下电极区，使得上电极层与下电极区的重叠区域的边界长度增长，从而使得边界区域(上电极层与下电极区的重叠区域的边界对应的区域)的翘曲效应或扭结效应(KinkEffect)增强，使得更多的电荷在边界区域聚集，进而使得边界区域的电场增强，在进行编程时，使得下电极区和上电极层之间的栅介质层容易被击穿，从而有效降低了反熔丝存储单元的编程电压。

进一步，在所述浅沟槽隔离结构与所述下电极区顶部表面边缘接触的部分具有向下的凹陷，所述浅沟槽隔离结构其他部分不高于所述下电极区顶部表面，凹陷的作用是：在形成栅介质层和上电极层填充所述凹陷时，使得上电极层具有向下的下凸区，当通过第二接触插塞在上电极层上施加编程电压时，电场会向下凸区聚集，从而使得边界区域(下电极区、上电极层和浅沟槽隔离结构的重叠区域的边界对应的区域)的电场进一步增强(翘曲效应或扭结效应(Kink Effect)会进一步增强)，在进行编程时，使得下电极区和上电极层之间的栅介质层更容易被击穿，从而进一步降低了反熔丝存储单元的编程电压；并且上电极层的下凸区与下电极区的凸起的边角的配合(上电极层的下凸区和下电极区的凸起的边角均容易聚集电荷，增强电场)，使得下电极区和上电极层之间的栅介质层更进一步容易被击穿，从而更进一步降低了反熔丝存储单元的编程电压。

进一步，在相邻下电极区之间，还具有将相邻下电极区连接的连接区，所述连接区与下电极区的材料相同，形成的所述栅介质层和上电极层覆盖所述连接区和下电极区的表面，使得上电极层与下电极区和连接区的重叠区域的边界长度进一步增长，因而边界区域(上电极层与下电极区和连接区的重叠区域的边界对应的区域)的翘曲效应或扭结效应(Kink Effect)会进一步增强，使得更多的电荷在边界区域聚集，进而使得边界区域的电场进一步增强。

本发明的反熔丝存储单元的形成方法，形成的工艺简单，形成的反熔丝存储单元保持较高集成度的同时，能降低反熔丝存储单元的编程电压。

附图说明

图1-11为本发明实施例反熔丝存储单元的形成过程的结构示意图。

具体实施方式

如背景技术所言，现有的栅氧化层反熔丝在进行编程时，仍需要较大的编程电压。

研究发现，在一实施例中，所述栅氧化层反熔丝结构一般包括半导体衬底，位于半导体衬底中的有源区，所述有源区包括互连区和与互连区连接的下电极区；位于下电极区上的栅氧化层；位于栅氧化层上的上电极层；覆盖上电极层和半导体衬底的介质层；位于介质层中的第一接触插塞和第二接触插塞，所述第一接触插塞与互连区电连接，所述第二接触插塞与上电极层电连接。在对栅氧化层反熔丝结构进行编程时，在第一接触插塞和第二接触插塞上施加编程电压，栅氧化层在编程电压的作用下被击穿。前述栅氧化层反熔丝结构由于下电极区和上电极层的重叠区域面积或边界长度是固定的，编程电压难以减小，使得编程时编程电压仍较大，编程过程可能会造成的可靠性的问题(例如编程高压对电路其他部分的高压过冲)。

为此，本发明提供了一种反熔丝存储单元及其形成方法，以降低了反熔丝存储单元的编程电压。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1-11为本发明实施例反熔丝存储单元的形成过程的结构示意图。

参考图1-图4，图2为图1的俯视结构示意图，图3为图1沿切割线AB方向的剖面结构示意图，图4为图1沿切割线CD方向的剖面结构示意图，提供半导体衬底201；在所述半导体衬底201中的有源区205，所述有源区205包括互连区204和至少两个下电极区203，所述下电极区203与所述互连区204至少一部分接触。

所述半导体衬底201的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中所述半导体衬底201的材料为硅。

所述半导体衬底201中具有有源区205，所述有源区205部分作为反熔丝存储单元的下电极区，部分作为互连区。所述有源区205中掺杂有杂质离子，所述杂质离子为P型杂质离子或N型杂志离子，所述P型杂质离子为硼离子、镓离子或铟离子一种或几种，所述N型杂质离子为磷离子、砷离子或锑离子一种或几种。本实施例中，仅以半导体衬底201中的一个有缘区205作为示例进行说明，在其他实施例中，所述有源区205的数量大于一个。

所述有源区205周围的半导体衬底201中以及相邻下电极区203之间的半导体衬底中形成浅沟槽隔离结构202，所述浅沟槽隔离结构202用于隔离不同的有源区205以及相邻的下电极区203，防止不同有源区205之间电学连接，所述浅沟槽隔离结构202的材料可以为氧化硅、氮化硅、氮氧化硅其中的一种或几种。

在一实施例中，所述浅沟槽隔离结构202的形成过程包括：在所述半导体衬底201上形成掩膜层，所述掩膜层中具有暴露出半导体衬底表面的开口；沿开口刻蚀所述半导体衬底201，在所述半导体衬底201中形成沟槽；在所述沟槽和有源区表面形成隔离材料层，所述隔离材料层填充满沟槽；平坦化去除所述有源区表面上的隔离材料层，在所述沟槽中形成浅沟槽隔离结构202，所述平坦化可以采用化学机械研磨工艺。

被所述浅沟槽隔离结构202环绕的那一部分半导体衬底作为有源区205。

本实施例中，所述有源区205包括互连区204和至少两个下电极区203，所述至少两个下电极区203作为反熔丝存储单元的下电极，所述互连区204后续与用于施加编程电压的互连线路连接，具体的所述互连区204后续用于与第一接触插塞连接。

所述下电极区203的数量大于等于2个，后续在所述若干(≥2)下电极区203上形成栅介质层和在所述若干下电极区上的栅介质层上形成上电极层，即本申请中的反熔丝存储单元在相同的设计尺寸的情况下，通过形成若干尺寸更小的下电极区203，使得上电极层与若干下电极区203的重叠区域的边界长度增长(可以参考图9中粗实线框的位置)，从而使得边界区域(上电极层与若干下电极区203的重叠区域的边界对应的区域)的翘曲效应或扭结效应(KinkEffect)增强，使得更多的电荷在边界区域聚集，进而使得边界区域的电场增强，因而在进行编程时，使得下电极区203和上电极层之间的栅介质层容易被击穿，从而有效降低了反熔丝存储单元的编程电压。

所述下电极区203与所述互连区204的接触方式为直线边接触、曲线型接触或者环绕型接触。所述直线边接触是指下电极区203与所述互连区204的接触界面呈直线型，所述曲线型接触是指下电极区203与所述互连区204的接触界面呈曲线型，环绕型接触是指下电极区203呈环形，环形的两端与互连区204接触。

在一实施例中，所述下电极区203的形状可以为条状、环状、或不规则形状。所述条状可以为长方形或正方形，所述不规则形状是指下电极区203的形状为非正多边形。所述下电极区203为不规则形状时，后续在下电极区203上形成栅介质层和位于栅介质层上的上电极层时，使得下电极区203与上电极层的重叠区域的边界长度进一步增长，因而边界区域(下电极区203与上电极层的重叠区域的边界对应的区域)的翘曲效应或扭结效应(KinkEffect)会进一步增强，使得更多的电荷在边界区域聚集，进而使得边界区域的电场进一步增强，在进行编程时，使得下电极区203和上电极层之间的栅介质层更容易被击穿，从而进一步降低了反熔丝存储单元的编程电压。此外，所述下电极区203为不规则形状时，能充分利用半导体衬底上的不规则区域用于反熔丝存储单元的形成工艺(规则区域用于形成集成电路的其他器件，比如晶体管等)，能有效提高集成电路的集成度。

在一实施例中，请参考图3和图4，在形成所述浅沟槽隔离结构202时，使得所述浅沟槽隔离结构202与所述下电极区203顶部表面边缘接触的部分形成向下的凹陷216，浅沟槽隔离结构202的其他部分不高于所述下电极区203顶部表面，具体的可以与下电极区203顶部表面齐平或者低于所述下电极区203的顶部表面。在具体的实施例中，所述凹槽216可以在形成浅沟槽隔离结构202时，在化学机械研磨工艺平坦化所述隔离材料层时形成，或者在化学机械研磨工艺平坦化所述隔离材料层后，利用刻蚀工艺形成。

所述凹陷216的作用是：后续在形成栅介质层和上电极层填充所述凹陷216时，使得上电极层具有向下的下凸区，当通过第二接触插塞在上电极层上施加编程电压时，电场会向下凸区聚集，从而使得边界区域(下电极区203、上电极层和浅沟槽隔离结构202的重叠区域的边界对应的区域)的电场进一步增强(翘曲效应或扭结效应(Kink Effect)会进一步增强)，在进行编程时，使得下电极区203和上电极层之间的栅介质层更容易被击穿，从而进一步降低了反熔丝存储单元的编程电压；并且上电极层的下凸区与下电极区203的凸起的边角的配合(上电极层的下凸区和下电极区203的凸起的边角均容易聚集电荷，增强电场)，使得下电极区203和上电极层之间的栅介质层更进一步容易被击穿，从而更进一步降低了反熔丝存储单元的编程电压。

在一实施例中，在形成下电极区203时，在相邻下电极区之间，还形成将相邻下电极区203连接的连接区，所述连接区与下电极区203的材料相同，后续形成的所述栅介质层和上电极层覆盖所述连接区和下电极区的表面，使得上电极层与下电极区203和连接区的重叠区域的边界长度进一步增长，因而边界区域(上电极层与下电极区203和连接区的重叠区域的边界对应的区域)的翘曲效应会进一步增强，使得更多的电荷在边界区域聚集，进而使得边界区域的电场进一步增强。

在一实施例中，所述有源区205可以与用于形成其他器件(比如晶体管、存储器)的其他有源区同时形成。

参考图5和图6，图5在图3的基础上进行，图6在图4的基础上进行，形成覆盖所有下电极区203表面的栅介质层206。

本实施例中，所述栅介质层206不仅覆盖所述下电极区203的表面，所述栅介质层206还可以覆盖至少部分浅沟槽隔离结构的表面。在一实施例中，所述栅介质层206还形成在凹陷216侧壁和底部表面，所述栅介质层206未填充满凹陷216。

在一实施例中，所述栅介质层206的材料为氧化硅，形成工艺包括热氧化或沉积工艺。

参考图7、图8和图9，图7在图5的基础上进行，图8在图6的基础上进行，图9为形成上电极层后的俯视图，在所述栅介质层206上形成上电极层207。

所述上电极层207作为反熔丝存储单元的上电极。所述上电极层207覆盖在所有的下电极区203上，因而本申请中的反熔丝存储单元在相同的设计尺寸的情况下，由于形成了若干尺寸更小的下电极区203，使得上电极层207与下电极区203的重叠区域的边界长度增长(可以参考图9中粗实线框的位置)，从而使得边界区域(上电极层207与下电极区203的重叠区域的边界对应的区域)的翘曲效应或扭结效应(Kink Effect)会增强，使得更多的电荷在边界区域聚集，进而使得边界区域的电场增强，在进行编程时，使得下电极区203和上电极层之间的栅介质层容易被击穿，从而有效降低了反熔丝存储单元的编程电压。

本发明一实施例中，所述上电极层207不仅位于下电极区203上方，而且位于下电极区203周围的浅沟槽隔离结构202上方，所述上电极层207还填充所述凹陷，使得上电极层207具有向下的下凸区217，可以通过沉积和刻蚀工艺形成所述上电极层207。

参考图10和图11，图10在图7的基础上进行，形成覆盖所述上电极层207和互连区204表面的介质层208；在所述介质层208中形成第一通孔和第二通孔，所述第一通孔底部暴露出互连区204的表面，所述第二通孔底部暴露出上电极层207的表面；在所述第一通孔中形成第一接触插塞212，在所述第二通孔中形成第二接触插塞213。

所述第一接触插塞212和第二接触插塞213用于在对反熔丝存储单元进行编程时，在第一接触插塞212和第二接触插塞213上施加编程电压，编程电压使得上电极层207和下电极区203之间的栅介质层206被击穿。栅介质层206被击穿前后，所述上电极层207和下电极区203之间电阻发生了较大的改变，在栅介质层206被击穿前，所述上电极层207和下电极区203之间呈现高阻状态，在栅介质层206被击穿后，所述上电极层207和下电极区203之间呈现低阻状态，因而在根据栅介质层206是否被击穿来存储数据“1”或“0”。

在一实施例中，所述第一接触插塞212的形成过程包括：在所述上电极层207上形成介质层208，所述介质层208可以通过沉积工艺形成，所述介质层208的材料可以SiO₂、SiN、SiON、SiCN、SiC、低K(介电常数)或超低K材料；刻蚀所述介质层208，在所述介质层208中形成第一通孔209，所述第一通孔209底部暴露出互连区204的表面，所述刻蚀可以采用各向异性的干法刻蚀，比如等离子刻蚀工艺；在所述第一通孔中形成第一接触插塞212，具体过程包括：在所述第一通孔中和介质层208表面上形成金属层，所述金属层填充满第一通孔，平坦化去除高于介质层208表面上的金属层，在所述第一通孔中形成第一金属插塞212。

所述第一金属插塞212的材料为金属，所述金属可以为W、Al、Cu、Ti、Ta、Co中的一种或几种。

在一实施例中，所述第一接触插塞212与所述上电极层207之间的最短距离不小于60nm，使得第一接触插塞212与上电极207之间不会存在漏电流。

在一实施例中，在形成第一接触插塞212之前，在所述第一通孔209的侧壁形成扩散阻挡层，所述扩散阻挡层用于防止第一接触插塞212中的金属向外扩散。所述扩散阻挡层可以为TiN层和Ti层的双层堆叠结构或者TaN层和Ta层的双层堆叠结构。

在一实施例中，所述第二接触插塞213的形成过程包括：刻蚀所述介质层208，在所述介质层208中形成第二通孔，所述第二通孔的底部暴露出上电极层207的部分表面；在第二通孔中形成第二接触插塞213，所述第二接触插塞213的材料为金属。

所述第一接触插塞212和第二接触插塞213的形成步骤可以分开进行也可以同时进行。所述第一接触插塞212和第二接触插塞213的形成步骤同时进行时(即在形成第一通孔时，可以同时形成第二通孔，然后同时在第一通孔和第二通孔中以及介质层的表面形成金属层，然后进行平坦化去除介质层208表面上的金属层，在第一通孔中形成第一接触插塞212，在第二通孔中形成第二接触插塞213)，在刻蚀第一通孔时为了防止第二通孔底部的上电极层207继续被刻蚀，在形成介质层208之前，在上电极层207的与第二通孔210对应位置处的表面形成刻蚀停止层。

本发明实施例还提供了一种反熔丝存储单元，请参考图7-9，包括

半导体衬底201；

位于所述半导体衬底201中的有源区205，所述有源区205包括互连区204和至少两个下电极区203，所述下电极区203与所述互连区204至少一部分接触；

覆盖所有下电极区203表面的栅介质层206；

位于所述栅介质层206上的上电极层207。

具体的，所述下电极区203的数量大于等于2个，所述下电极区203与所述互连区204的接触方式为直线边接触、曲线型接触或者环绕型接触。

所述有源区205周围的半导体衬底201中以及相邻下电极区203之间的半导体衬底中具有浅沟槽隔离结构202。

在一实施例中，所述浅沟槽隔离结构202与所述下电极区203顶部表面边缘接触的部分具有向下的凹陷，浅沟槽隔离结构202的其他部分不高于所述下电极区203顶部表面，所述栅介质层206和所述上电极层207至少覆盖部分所述浅沟槽隔离区202，且所述栅介质层206和上电极层207填充所述凹陷，使得上电极层207具有向下的下凸区217。

在一实施例中，还包括：位于相邻下电极区203之间，将相邻下电极区203连接的连接区，所述连接区与下电极区的材料相同，所述栅介质层206和上电极层207覆盖所述连接区和下电极区的表面。

在一实施例中，参考图11，还包括：与所述互连区204连接的第一接触插塞212，与所述上电极层207连接的第二接触插塞213，所述第一接触插塞与所述上电极层之间的最短距离不小于60nm。

还包括：覆盖所述上电极层207和互连区204表面的介质层208，所述介质层208中具有第一通孔和第二通孔，所述第一通孔底部暴露出互连区204的表面，所述第一接触插塞212位于第一通孔中，所述第二通孔底部暴露出上电极层207的表面，所述第二接触插塞213位于所述第二通孔中。

在对所述反熔丝存储单元进行编程时，在所述第一接触插塞212和第二接触插塞213上施加编程电压，所述编程电压使得所述上电极层207和所述下电极区203之间的栅介质层206被击穿。

需要说明的是，本实施例中与前述实施例中相同或相似结构的限定或描述，在本实施例中不再赘述，具体请参考前述反熔丝存储单元形成过程实施例中相应部分的限定或描述。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (18)

1.一种反熔丝存储单元，其特征在于，包括：

半导体衬底；

位于所述半导体衬底中的有源区，所述有源区包括互连区和至少两个下电极区，所述下电极区与所述互连区至少一部分接触；

覆盖所有所述下电极区表面的栅介质层；

位于所述栅介质层上的上电极层。

2.如权利要求1所述的反熔丝存储单元，其特征在于，所述下电极区与所述互连区的接触方式为直线边接触、曲线型接触或者环绕型接触。

3.如权利要求1所述的反熔丝存储单元，其特征在于，所述有源区周围的半导体衬底中以及相邻下电极区之间的半导体衬底中具有浅沟槽隔离结构。

4.如权利要求3所述的反熔丝存储单元，其特征在于，所述浅沟槽隔离结构与所述下电极区顶部表面边缘接触的部分具有向下的凹陷，所述浅沟槽隔离结构其他部分不高于所述下电极区顶部表面。

5.如权利要求4所述的反熔丝存储单元，其特征在于，所述栅介质层和所述上电极层至少覆盖部分所述浅沟槽隔离区，且所述栅介质层和上电极层填充所述凹陷，使得上电极层具有向下的下凸区。

6.如权利要求1所述的反熔丝存储单元，其特征在于，还包括：位于相邻下电极区之间，将相邻下电极区连接的连接区，所述连接区与下电极区的材料相同，所述栅介质层和上电极层覆盖所述连接区和所述下电极区的表面。

7.如权利要求1所述的反熔丝存储单元，其特征在于，还包括：与所述互连区连接的第一接触插塞，与所述上电极层连接的第二接触插塞，所述第一接触插塞与所述上电极层之间的最短距离不小于60nm。

8.如权利要求7所述的反熔丝存储单元，其特征在于，覆盖所述上电极层和互连区表面的介质层，所述介质层中具有第一通孔和第二通孔，所述第一通孔底部暴露出所述互连区的表面，所述第一接触插塞位于所述第一通孔中，所述第二通孔底部暴露出所述上电极层的表面，所述第二接触插塞位于所述第二通孔中。

9.如权利要求8所述的反熔丝存储单元，其特征在于，在对所述反熔丝存储单元进行编程时，在所述第一接触插塞和第二接触插塞上施加编程电压，所述编程电压使得所述上电极层和所述下电极区之间的栅介质层被击穿。

10.如权利要求1所述的反熔丝存储单元，其特征在于，所述下电极区形状为条状、环状或不规则形状。

11.一种反熔丝存储单元的形成方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底中的有源区，所述有源区包括互连区和至少两个下电极区，所述下电极区与所述互连区至少一部分接触；

形成覆盖所有所述下电极区表面的栅介质层；

在所述栅介质层上形成上电极层。

12.如权利要求11所述的反熔丝存储单元的形成方法，其特征在于，所述下电极区与所述互连区的接触方式为直线边接触、曲线型接触或者环绕型接触。

13.如权利要求11所述的反熔丝存储单元的形成方法，其特征在于，所述有源区周围的半导体衬底中以及相邻下电极区之间的半导体衬底中形成浅沟槽隔离结构。

14.如权利要求13所述的反熔丝存储单元的形成方法，其特征在于，所述浅沟槽隔离结构与所述下电极区顶部表面边缘接触的部分具有向下的凹陷，所述浅沟槽隔离结构其他部分不高于所述下电极区顶部表面。

15.如权利要求14所述的反熔丝存储单元的形成方法，其特征在于，所述栅介质层和所述上电极层至少覆盖部分所述浅沟槽隔离区，且所述栅介质层和上电极层填充所述凹陷，使得上电极层具有向下的下凸区。

16.如权利要求11所述的反熔丝存储单元的形成方法，其特征在于，还包括：

位于相邻下电极区之间，将相邻下电极区连接的连接区，所述连接区与下电极区的材料相同，所述栅介质层和上电极层覆盖所述连接区和所述下电极区的表面。

17.如权利要求11所述的反熔丝存储单元的形成方法，其特征在于，还包括：

形成覆盖所述上电极层和互连区表面的介质层；在所述介质层中形成第一通孔和第二通孔，所述第一通孔底部暴露出互连区的表面，所述第二通孔底部暴露出上电极层的表面；在所述第一通孔中形成第一接触插塞，在所述第二通孔中形成第二接触插塞，所述第一接触插塞与所述上电极层之间的最短距离不小于60nm。

18.如权利要求17所述的反熔丝存储单元的形成方法，其特征在于，在对所述反熔丝存储单元进行编程时，在所述第一接触插塞和第二接触插塞上施加编程电压，所述编程电压使得所述上电极层和所述下电极区之间的栅介质层被击穿。

Images