TWI480871B - Static random access memory - Google Patents

Description

靜態隨機存取記憶體

本發明是有關於一種記憶體，特別是指一種靜態隨機存取記憶體(SRAM)。

參閱圖1，文獻「Jawar Singh,Dilip S. Aswar,Saraju P. Mohanty and Dhiraj K. Pradhan,“A 2-Port 6T SRAM Bitcell Design with Multi-Port Capabilities at Reduced Area Overhead,”Quality Electronic Design (ISQED ),2010 11th International Symposium on ,pp. 131-138,March 2010」揭露了一種習知的靜態隨機存取記憶體，包含至少一記憶單元。記憶單元具有1×32位元的資料儲存量，且包括三十二個記憶胞MC₁ ~MC₃₂ 及二個N型電晶體11、12。每一記憶胞MC₁ ~MC₃₂ 包括二個P型電晶體21、22及四個N型電晶體23~26。

當要寫入「0」到記憶胞MC_k (1k32)時，寫入字元信號WW在邏輯高電位、互補寫入字元信號在邏輯低電位、寫入位元信號WB_k 在邏輯低電位，使得記憶胞MC_k 的N型電晶體25導通、N型電晶體11不導通，因此寫入位元信號WB_k 經由記憶胞MC_k 的N型電晶體25將記憶胞MC_k 的Q點拉到邏輯低電位，將記憶胞MC_k 的點拉到邏輯高電位，使得記憶胞MC_k 所儲存的值為「0」。

當要寫入「1」到記憶胞MC_k 時，寫入字元信號WW在邏輯高電位、互補寫入字元信號在邏輯低電位、寫入位元信號WB_k 在邏輯高電位，使得記憶胞MC_k 的N型電晶體25導通、N型電晶體11不導通，因此寫入位元信號WB_k 經由記憶胞MC_k 的N型電晶體25將記憶胞MC_k 的Q點拉到邏輯高電位，將記憶胞MC_k 的點拉到邏輯低電位，使得記憶胞MC_k 所儲存的值為「1」。

當要讀取記憶胞MC_k 時，讀取字元信號RW在邏輯高電位，使得N型電晶體12導通，因此，如果記憶胞MC_k 所儲存的值為「0」，則記憶胞MC_k 的N型電晶體26導通，從而已被預先充電到邏輯高電位的讀取位元信號RB_k 經由記憶胞MC_k 的N型電晶體26及N型電晶體12被拉到邏輯低電位，表示從記憶胞MC_k 讀到的值為「0」，如果記憶胞MC_k 所儲存的值為「1」，則記憶胞MC_k 的N型電晶體26不導通，從而已被預先充電到邏輯高電位的讀取位元信號RB_k 仍維持在邏輯高電位，表示從記憶胞MC_k 讀到的值為「1」。

然而，習知的靜態隨機存取記憶體有以下缺點：

(1)假設記憶胞MC₁ 、MC₂ 所儲存的值都為「0」，此時記憶胞MC₁ 、MC₂ 的N型電晶體23都導通。當要寫入「1」到記憶胞MC₁ 且要寫入「0」到記憶胞MC₂ 時，記憶胞MC₁ 、MC₂ 的N型電晶體25都導通，因此在邏輯高電位的寫入位元信號WB₁ 會經由記憶胞MC₁ 的N型電晶體25、23及記憶胞MC₂ 的N型電晶體23去影響記憶胞MC₂ 的Q點之電位。這會導致寫入「1」到記憶胞MC₁ 變得較困難，且記憶胞MC₂ 所儲存的值也可能被改變。

(2)當記憶胞MC_k 的N型電晶體25不導通時，如果寫入位元信號WB_k 與記憶胞MC_k 的Q點在不同電位，則記憶胞MC_k 的N型電晶體25單獨承受寫入位元信號WB_k 與記憶胞MC_k 的Q點之間的電位差，導致漏電流較大而提高靜態功率消耗。

(3)當N型電晶體12不導通時，如果記憶胞MC_k 所儲存的值為「0」，則記憶胞MC_k 的N型電晶體26導通，使得N型電晶體12單獨承受讀取位元信號RB_k 與邏輯低電位之間的電位差，導致漏電流較大而提高靜態功率消耗。

(4)由於三十二個記憶胞MC₁ ~MC₃₂ 與一個N型電晶體12配合，導致讀取速度較慢。

因此，本發明之目的即在提供一種靜態隨機存取記憶體，可以改善先前技術的至少部分缺點。

於是，本發明靜態隨機存取記憶體包含至少一記憶胞。每一記憶胞包括第一至第六連接端、第一與第二P型電晶體，及第一至第六N型電晶體。該第一P型電晶體具有一電連接到一第一電源端的第一端、一第二端，及一控制端。串聯的該第一與第二N型電晶體電連接在該第一P型電晶體的第二端與該第一連接端之間。該第一N型電晶體具有一電連接到該第二連接端的控制端。該第二N型電晶體具有一電連接到該第一P型電晶體之控制端的控制端。該第二P型電晶體具有一電連接到該第一電源端的第一端、一電連接到該第一P型電晶體之控制端的第二端，及一電連接到該第一P型電晶體之第二端的控制端。該第三N型電晶體具有一電連接到該第一P型電晶體之控制端的第一端、一電連接到一第二電源端的第二端，及一電連接到該第一P型電晶體之第二端的控制端。該第四N型電晶體具有一電連接到該第三連接端的第一端、一電連到該第一P型電晶體之第二端的第二端，及一電連接到該第一連接端的控制端。串聯的該第五與第六N型電晶體電連接在該第四連接端與該第五連接端之間。該第五N型電晶體具有一電連接到該第六連接端的控制端。該第六N型電晶體具有一電連接到該第一P型電晶體之控制端的控制端。

對於該至少一記憶胞的其中一第一記憶胞，該第一連接端接收一第一寫入字元信號，該第二連接端接收一第一寫入位元信號，該第四連接端輸出一第一讀取位元信號，該第六連接端接收一第一讀取字元信號。

該靜態隨機存取記憶體還包含第七與第八N型電晶體。該第七N型電晶體具有一電連接到該第一記憶胞之第二連接端的第一端、一電連接到該第一記憶胞之第三連接端的第二端，及一接收一控制信號的控制端。該第八N型電晶體具有一電連接到該第一記憶胞之第五連接端的第一端、一電連接到該第二電源端的第二端，及一電連接到該第一記憶胞之第六連接端的控制端。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一個較佳實施例的詳細說明中，將可清楚地呈現。

參閱圖2與圖3，本發明靜態隨機存取記憶體之較佳實施例包含至少一記憶單元。記憶單元具有4×4位元的資料儲存量，且包括十六個記憶胞MC_1,1 ~MC_4,4 及八個N型電晶體N₁ ~N₈ 。

每一記憶胞MC_1,1 ~MC_4,4 包括第一至第六連接端41~46、第一與第二P型電晶體51、52，及第一至第六N型電晶體61~66。第一P型電晶體51具有一電連接到一在邏輯高電位之第一電源端71的第一端、一第二端(以下稱為Q點)，及一控制端(以下稱為點)。串聯的第一與第二N型電晶體61、62電連接在第一P型電晶體51的第二端與第一連接端41之間。第一N型電晶體61具有一電連接到第二連接端42的控制端。第二N型電晶體62具有一電連接到第一P型電晶體51之控制端的控制端。第二P型電晶體52具有一電連接到第一電源端71的第一端、一電連接到第一P型電晶體51之控制端的第二端，及一電連接到第一P型電晶體51之第二端的控制端。第三N型電晶體63具有一電連接到第一P型電晶體51之控制端的第一端、一電連接到一在邏輯低電位之第二電源端72的第二端，及一電連接到第一P型電晶體51之第二端的控制端。第四N型電晶體64具有一電連接到第三連接端43的第一端、一電連到第一P型電晶體51之第二端的第二端，及一電連接到第一連接端41的控制端。串聯的第五與第六N型電晶體65、66電連接在第四連接端44與第五連接端45之間。第五N型電晶體65具有一電連接到第六連接端46的控制端。第六N型電晶體66具有一電連接到第一P型電晶體51之控制端的控制端。

記憶胞MC_i,1 ~MC_i,4 (1i4)的第一連接端41電連接在一起，並接收一第i寫入字元信號WW_i 。記憶胞MC_i,1 ~MC_i,4 的第五連接端45電連接在一起。記憶胞MC_i,1 ~MC_i,4 的第六連接端46電連接在一起，並接收一第i讀取字元信號RW_i 。記憶胞MC_1,j ~MC_4,j (1j4)的第二連接端42電連接在一起，並接收一第j寫入位元信號WB_j 。記憶胞MC_1,j ~MC_4,j 的第三連接端43電連接在一起。記憶胞MC_1,j ~MC_4,j 的第四連接端44電連接在一起，並輸出一第j讀取位元信號RB_j 。

N型電晶體N_j 具有一電連接到記憶胞MC_1,j 之第二連接端42的第一端、一電連接到記憶胞MC_1,j 之第三連接端43的第二端，及一接收一控制信號CTRL的控制端。

N型電晶體N_4+i 具有一電連接到記憶胞MC_i,1 之第五連接端45的第一端、一電連接到第二電源端72的第二端，及一電連接到記憶胞MC_i,1 之第六連接端46的控制端。

當要寫入「0」到記憶胞MC_i,j 時，控制信號CTRL在邏輯高電位、第i寫入字元信號WW_i 在邏輯高電位、第j寫入位元信號WB_j 在邏輯低電位，使得N型電晶體N_j 導通、記憶胞MC_i,j 的第四N型電晶體64導通、記憶胞MC_i,j 的第一N型電晶體61不導通，因此第j寫入位元信號WB_j 經由N型電晶體N_j 及記憶胞MC_i,j 的第四N型電晶體64將記憶胞MC_i,j 的Q點拉到邏輯低電位，將記憶胞MC_i,j 的點拉到邏輯高電位，使得記憶胞MC_i,j 所儲存的值為「0」。

當要寫入「1」到記憶胞MC_i,j 時，控制信號CTRL在邏輯高電位、第i寫入字元信號WW_i 在邏輯高電位、第j寫入位元信號WB_j 在邏輯高電位，使得N型電晶體N_j 導通、記憶胞MC_i,j 的第四N型電晶體64導通、記憶胞MC_i,j 的第一N型電晶體61導通，因此第j寫入位元信號WB_j 經由N型電晶體N_j 及記憶胞MC_i,j 的第四N型電晶體64將記憶胞MC_i,j 的Q點拉到邏輯高電位，將記憶胞MC_i,j 的點拉到邏輯低電位，使得記憶胞MC_i,j 所儲存的值為「1」。另外，如果記憶胞MC_i,j 原先所儲存的值為「0」，則記憶胞MC_i,j 的第二N型電晶體62導通，因此第i寫入字元信號WW_i 經由記憶胞MC_i,j 的第二與第一N型電晶體62、61將記憶胞MC_i,j 的Q點拉到邏輯高電位，將記憶胞MC_i,j 的點拉到邏輯低電位。所以本實施例最多可以提供兩條寫入「1」的路徑。

當要讀取記憶胞MC_i,j 時，第i讀取字元信號RW_i 在邏輯高電位，使得N型電晶體N_i+4 導通、記憶胞MC_i,j 的第五N型電晶體65導通，因此，如果記憶胞MC_i,j 所儲存的值為「0」，則記憶胞MC_i,j 的第六N型電晶體66導通，從而已被預先充電到邏輯高電位的第j讀取位元信號RB_j 經由記憶胞MC_i,j 的第五與第六N型電晶體65、66及N型電晶體N_i+4 被拉到邏輯低電位，表示從記憶胞MC_i,j 讀到的值為「0」，如果記憶胞MC_i,j 所儲存的值為「0」，則記憶胞MC_i,j 的第六N型電晶體66不導通，從而已被預先充電到邏輯高電位的第j讀取位元信號RB_j 仍維持在邏輯高電位，表示從記憶胞MC_i,j 讀到的值為「1」。

本實施例的靜態隨機存取記憶體有以下優點：

(1)最多可以提供兩條寫入「1」的路徑，使得寫入「1」變得較容易。而且，寫入「1」到記憶胞MC_i,j 的動作不會影響其它記憶胞所儲存的值。

(2)當記憶胞MC_i,j 的第四N型電晶體64不導通時，如果第j寫入位元信號WB_j 與記憶胞MC_i,j 的Q點在不同電位，則可以藉由使N型電晶體N_j 不導通，來讓串聯的N型電晶體N_j 及記憶胞MC_i,j 的第四N型電晶體64共同承受第j寫入位元信號WB_j 與記憶胞MC_i,j 的Q點之間的電位差，以降低漏電流，進而降低靜態功率消耗。此外，串聯的N型電晶體N_j 及記憶胞MC_i,j 的第四N型電晶體64也有助於降低動態功率消耗。

(3)當記憶胞MC_i,j 的第六N型電晶體66導通時，可以藉由使N型電晶體N_i+4 及記憶胞MC_i,j 的第五N型電晶體65都不導通，來讓串聯的N型電晶體N_i+4 及記憶胞MC_i,j 的第五N型電晶體65共同承受第j讀取位元信號RB_j 與邏輯低電位之間的電位差，以降低漏電流，進而降低靜態功率消耗。此外，串聯的N型電晶體N_i+4 及記憶胞MC_i,j 的第五N型電晶體65也有助於降低動態功率消耗。

(4)由於與一個N型電晶體N_i+4 配合的記憶胞MC_i,1 ~MC_i,4 之數量為四，小於習知的靜態隨機存取記憶體所採用的數量三十二，因此可以加快讀取速度。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

MC₁ ~MC₃₂ ．．．記憶胞

11、12．．．N型電晶體

21、22．．．P型電晶體

23~26．．．N型電晶體

MC_1,1 ~MC_4,4 ．．．記憶胞

MC_i,j ．．．記憶胞

N₁ ~N₈ ．．．N型電晶體

N_i+4 、N_j ．．．N型電晶體

41~46．．．連接端

51、52．．．P型電晶體

61~66．．．N型電晶體

71、72．．．電源端

圖1是一電路圖，說明一種習知的靜態隨機存取記憶體；

圖2是一示意圖，說明本發明靜態隨機存取記憶體之較佳實施例；及

圖3是一電路圖，說明本發明較佳實施例的記憶胞。

MC_i,j ．．．記憶胞

N_i+4 、N_j ．．．N型電晶體

41~46．．．連接端

51、52．．．P型電晶體

61~66．．．N型電晶體

71、72．．．電源端

Claims (5)

1. 一種靜態隨機存取記憶體，包含：至少一記憶胞，每一記憶胞包括：第一至第六連接端；一第一P型電晶體，具有一電連接到一第一電源端的第一端、一第二端，及一控制端；串聯的第一與第二N型電晶體，電連接在該第一P型電晶體的第二端與該第一連接端之間，該第一N型電晶體具有一電連接到該第二連接端的控制端，該第二N型電晶體具有一電連接到該第一P型電晶體之控制端的控制端；一第二P型電晶體，具有一電連接到該第一電源端的第一端、一電連接到該第一P型電晶體之控制端的第二端，及一電連接到該第一P型電晶體之第二端的控制端；一第三N型電晶體，具有一電連接到該第一P型電晶體之控制端的第一端、一電連接到一第二電源端的第二端，及一電連接到該第一P型電晶體之第二端的控制端；一第四N型電晶體，具有一電連接到該第三連接端的第一端、一電連到該第一P型電晶體之第二端的第二端，及一電連接到該第一連接端的控制端；及串聯的第五與第六N型電晶體，電連接在該第四連接端與該第五連接端之間，該第五N型電晶體具有一電連接到該第六連接端的控制端，該第六N型電晶體具有一電連接到該第一P型電晶體之控制端的控制端；對於該至少一記憶胞的其中一第一記憶胞，該第一連接端接收一第一寫入字元信號，該第二連接端接收一第一寫入位元信號，該第四連接端輸出一第一讀取位元信號，該第六連接端接收一第一讀取字元信號；該靜態隨機存取記憶體還包含：一第七N型電晶體，具有一電連接到該第一記憶胞之第二連接端的第一端、一電連接到該第一記憶胞之第三連接端的第二端，及一接收一控制信號的控制端；及一第八N型電晶體，具有一電連接到該第一記憶胞之第五連接端的第一端、一電連接到該第二電源端的第二端，及一電連接到該第一記憶胞之第六連接端的控制端。
2. 依據申請專利範圍第1項所述之靜態隨機存取記憶體，其中：對於該至少一記憶胞的其中一第二記憶胞，該第一連接端接收一第二寫入字元信號，該第二連接端電連接到該第一記憶胞之第二連接端，該第四連接端電連接到該第一記憶胞之第四連接端，該第六連接端接收一第二讀取字元信號；該第七N型電晶體的第二端還電連接到該第二記憶胞的第三連接端。
3. 依據申請專利範圍第2項所述之靜態隨機存取記憶體，還包含：一第九N型電晶體，具有一電連接到該第二記憶胞之第五連接端的第一端、一電連接到該第二電源端的第二端，及一電連接到該第二記憶胞之第六連接端的控制端。
4. 依據申請專利範圍第1項所述之靜態隨機存取記憶體，其中：對於該至少一記憶胞的其中一第三記憶胞，該第一連接端電連接到該第一記憶胞之第一連接端，該第二連接端接收一第二寫入位元信號，該第四連接端輸出一第二讀取位元信號，該第六連接端電連接到該第一記憶胞之第六連接端；該第八N型電晶體的第一端還電連接到該第三記憶胞的第五連接端。
5. 依據申請專利範圍第4項所述之靜態隨機存取記憶體，還包含：一第十N型電晶體，具有一電連接到該第三記憶胞之第二連接端的第一端、一電連接到該第三記憶胞之第三連接端的第二端，及一電連接到該第七N型電晶體之控制端的控制端。