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TWI479605B - Semiconductor device and method for manufacturing semiconductor device - Google Patents

Semiconductor device and method for manufacturing semiconductor device Download PDF

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TWI479605B
TWI479605B TW101105357A TW101105357A TWI479605B TW I479605 B TWI479605 B TW I479605B TW 101105357 A TW101105357 A TW 101105357A TW 101105357 A TW101105357 A TW 101105357A TW I479605 B TWI479605 B TW I479605B
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semiconductor device
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manufacturing
wiring
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Inventor
Satoshi Hongo
Kazumasa Tanida
Akihiro Hori
Kenji Takahashi
Hideo Numata
Original Assignee
Toshiba Kk
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Publication date
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Description

半導體裝置及半導體裝置之製造方法
一般而言，本實施形態係關於一種半導體裝置及半導體裝置之製造方法。
[相關申請案的參考]
本申請案係享受於2011年2月24日提出申請之日本專利申請編號2011-38439之優先權之利益，且其日本專利申請之全部內容被援用於本申請案中。
於背面照射型CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)影像感測器中，必需將形成有配線層之元件晶圓與用以支持其之支持晶圓以直接接合方式進行貼合，其後，除去元件晶圓之Si而製作用於向封裝之電極取出之配線層。
若於除去元件晶圓之Si後進行微影步驟，則有配線層自原本正確之位置偏移10~500 nm左右之問題。尤其於CMOS影像感測器中，彩色濾光片步驟之容許位置偏移量較嚴格，且影響分光特性，因此直接影響晶圓良率。
本發明所欲解決之課題在於提供一種可有效抑制位置偏移之半導體裝置及半導體裝置之製造方法。
實施形態之半導體裝置之製造方法之特徵在於包括以下步驟：於第1基板之主表面上形成包含光電二極體之作為活性區域之光電二極體層；於上述光電二極體層上形成包 含配線及覆蓋其之絕緣層之配線層；於上述配線層上形成絕緣膜；及以上述光電二極體層之結晶方位與第2基板之結晶方位一致之方式將上述第2基板接合於上述第1基板之上述絕緣膜。
另一實施形態之半導體裝置之特徵在於包含：基板；絕緣膜，其形成於上述基板之主表面上；配線層，其形成於上述絕緣膜上，且由絕緣層覆蓋；及光電二極體層，其形成於上述配線層上，且結晶方位與上述基板一致。
根據上述構成之半導體裝置及半導體裝置之製造方法，可有效抑制位置偏移。
實施形態之半導體裝置之製造方法包括以下步驟：於第1基板之主表面上形成包含光電二極體之作為活性區域之光電二極體層；於上述光電二極體層上形成包含配線及覆蓋其之絕緣層之配線層；及於上述配線層上形成絕緣膜。實施形態之半導體裝置之製造方法進而包括以上述光電二極體層之結晶方位與第2基板之結晶方位一致之方式將上述第2基板接合於上述第1基板之上述絕緣膜的步驟。
以下，參照隨附圖式對實施形態之半導體裝置之製造方法進行詳細說明。再者，本發明並不受該等實施形態限定。
(第1實施形態)
本實施形態之半導體裝置之製造方法例如可應用於背面照射型CMOS影像感測器之製造方法。以下，使用圖1至圖6之剖面圖對本實施形態之半導體裝置之製造方法進行說 明。
作為元件晶圓之第1基板1例如使用SOI(Silicon On Insulator，絕緣層上矽)晶圓、單層或多層磊晶(Epitaxial)基板。圖1係表示使用SOI晶圓作為第1基板1之情形之剖面圖。第1基板1包含矽層10、作為後述之蝕刻終止層3發揮功能之BOX(Buried Oxide，埋氧)氧化膜、矽層4。
對於矽層4(光電二極體層)，重複進行微影步驟、成膜步驟、蝕刻步驟、離子注入步驟等稱為FEOL(Front End of Line，前段製程)之步驟，藉此形成活性層，進而於活性層製作電晶體或光電二極體等元件。
繼而，如圖2所示，利用稱為BEOL(Back End of Line，後段製程)之步驟形成用於電性連接之配線層7。例如配線層7之配線70可為金屬鑲嵌構造之Cu。又，上部配線71可使用Al。覆蓋配線70、上部配線71之絕緣層6例如為TEOS(Tetra Ethyl Ortho Silicate，正矽酸四乙酯)膜。
形成配線層7後之最表面成為接合面，因此必需為平坦。例如藉由重複進行形成絕緣膜8之步驟(CVD(Chemical Vapor Deposition，化學氣相沈積)、塗佈等)與進行研磨之步驟(CMP(Chemical Mechanical Polish，化學機械研磨)、RIE(Reactive Ion Etching，反應性離子蝕刻)等)，而形成如圖3所示之成為平坦之最表面的絕緣膜8。於配線層7僅包含金屬鑲嵌構造之Cu配線之情形時，由於製作金屬鑲嵌構造時已藉由CMP平坦化，故而並非必需使最表面再次平坦化。又，接合面之絕緣膜8可為氧化膜，亦可使用將 TEOS等作為材料之SiO2 或Low-k膜。
如圖4所示，將經過上述步驟之第1基板1與作為支持晶圓之第2基板2進行貼合。此處，以第1基板1之矽層4(光電二極體層)之結晶方位與第2基板2之結晶方位成為相同方向之方式進行貼合。例如圖4所示，將自凹口觀察之箭頭方向成為<100>方向之基板彼此以各自之凹口一致之方式貼合，而使結晶方位一致。於矽層10與矽層4之結晶方位一致(相同)之情形時，會使第1基板1與第2基板2之2個基板彼此無位置偏移地對準。一致之結晶方位之方向亦可不為<100>方向彼此，只要可緩和基板之內部應力，則即便為<110>方向彼此或其他方向彼此，亦只要一致成相同方向即可。再者，亦可於第2基板2使用SOI基板。
第2基板2之表面例如亦可為未加工之基板表面。又，亦可為利用RIE等對已成膜一次之表面進行乾式蝕刻而使基板表面露出之面。又，亦可將以TEOS為材料之SiO2 或熱氧化SiO2 膜等作為第2基板2之接合表面。又，第2基板2亦可將配線層上形成有絕緣層之面作為接合面。
於第1基板1與第2基板2之基板貼合步驟中，包括清洗接合面之步驟、使接合面活化之步驟、及再次清洗接合面之步驟(未圖示)。於清洗接合面之步驟中，進行鹼、酸清洗等除去金屬污染之清洗及除去有機物之O3 處理等清洗。又，為除去灰塵，亦可使用雙流體清洗或超音波(Mega Sonic)清洗。
又，於使接合面活化之步驟中，亦可使用離子束、離子 槍或RIE等電漿處理。用於活化之氣體例如使用Ar、N2 、O2 、H2 等，且於難以對表面造成損害之條件下進行活化。 當然，氣體種可混合，亦可為單獨。
於上述活化後再次清洗接合面之步驟中，為除去主要於活化步驟中附著之灰塵，使用雙流體清洗、超音波(Mega Sonic)清洗、僅水洗等不對活化層造成損害之清洗方法。於將自活化至貼合係於真空中連續地進行之情形時，當然不進行再次清洗。又，於自活化至貼合為止之潔淨度充分高之情形時亦可省略再次清洗。
於貼合中，如圖4所示，使第1基板1(之矽層4)與第2基板2之2個基板彼此無位置偏移地對準後，例如對中央部進行加壓，以自發接合之接合波(Bonding Wave)呈同心圓狀地擴展之方式進行貼合。此時之對準必需使用機械、外形識別、標記對準方式等以μm以下之精度進行對準。
貼合後，視需要實施基板彼此之位置偏移測定(XYθ)、空隙檢查，而檢查貼合之結果。位置偏移檢查係使用穿透方式之外形檢測、反射方式之邊緣檢測等。又，空隙檢查係使用紅外線(IR，Infrared Radiation)、超音波(SAT (Scanning Acoustic Tomography，掃描聲學層析術))、X射線等。
將第1基板1與第2基板2貼合而成之基板於200~1000℃之高溫下進行數小時退火，而提高接合強度。通常有越為高溫，強度越高之傾向，但若考慮FEOL材料之耐熱溫度，則極限為於400℃前後進行數小時。又，於剛貼合後之強 度充分高之情形時，可實現退火之省略、低溫化、短時間化。
其後，如圖5所示，藉由利用機械研磨之BSG(Back Side Grind，背側研磨)或化學藥品處理(硝酸氫氟酸混合液、KOH、TMAH(Tetramethylammonium Hydroxide，氫氧化四甲基銨))等而使第一基板1之側薄化。於薄化步驟中，例如利用蝕刻終止層3或厚度控制進行終點檢測，一面對面內均勻性、粗糙度等進行精度管理一面進行加工。尤其於使用蝕刻終止層3之情形時，將SOI晶圓之BOX氧化膜或多層磊晶(Epitaxial)基板之濃度差用於蝕刻終止層3。其後，視需要利用RIE或化學藥品除去蝕刻終止層3(圖6)。
其後，於圖6之矽層4上，形成用以將電極朝封裝取出之焊墊(Pad)(以下未圖示)。例如可藉由利用微影與CVD、濺鍍形成配線層及利用RIE等使上部配線71露出，而製作焊墊。此時，亦可同時形成電路部之遮光層等。又，亦可於感測器上形成可提高感測特性之膜。
其後，藉由形成抗反射膜、彩色濾光片(CF：Color Filter)、微透鏡，而完成稱為晶圓步驟之步驟。繼而，於稱為後續步驟之封裝步驟中，藉由利用切割之單個化、向陶瓷封裝等之安裝、利用打線接合之電極與封裝間之電性連接、保護玻璃之搭載、樹脂密封，而完成作為感測器半導體裝置之功能。
根據本實施形態，藉由使形成有光電二極體層之晶圓之凹口之結晶方位與支持晶圓之凹口之結晶方位成為相同方 位，可降低由依存於結晶方位之楊氏模數差所引起之應力，而抑制接合後之圖案形變。即，可減少由起因於晶圓之結晶方位之應力所引起的配線層之偏移(圖案形變)，而實現嚴格要求偏移量之步驟之特性提高及良率提高。
(第2實施形態)
本實施形態之半導體裝置之製造方法例如可應用於背面照射型CMOS影像感測器之製造方法。以下，使用圖1、圖7至圖12之剖面圖對本實施形態之半導體裝置之製造方法進行說明。
如圖1所示，作為元件晶圓之第1基板1例如使用SOI晶圓、單層或多層磊晶(Epitaxial)基板。第1基板1包含矽層10、作為後述之蝕刻終止層3而發揮功能之BOX氧化膜、矽層4。
對於矽層4(光電二極體層)，重複進行微影步驟、成膜步驟、蝕刻步驟、離子注入步驟等稱為FEOL(Front End of Line，前端製程)之步驟，藉此形成活性層，進而於活性層製作電晶體或光電二極體等元件。
於本實施形態中，其後，如圖7所示，於矽層4之光電二極體之周圍形成貫通電極5，以便於其後之第1基板1之除去步驟後與背面取得電性連接。貫通電極5例如可利用由導電膜被覆DT(Deep Trench，深溝槽)等之側壁之側面導通或由導電性材料填埋DT之構造。
其後，如圖8所示，利用稱為BEOL(Back End of Line，後端製程)之步驟形成用於電性連接之配線層7。例如配線 層7之配線70可為金屬鑲嵌構造之Cu。又，上部配線71可使用Al。覆蓋配線70、上部配線71之絕緣層6例如為TEOS(Tetra Ethyl Ortho Silicate，原矽酸四乙酯)膜。
形成配線層7後之最表面成為接合面，因此必需為平坦。例如藉由重複進行形成絕緣膜8之步驟(CVD、塗佈等)與研磨步驟(CMP(Chemical Mechanical Polish，化學機械研磨)、RIE等)，而形成如圖9所示之成為平坦之最表面的絕緣膜8。於配線層7僅包含金屬鑲嵌構造之Cu配線之情形時，由於製作金屬鑲嵌構造時已藉由CMP平坦化，故而並非必需使最表面再次平坦化。又，接合面之絕緣膜8可為氧化膜，亦可使用將TEOS等作為材料之SiO2 或Low-k膜。如上所述，第1基板1之表面係將形成有電晶體等之層或用於電性連接之配線層7形成於光電二極體層4上，並由絕緣膜8將其上層覆蓋，而成為接合面。
如圖10所示，將經過上述步驟之第1基板1與作為支持晶圓之第2基板2進行貼合。此處，以第1基板1之矽層4(光電二極體層)之結晶方位與第2基板2之結晶方位成為相同方向之方式進行貼合。例如圖10所示，將自凹口觀察之箭頭方向成為<100>方向之基板彼此以各自之凹口一致之方式貼合，而使結晶方位一致。於矽層10與矽層4之結晶方位一致(相同)之情形時，會使第1基板1與第2基板2之2個基板彼此無位置偏移地對準。一致之結晶方位之方向亦可不為<100>方向彼此，只要可緩和基板之內部應力，則即便為<110>方向彼此或其他方向彼此，亦只要一致成相 同方向即可。再者，亦可於第2基板2使用SOI基板。
第2基板2之表面例如亦可為未加工之基板表面。又，亦可為利用RIE等對已成膜一次之表面進行乾式蝕刻而使基板表面露出之面。又，亦可將以TEOS為材料之SiO2 或熱氧化SiO2 膜等作為第2基板2之接合表面。又，第2基板2亦可將配線層上形成有絕緣層之面作為接合面。
第1基板1與第2基板2之基板貼合步驟及退火等之詳細情況係與第1實施形態相同。貼合第1基板1與第2基板2後，如圖11所示，藉由利用機械研磨之BSG(Back Side Grind)或化學藥品處理(硝酸氫氟酸混合液、KOH、TMAH)等而使第1基板1之側薄化。於薄化步驟中，例如利用蝕刻終止層3或厚度控制進行終點檢測，一面對面內均勻性、粗糙度等進行精度管理，一面進行加工。尤其於使用蝕刻終止層3之情形時，將SOI晶圓之BOX氧化膜或多層磊晶(Epitaxial)基板之濃度差用於蝕刻終止層3。
其後，如圖12所示，於利用RIE或化學藥品除去蝕刻終止層3而使貫通電極5露出之步驟中，必需確保於下一步驟中製作焊墊及配線時之微影步驟中容易檢測到對準標記之階差，或設為容易檢查到對準標記之構造。
其後，為取出自貫通電極5向封裝之電極，必需於圖12之矽層4上形成焊墊(以下未圖示)。通常於焊墊使用Al配線，且形成於貫通電極5之正上方或較貫通電極5為外周部。例如可藉由利用微影與CVD、濺鍍形成配線層而製作焊墊。此時，亦可同時形成電路部之遮光層等。又，亦可 於感測器上形成提高感測特性之膜。
其後，藉由形成抗反射膜、彩色濾光片、微透鏡，而完成稱為晶圓步驟之步驟。繼而，於稱為後續步驟之封裝步驟中，藉由進行利用切割之單個化、向陶瓷封裝等之安裝、利用打線接合之電極與封裝間之電性連接、保護玻璃之搭載、樹脂密封，而完成作為感測器半導體裝置之功能。
於薄化後之微影步驟中，必需精度良好地使遮罩與對準標記對準。若本步驟之對準精度較差，則光電二極體與彩色濾光片之偏移量增大，而像素特性劣化。然而，於CF步驟之對準基準將薄化前之標記作為基準時，不受其限制。
為充分確保CF步驟中之對準精度，成為基準之標記必需未自光電二極體偏移。即，必需降低形成有用於貫通電極5形成之DT之層的應力、形變。基準標記例如使用有DT標記或薄化後之最初之微影步驟之標記。為使基準標記與光電二極體之偏移變小，不僅微影步驟之對準精度重要，使貼合第1基板1與第2基板2時之內部應力變小，即，第1基板1本身之內部應力較小亦重要。藉此，可使貼合所引起之形變變小，從而提高良率、感測器性能。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態進行實施，且於不脫離發明之主旨之範圍內可進行各種省略、替換、變更。該等實施形態或其變形包含於發明之範圍及主旨內，且包含於 實施形態或其變形包含於發明之範圍及主旨內，且包含於專利申請範圍所記載之發明及其均等之範圍內。
1‧‧‧第1基板
2‧‧‧第2基板
3‧‧‧蝕刻終止層
4‧‧‧矽層
5‧‧‧貫通電極
6‧‧‧絕緣層
7‧‧‧配線層
8‧‧‧絕緣膜
10‧‧‧矽層
70‧‧‧配線
71‧‧‧上部配線
圖1係表示第1及第2實施形態之半導體裝置之製造方法之一步驟的剖面圖。
圖2係表示第1實施形態之半導體裝置之製造方法之一步驟的剖面圖。
圖3係表示第1實施形態之半導體裝置之製造方法之一步驟的剖面圖。
圖4係表示第1實施形態之半導體裝置之製造方法之一步驟的剖面圖。
圖5係表示第1實施形態之半導體裝置之製造方法之一步驟的剖面圖。
圖6係表示第1實施形態之半導體裝置之製造方法之一步驟的剖面圖。
圖7係表示第2實施形態之半導體裝置之製造方法之一步驟的剖面圖。
圖8係表示第2實施形態之半導體裝置之製造方法之一步驟的剖面圖。
圖9係表示第2實施形態之半導體裝置之製造方法之一步驟的剖面圖。
圖10係表示第2實施形態之半導體裝置之製造方法之一步驟的剖面圖。
圖11係表示第2實施形態之半導體裝置之製造方法之一 步驟的剖面圖。
圖12係表示第2實施形態之半導體裝置之製造方法之一步驟的剖面圖。
1‧‧‧第1基板
2‧‧‧第2基板
3‧‧‧蝕刻終止層
4‧‧‧矽層
6‧‧‧絕緣層
7‧‧‧配線層
8‧‧‧絕緣膜
10‧‧‧矽層
70‧‧‧配線
71‧‧‧上部配線

Claims (20)

  1. 一種半導體裝置之製造方法，其特徵在於包括以下步驟：於第1基板之主表面上形成包含光電二極體之作為活性區域之光電二極體層；於上述光電二極體層上形成包含配線及覆蓋其之絕緣層之配線層；於上述配線層上形成絕緣膜；及以上述光電二極體層之結晶方位與第2基板之結晶方位一致之方式將上述第2基板接合於上述第1基板之上述絕緣膜。
  2. 如請求項1之半導體裝置之製造方法，其中上述光電二極體層之結晶方位與第2基板之結晶方位一致之方向為<100>方向。
  3. 如請求項1之半導體裝置之製造方法，其中上述光電二極體層之結晶方位與第2基板之結晶方位一致之方向為<110>方向。
  4. 如請求項1之半導體裝置之製造方法，其中於形成上述光電二極體層之步驟後且於形成上述配線層之步驟前，進而包括：於上述光電二極體層形成貫通電極之步驟。
  5. 如請求項1之半導體裝置之製造方法，其中於形成上述絕緣膜之步驟後且於上述接合之步驟前，進而包括：清洗上述第1基板及上述第2基板之接合面之步驟；及 使上述接合面活化之步驟。
  6. 如請求項1之半導體裝置之製造方法，其中於上述接合之步驟後進而包括進行退火之步驟。
  7. 如請求項1之半導體裝置之製造方法，其中於上述接合之步驟後進而包括將上述第1基板之與主表面為相反側之面薄化之步驟。
  8. 如請求項6之半導體裝置之製造方法，其中於上述退火之步驟後進而包括將上述第1基板之與主表面為相反側之面薄化之步驟。
  9. 如請求項1之半導體裝置之製造方法，其中上述第1基板為SOI晶圓。
  10. 如請求項4之半導體裝置之製造方法，其中上述第1基板為SOI晶圓。
  11. 如請求項7之半導體裝置之製造方法，其中上述第1基板為SOI晶圓。
  12. 如請求項11之半導體裝置之製造方法，其中上述薄化步驟係將上述SOI晶圓所包含之BOX氧化膜作為蝕刻終止層。
  13. 如請求項1之半導體裝置之製造方法，其中上述第2基板為SOI晶圓。
  14. 一種半導體裝置，其特徵在於包含：基板；絕緣膜，其形成於上述基板之主表面上；配線層，其形成於上述絕緣膜上，且由絕緣層覆蓋；及 光電二極體層，其形成於上述配線層上，且結晶方位與上述基板一致。
  15. 如請求項14之半導體裝置，其中上述光電二極體層進而包含貫通電極。
  16. 如請求項14之半導體裝置，其中上述結晶方位一致之方向為<100>方向。
  17. 如請求項15之半導體裝置，其中上述結晶方位一致之方向為<100>方向。
  18. 如請求項14之半導體裝置，其中上述結晶方位一致之方向為<110>方向。
  19. 如請求項15之半導體裝置，其中上述結晶方位一致之方向為<110>方向。
  20. 如請求項14之半導體裝置，其中於上述光電二極體層上包含抗反射膜、彩色濾光片、微透鏡。
TW101105357A 2011-02-24 2012-02-17 Semiconductor device and method for manufacturing semiconductor device TWI479605B (zh)

Applications Claiming Priority (1)

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