TWI478173B - 列解碼電路 - Google Patents

Description

列解碼電路

本發明是有關於一種記憶體裝置，且特別是有關於一種記憶體裝置的列解碼電路。

記憶體裝置中的記憶體陣列係由多個記憶胞所組成。當多個資料要被儲存在記憶體陣列中，或從記憶體陣列中讀取資料時，記憶體裝置依據各個資料所對應的記憶體位址致能對應的列選擇信號，以開啟對應的字元線上的記憶胞，藉此可儲存這些資料到對應的記憶胞中，或是從對應的記憶胞中讀取資料。因此，在記憶體技術的應用中，會利用多個列解碼器產生多個列選擇信號，且列解碼器會依據記憶體位址決定列選擇信號的電壓位準。

一般而言，列解碼器通常是利用疊接(cascode)的多個電晶體來構成，而電晶體的次臨界漏電流(Sub-Threshold Leakage)、閘極漏電流(Gate Direct Tunneling Leakage)以及閘極引發汲極漏電流(Gate Induce Drain Leakage，GIDL)會影響列解碼器的電力消耗。因此，如何降低電晶體的漏電流則成為設計記憶體裝置的列解碼器的一個重要課題。

本發明提供一種列解碼電路，其可在不增加電路面積 的條件下，有效地抑制列解碼器的漏電流現象。

本發明提出一種列解碼電路，其適用於記憶體裝置並且包括多個列解碼區塊。這些列解碼區塊分別包括多個列解碼器。這些列解碼器分別接收對應的預充電信號，且各個列解碼器包括反相器、選擇電晶體以及至少一個開關電晶體。反相器接收對應的預充電信號，並輸出第一控制信號。選擇電晶體的第一源/汲極耦接系統高電壓。選擇電晶體的閘極接收第一控制信號，並且選擇電晶體的第二源/汲極輸出對應的列選擇信號至記憶體裝置的記憶體陣列。這些開關電晶體相互串聯耦接於選擇電晶體的第二源/汲極與對應的第一參考信號之間，並且這些開關電晶體的閘極分別接收對應的第二控制信號。其中，當選擇電晶體受控於第一控制信號而導通時，設定第一參考信號為高位準。

基於上述，本發明實施例提出一種列解碼電路，其在列解碼器輸出為高位準的列選擇信號時，提供高位準的第一參考信號，藉以抑制開關電晶體的次臨界漏電流，進而降低漏電流對列選擇信號的電壓位準的影響及降低記憶體裝置的功耗。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為依據本發明一實施例之列解碼電路的示意圖。在本實施例中，列解碼電路100可適用在各種記憶體裝 置，例如動態隨機存取記憶體或靜態隨機存取記憶體等，用以解碼記憶體位址後產生多個列選擇信號(如s_rsel11~s_rsel1n)，以驅動記憶體裝置的記憶體陣列。

請參照圖1，在本實施例中，列解碼電路100包括多個列解碼區塊110_1~110_m、多個位址設定單元120_1~120_m以及多個區塊解碼器130_1~130_m。其中，區塊解碼器130_1~130_m依據記憶體位址AP的第一部分AP1分別產生對應於各個列解碼區塊110_1~110_m的區塊選擇信號s_blk1~s_blkm。位址設定單元120_1~120_m分別接收對應的區塊選擇信號s_blk1~s_blkm及記憶體位址AP的第二部分AP2且對應地產生多個位址參考信號s_rd11~s_rd1q、s_rd21~s_rd2q、...、s_rdm1~s_rdmq及多個預充電信號s_prch1~s_prchm。

在此，記憶體位址AP的第一部分AP1與第二部份AP2可分別為高位元部分的記憶體位址AP與低位元部分的記憶體位址AP，例如當記憶體位址AP由多個記憶體位址位元(例如A0~Ak)所構成時，第一部分AP1(高位元部分)可由記憶體位址位元A6~Ak所構成，第二部份AP2(低位元部分)可由記憶體位址位元A0~A5所構成，其中k為正整數。此外，所述之m、n值可依據記憶體裝置的記憶體陣列大小及電路設計而定。

列解碼區塊110_1~110_m分別包括多個列解碼器(如112_1~112_n)以及多個控制信號產生單元(如114_1~114_n)。在本實施例中，各個列解碼區塊 110_1~110_m的架構皆大致相同，故在此以列解碼區塊110_1來進行說明。列解碼區塊110_1包括列解碼器112_1~112_n以及控制信號產生單元114_1~114_n。其中，每一控制信號產生單元(如114_1~114_n)分別耦接對應的位址設定單元(如120_1~120_m)以接收對應的的位址參考信號(如s_rd11~s_rd1q、s_rd21~s_rd2q、s_rdm1~s_rdmq)輸出多個第二控制信號(如s_c2)，其中q值可依據列解碼器(如112_1~112_n)的電路設計而定。因此，每個列解碼器(如112_1~112_n)可依據對應的預充電信號(如s_prch1~s_prchm)及對應的第二控制信號(如s_c2)產生對應的列選擇信號(如s_rsel11~s_rsel1n)。

圖2為依照圖1一實施例之列解碼器的示意圖。列解碼器112_1~112_n的電路架構大致相同，在此以列解碼器112_1為例。請同時參照圖1與圖2，在本實施例中，列解碼器112_1包括反相器INV、選擇電晶體Ms以及三個開關電晶體(如M1~M3)，其中選擇電晶體Ms例如為P型電晶體，開關電晶體M1~M3例如為N型電晶體。此外，開關電晶體(如M1~M3)的數量可依據電路設計的需求而變更為一個或多個，但本發明實施例不以此為限。

反相器INV接收對應的預充電信號s_prch1，並輸出第一控制信號s_c1。選擇電晶體Ms的第一源/汲極耦接系統高電壓VPP，選擇電晶體Ms的閘極接收第一控制信號s_c1，並且選擇電晶體Ms的第二源/汲極輸出對應的列選 擇信號r_sel11。開關電晶體M1~M3相互串聯耦接於選擇電晶體Ms的第二源/汲極與對應的第一參考信號s_ref1之間，並且各個開關電晶體M1~M3的閘極分別由控制信號產生單元114_1接收對應的第二控制信號s_c21~s_c23。其中，開關電晶體M3的第二源/汲極接收對應的第一參考信號s_ref1。

需注意的是，本發明並不限定選擇電晶體Ms與開關電晶體M1~M3之類型，在其他實施例中，選擇電晶體Ms及開關電晶體M1~M3也可以透過相同類型電晶體或不同類型電晶體來實現。除此之外，圖2所繪示之列解碼器112_1的電路架構僅為範例。在實際的應用中，各個列解碼器112_1~112_n可共用同一反相器INV以接收第一控制信號s_sc1。換言之，本發明並不限定每一列解碼器112_1~112_n皆須包括反相器INV。

具體而言，列解碼電路100會依據記憶體位址AP的第一部分AP1而選擇列解碼區塊110_1~110_m，且進一步依據記憶體位址AP的第二部分AP2致能所選擇的列解碼區塊110_1~110_m的列解碼器(如112_1~112_n)所產生的多個列選擇信號(如s_rsel11~s_rsel1n)的其中之一。在本實施例中，致能的列選擇信號(如s_rsel11~s_rsel1n)例如為低位準，禁能的列選擇信號(如s_rsel11~s_rsel1n)例如為高位準。

圖3A~3D為依據本發明一實施例之列解碼器的信號時序圖。請同時參照圖1、圖2與圖3A，圖3A表示列解 碼器112_1所對應的列解碼區塊110_1未被選擇的狀況之各個信號的電壓位準的一實施例。當列解碼區塊110_1為未被選擇時，區塊解碼器130_1會依據記憶體位址AP的第一部分AP1輸出低位準的區塊選擇信號s_blk1至位址設定單元120_1。此時，位址設定單元120_1對應的輸出高位準的位址參考信號s_rd11~s_rd1q至控制信號產生單元114_1~114_n並輸出高位準的預充電信號s_prch1(即禁能的預充電信號s_prch1)至列解碼器112_1~112_n，而控制信號產生單元114_1~114_n依據對應高位準的位址參考信號s_rd11~s_rd1q產生高位準的第二控制信號s_c21~s_c23。

在本發明的實施例中，第一參考信號s_ref1可由區塊解碼器130_1或位址設定單元120_1產生，並且根據高位準的區塊選擇信號s_blk1而被設定為高位準。其中，第一參考信號s_ref1的高位準與低位準可分別對應於電晶體導通電壓VTT與接地電壓GND，預充電信號s_prch1的高位準與低位準可分別對應於系統高電壓VPP及接地電壓GND，第二控制信號s_c21~s_c23的高位準與低位準可分別對應於電晶體導通電壓VTT及接地電壓GND。其中所述之電晶體導通電壓VTT低於系統高電壓VPP且高於開關電晶體(如M1~M3)的臨界電壓(threshold voltage)。

此時，反相器INV接收高位準的預充電信號s_prch1並輸出具有低位準的第一控制信號s_c1至選擇電晶體Ms的閘極以導通選擇電晶體Ms。並且，由於開關電晶體M3 的第二源/汲極所接收的第一參考信號s_ref1被設定為高位準，並且開關電晶體M1~M3的所接收的第二控制信號s_c21~s_c23為高位準，因此開關電晶體M1~M3會截止。因此，列選擇信號s_rsel11會為高位準(即系統高電壓VPP)。

換言之，當各個列解碼器112_1~112_n於對應的列解碼區塊110_1依據記憶體位址AP的第一部分AP1而未被選擇時，各個列解碼器112_1~112_n所對應的預充電信號s_prch1、對應的第一參考信號s_ref1及對應的第二控制信號s_c21~s_c23會為高位準，並且選擇電晶體Ms受控於第一控制信號s_c1而導通。此時，開關電晶體M1的第一源/汲極與開關電晶體M3的第二源/汲極之間的電壓差會降低，各個開關電晶體M1~M3的第一源/汲極與其閘極之間的電壓差會降低，藉此可降低開關電晶體M1~M3的漏電流，例如次臨界漏電流、閘極漏電流以及閘極引發汲極漏電流。

圖3B表示列解碼器112_1所對應的列解碼區塊110_1未被選擇的狀況之各個信號的電壓位準的另一實施例。在本實施例中，其與前述圖3A實施例的差異在於控制信號產生單元114_1會於列解碼區塊110_1未被選擇的情況下產生皆為低位準的第二控制信號s_c21~s_c23，但在開關電晶體M1的第一源/汲極與開關電晶體M3的第二源/汲極之間的電壓差降低的情況下，仍可改善開關電晶體M1~M3的漏電流。

請同時參照圖1、圖2及圖3C，其中圖3C表示列解碼器112_1所對應的列解碼區塊110_1被選擇，且列解碼器112_1未被選擇的狀況之各個信號的電壓位準。當列解碼器112_1所對應的列解碼區塊110_1被選擇且列解碼器112_1未被選擇時，對應於列解碼區塊110_1的區塊解碼器130_1會依據記憶體位址AP的第一部分AP1輸出高位準的區塊選擇信號s_blk1至位址設定單元120_1。

此時，位址設定單元120_1對應的輸出記憶體位址AP的第二部分AP2至對應的控制信號產生單元114_1~114_n以作為位址參考信號s_rd11~s_rd1q，並輸出低位準的預充電信號s_prch1(即致能的預充電信號s_prch1)至列解碼區塊110_1。

控制信號產生單元114_1會依據對應的位址參考信號s_rd11~s_rd1q產生第二控制信號s_c21~s_c23，並且第一參考信號s_ref1會根據低位準的預充電信號s_prch1而被設定為低位準。由於列解碼器112_1未被選擇，因此控制信號產生單元114_1受控於位址參考信號s_rd11~s_rd1q所產生第二控制信號s_c21~s_c23的至少其中之一為低位準，在此以第二控制信號s_c23為例，但本發明不以此為限。

當反相器INV接收到低位準的預充電信號s_prch1時，會輸出具有高位準的第一控制信號s_c1至選擇電晶體Ms的閘極，以截止選擇電晶體Ms。此時，開關電晶體M3的第二源/汲極所接收的第一參考信號s_ref1會對應地 被設定為低位準，但由於控制信號產生單元114_1會產生至少其中之一為低位準的第二控制信號s_c21~s_c23來截止開關電晶體M1~M3的至少其中之一，因此列解碼器112_1所輸出的列選擇信號s_rsel11仍會被認為是高位準。

另一方面，若是列解碼器112_1被選擇時，則其所輸出的列選擇信號s_rsel11會被致能(如為低位準)。請同時參照圖1、圖2及圖3D，其中圖3D表示列解碼器112_1所對應的列解碼區塊110_1被選擇，且列解碼器112_1被選擇的狀況之各個信號的電壓位準。當列解碼區塊110_1被選擇且列解碼器112_1被選擇時，位址設定單元120_1會輸出低位準的預充電信號s_prch1至列解碼區塊110_1，而控制信號產生單元114_1會依據位址參考信號s_rd11~s_rd1q而產生皆為高位準的第二控制信號s_c21~s_c23，並且第一參考信號s_ref1會對應低位準的預充電信號s_prch1而被設定為低位準。

當反相器INV接收到低位準的預充電信號s_prch1時，會輸出具有高位準的第一控制信號s_c1至選擇電晶體Ms的閘極，以截止選擇電晶體Ms。此時，由於第一參考信號s_ref1被設定為低位準，且第二控制信號s_c21~s_c23皆為高位準，使得開關電晶體M1~M3皆導通。因此，列選擇信號s_rsel1的電壓位準被下拉至接地電壓GND(即低位準)。

此外，在本實施例中，各個開關電晶體M1~M3的基底可耦接至對應的第二源/汲極或耦接至接地電壓GND， 其中開關電晶體M1~M3的基底耦接至接地電壓GND可避免各個開關電晶體M1~M3的臨界電壓受到第一參考信號s_ref1的電壓位準變動的影響而改變。

圖4為依據本發明另一實施例之列解碼器的示意圖。請參照圖4，在本實施例中，列解碼器412包括反相器INV、選擇電晶體Ms以及開關電晶體M1~M3，其中選擇電晶體Ms為P型電晶體且開關電晶體M1~M3為N型電晶體，其架構與操作方式大致與前述圖2實施例相同。本實施例與前述圖2實施例不同之處在於列解碼器412係藉由將開關電晶體M3的第二源/汲極耦接至反相器INV的輸入端以接收預充電信號s_prch1的方式來設定第一參考信號s_ref1的電壓位準。

換言之，列解碼器412所接收的第一參考信號s_ref1即為預充電信號s_prch1，故在前述的操作方式中，第一參考信號s_ref1的高位準會對應至系統高電壓VPP。

在此架構下，開關電晶體M1的第一源/汲極與開關電晶體M3的第二源/汲極的電壓差可更進一步地趨近於0。因此，在列解碼器512的電路架構下亦可有效地抑制各個開關電晶體M1~M3的次臨界漏電流的問題。

值得注意的是，在第一參考信號s_ref為預充電信號s_prch1的情況下，各個第二控制信號s_c21~s_c23的高位準可對應至系統高電壓VPP或電晶體導通電壓VTT。此外，列解碼器412的信號時序及操作方式皆可參照圖2及圖3A~3D的說明，故於此不再贅述。

綜上所述，本發明實施例提出一種列解碼電路，其在列解碼器輸出為高位準的列選擇信號時，提供高位準的第一參考信號，藉以抑制開關電晶體可能產生的次臨界漏電流。此外，本發明實施例之列解碼電路亦可藉由提供高位準的第二控制信號至開關電晶體的方式來防止各個開關電晶體的閘極漏電流以及閘極引發汲極漏電流，進而降低漏電流對列選擇信號的電壓位準的影響及降低記憶體裝置的功耗。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、500‧‧‧列解碼電路

110_1~110_m‧‧‧列解碼區塊

112_1~112_n、412、512_1~512_n‧‧‧列解碼器

114_1~114_n‧‧‧控制信號產生單元

120_1~120_m‧‧‧位址設定單元

130_1~130_m‧‧‧區塊解碼器

AG1、AG2‧‧‧及閘

AP‧‧‧記憶體位址

AP1‧‧‧第一部分

AP2‧‧‧第二部分

A0‧‧‧最低位元

bs_blk1‧‧‧反相信號

GND‧‧‧接地電壓

Ms‧‧‧選擇電晶體

M1、M2、M3‧‧‧開關電晶體

INV‧‧‧反相器

H‧‧‧高電壓位準

L‧‧‧低電壓位準

VPP‧‧‧系統高電壓

s_blk1~s_blkm‧‧‧區塊選擇信號

s_c1‧‧‧第一控制信號

s_c21~s_c23‧‧‧第二控制信號

s_prch1~s_prchm‧‧‧預充電信號

s_rd11~s_rd1q、s_rd21~s_rd2q、...、s_rdm1~s_rdmq‧‧‧ 位址參考信號

s_ref1‧‧‧第一參考信號

s_rsel11~s_rsel1n‧‧‧列選擇信號

圖1為依據本發明一實施例之列解碼電路的示意圖。

圖2為依據本發明一實施例之列解碼器的示意圖。

圖3A~3D為本發明一實施例之列解碼器的信號時序圖。

圖4為依據本發明另一實施例之列解碼器的示意圖。

112_1‧‧‧列解碼器

Ms‧‧‧選擇電晶體

M1~M3‧‧‧開關電晶體

INV‧‧‧反相器

VPP‧‧‧系統高電壓

s_c1‧‧‧第一控制信號

s_c21~s_c23‧‧‧第二控制信號

s_prch1‧‧‧預充電信號

s_ref1‧‧‧第一參考信號

s_rsel11‧‧‧列選擇信號

Claims (18)

1. 一種列解碼電路，適用於一記憶體裝置，包括：多個列解碼區塊，分別包括多個列解碼器，各該些列解碼器包括：一選擇電晶體，該選擇電晶體的第一源/汲極耦接一系統高電壓，該選擇電晶體的閘極接收一第一控制信號，並且該選擇電晶體的第二源/汲極輸出對應的一列選擇信號至該記憶體裝置的一記憶體陣列；以及至少一開關電晶體，該些開關電晶體相互串聯耦接於該選擇電晶體的第二源/汲極與對應的一第一參考信號之間，並且該些開關電晶體的閘極分別接收對應的一第二控制信號；其中，當該選擇電晶體受控於該第一控制信號而導通時，設定該第一參考信號為高位準。
2. 如申請專利範圍第1項所述之列解碼電路，其中各該些列解碼區塊更包括：一反相器，耦接對應的列解碼區塊中的該些列解碼器，接收一預充電信號，並輸出該第一控制信號。
3. 如申請專利範圍第2項所述之列解碼電路，其中該選擇電晶體為一P型電晶體，且該些開關電晶體分別為一N型電晶體。
4. 如申請專利範圍第3項所述之列解碼電路，其中當各該些列解碼器於對應的列解碼區塊依據一記憶體位址的一第一部分而未被選擇時，各該些列解碼器所對應的該預 充電信號及對應的該第一參考信號為高位準。
5. 如申請專利範圍第4項所述之列解碼電路，其中當各該些列解碼器所對應的列解碼區塊被選擇時，各該些列解碼器所對應的該預充電信號及對應的該第一參考信號為低位準。
6. 如申請專利範圍第5項所述之列解碼電路，其中各該些列解碼器所對應的該第一參考信號為各該些列解碼器所對應的該預充電信號。
7. 如申請專利範圍第6項所述之列解碼電路，其中當各該些列解碼器所對應的該列解碼區塊未被選擇時，各該些列解碼器所對應的該些第二控制信號為低位準。
8. 如申請專利範圍第6項所述之列解碼電路，其中當各該些列解碼器所對應的列解碼區塊未被選擇時，各該些列解碼器所對應的該些第二控制信號為高位準。
9. 如申請專利範圍第5項所述之列解碼電路，其中該預充電信號的高位準對應於該系統高電壓，該第一參考信號的高位準對應於一電晶體導通電壓，且該預充電信號與該第一參考信號的低位準對應於一接地電壓，其中該電晶體導通電壓低於該系統高電壓且高於該些開關電晶體的一臨界電壓。
10. 如申請專利範圍第9項所述之列解碼電路，其中當各該些列解碼器所對應的列解碼區塊未被選擇時，各該些列解碼器所對應的該些第二控制信號為低位準。
11. 如申請專利範圍第9項所述之列解碼電路，其中 當各該些列解碼器所對應的列解碼區塊未被選擇時，各該些列解碼器所對應該些第二控制信號為高位準。
12. 如申請專利範圍第5項所述之列解碼電路，其中當各該些列解碼器所對應的列解碼區塊被選擇且各該些列解碼器依據該記憶體位址的一第二部分而未被選擇時，各該些列解碼器所對應的該些第二控制信號至少其一為低位準。
13. 如申請專利範圍第12項所述之列解碼電路，其中當各該些列解碼器所對應的列解碼區塊被選擇且各該些列解碼器依據該記憶體位址的該第二部分而被選擇時，各該些列解碼器所對應的該些第二控制信號為高位準。
14. 如申請專利範圍第13項所述之列解碼電路，其中該記憶體位址的該第一部分為該記憶體位址的一高位元部分，該記憶體位址的該第二部分為該記憶體位址的一低位元部分。
15. 如申請專利範圍第5項所述之列解碼電路，其中各該些列解碼區塊更包括多個控制信號產生單元，分別耦接對應的列解碼器，各該些控制信號產生單元接收多個位址參考信號，且據此輸出對應的該些第二控制信號。
16. 如申請專利範圍第15項所述之列解碼電路，更包括多個位址設定單元，分別接收對應的一區塊選擇信號及該記憶體位址的一第二部分，當各該些列解碼區塊被選擇時，各該些列解碼區塊對應的位址設定單元受控於對應的該區塊選擇信號輸出該記憶體位址的該第二部分至對應的 控制信號產生單元作為對應的該些位址參考信號及輸出低位準的預充電信號至對應的列解碼區塊，當各該些列解碼區塊未被選擇時，各該些列解碼區塊對應的位址設定單元受控於對應的區塊選擇信號輸出高位準的該些位址參考信號至對應的控制信號產生單元及輸出高位準的預充電信號至對應的列解碼區塊。
17. 如申請專利範圍第16項所述之列解碼電路，更包括多個區塊解碼器，接收該記憶體位址的該第一部分且分別輸出對應的區塊選擇信號，該些區塊解碼器依據該記憶體位址的該第一部分輸出低位準的該區塊選擇信號至對應未被選擇的列解碼區塊的位址設定單元，且該些區塊解碼器依據該記憶體位址的該第一部分輸出高位準的該區塊選擇信號至對應被選擇的列解碼區塊的位址設定單元。
18. 如申請專利範圍第1項所述之列解碼電路，其中各該些列解碼器的該些開關電晶體的基底耦接一接地電壓。