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TWI473229B - 多層引線框封裝及其製備方法 - Google Patents

多層引線框封裝及其製備方法 Download PDF

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TWI473229B
TWI473229B TW100109225A TW100109225A TWI473229B TW I473229 B TWI473229 B TW I473229B TW 100109225 A TW100109225 A TW 100109225A TW 100109225 A TW100109225 A TW 100109225A TW I473229 B TWI473229 B TW I473229B
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semiconductor wafer
package
lead
molding compound
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TW100109225A
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魯軍
孫明
約瑟 何
劉凱
石磊
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萬國半導體股份有限公司
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Description

多層引線框封裝及其製備方法
本發明主要關於一種半導體封裝，更確切地說是關於一種多層引線框封裝及其製備方法。
現有的引線框組裝技術採用一塊金屬合金帶有多個單元結構，每個單元結構都藉由晶片連接製程，接收一個或指定數量的芯片。
最常見的情况是，通常由金(Au)鋁(Al)或銅(Cu)製備的金屬線，連接到一個或多個半導體晶片的頂部襯墊以及引線框的引線墊上方，以便將來自引線框封裝外部的信號和/或功率，傳遞到內部晶片，反之亦然。
近年來，已經引入連接晶片和引線框的金屬平板和/或夾片，用於功率半導體封裝，以省略引線接合製程並降低導通電阻。然而，現有的夾片/平板組裝製程所使用的夾片連接過程，是以一個接一個的順序拾取並放下每個晶片的夾片。但這會减少產量輸出。因此，有必要提供具有所需工作性能的功率半導體封裝。
本發明提出了一種引線框封裝，其中具有第一結構，該第一結構是導電的；一分離出來第二結構，與第一結構重疊，該第二結構是導電的；一設置在第一和第二結構之間之半導體晶片，第二結構之一部分與半導體晶片分離，半導體晶片限定了一體積，並具有一直通路徑，在第二結構的對邊之間延伸，該直通路徑與體積成流體連通，半導體晶片具有與第一和第二結構電接觸之接頭；以及設置的成型混料，用於將一部分封裝和設置在體積中的成型混料之子部分密封在一起。在另一個實施例中，提出了第三結構，即與一部分第二結構共處一公共平面之部分。該第三結構是導電的，並與半導體晶片電連通。然而，在另一個實施例中，一額外之半導體晶片與第一和第二結構的其中之一重疊，並連接在一起。一第四結構與額外的半導體晶片重疊，該第四結構是導電的，並與額外的半導體晶片電連通。本發明的這些及其他方面更將在下文中詳細論述。
一引線框封裝，其包含：一第一引線框，該第一引線框是導電的；一第二引線框，與該第一引線框重疊，該第二引線框之一部分與該第一引線框分離開來，該第二引線框是導電的；一設置在該第一和第二引線框之間之第一半導體晶片，該第一半導體晶片具有電連接到該第一和第二引線框上之接頭；一第二半導體晶片，接合並電連接到該第二引線框；一第三引線框，與該第一和第二引線框重疊，是導電的，並與該第二半導體晶片電接觸；以及 所設置之成型混料，用於密封一部分該封裝。
一引線框封裝，其包含：一第一結構，該第一結構是導電的；一第二結構，與該第一結構重疊，該第二結構之一部分與該第一結構分離開來，該第二結構是導電的；一設置在該第一和第二結構之間之半導體晶片，該半導體晶片具有電連接到該第一和第二結構上之接頭；以及所設置之成型混料，用於密封一部分封裝，其中每一該第一結構和第二結構都更含有在相互垂直方向上延伸之拉杆。
一種用於製備引線框封裝的方法，其包含：製備一第一引線框；將第一半導體晶片固定在第一引線框上；將第二引線框固定在第一半導體晶片上，該第一半導體晶片設置在第一和第二引線框之間；將第二半導體晶片固定在第二引線框上，該第二引線框設置在該第一和第二半導體晶片之間，並將該第一半導體晶片上之接頭電連接到該第二半導體晶片上之接頭上；將第三引線框固定在該第二半導體晶片上，該第二半導體晶片設置在該第二和第三引線框之間；將該半導體晶片密封在非導電之成型混料中；以及分離該封裝。
一種半導體封裝，其包含： 一第一結構，該第一結構是導電的；一第二結構，與該第一結構分離開來，並重疊，該第二結構是導電的；一第一半導體晶片，設置在該第一和第二結構之間，該第一半導體晶片具有電連接到該第一和第二結構之接頭；一第二半導體晶片，連接到該第二結構上，使第二結構位於第一和第二半導體晶片之間，並且電連接到第一和第二半導體晶片上；以及一第三結構，與該第二結構分離開來，並重疊，該第三結構是導電的，並與該第二半導體晶片電接觸。
10‧‧‧多層引線框封裝
12、14、112、114、514、903、904、905、981、982、983、984、1071、1072、1073、1074‧‧‧引線框
15、16、17、18、19、115、116、215、218、315、316、317、318、319、418、719、815、816、817、818、819、820、823、824、825、826、906、907、908、909、910、911、912、913、920、921‧‧‧結構
20、120、720、721、821、822、900、902、1076、1077、1078、1079‧‧‧半導體晶片
20a‧‧‧源極電極
20b‧‧‧閘極電極
22‧‧‧第一邊
23‧‧‧第二邊
24、46、58、146、914、944、945、946、947‧‧‧黏合劑/結合劑
30、32‧‧‧凹陷處
34、36‧‧‧側壁
38、52、138、238、338、837、838、853、922、925‧‧‧接觸窩點
40、54、140、940‧‧‧體積
42、50、142、842、943‧‧‧空隙
44、56、144‧‧‧部分
48、60、148‧‧‧縫隙
62‧‧‧平面
64、364、564‧‧‧頂面
66、68、387、389、587、589‧‧‧區域
70、78‧‧‧通孔
72、80‧‧‧環狀肩
74、82‧‧‧環狀側壁
76、84‧‧‧小孔
86、186、286、386、486、586、786、886、986‧‧‧成型混料
90、91、92、93、94、95、96、97、98、99、100、101、102、103、104、105、106、107、190、191、192、193、194、195、196、197、198、199、201、202、203、204、205、207、290、291、292、293、294、295、297、298、299、300、301、302、303、307、401、403、407、501、503、507、601、602、603、604、607、701、702、703、704、707、950、951、952、953、954、955、956、957、958、959、960、961、962、963、964、965、966、967、968、969、970、971、972、973、974、975、976‧‧‧拉杆
108、208、308、408、807、808、923‧‧‧直通路徑
109‧‧‧開口
110、210、310、410、610、710、810、910‧‧‧封裝
137、139、141‧‧‧接觸窩點對
143、145‧‧‧一對
237‧‧‧最低面
337、839、840、924‧‧‧通道
711、713、811、813‧‧‧引線框堆疊
723、725‧‧‧MOSFET
847、848‧‧‧場效電晶體
860、862‧‧‧電接觸元件
899‧‧‧半橋式電路
980、990、1070‧‧‧陣列
985、995、1075‧‧‧框
987‧‧‧孔
988、989‧‧‧突起
991、992、993、994‧‧‧頂部引線框
996、997、998、999‧‧‧第二半導體晶片
1086‧‧‧陣列堆疊
1100‧‧‧製程
1110、1120、1130、1140、115、1160、1170‧‧‧步驟
2-2、3-3、8-8、12-12、13-13、14-14、24-24、27-27、28-28、29-29‧‧‧線
第1圖 表示依據本發明之第一實施例，一種半導體晶片封裝之俯視圖；第1A圖 表示第1圖所示之半導體晶片封裝之第一引線框之俯視圖；第1B圖 表示第1圖所示之半導體晶片封裝之半導體晶片之俯視圖；第1C圖 表示安裝在第1圖所示之半導體晶片封裝之第一引線框上方之半導體晶片之俯視圖；第1D圖 表示第1圖所示之半導體晶片封裝之第二引線框之俯視圖；第2圖 表示第1圖所示之封裝沿線2-2之剖面圖； 第3圖 表示第1圖所示之封裝沿線3-3之剖面圖；第4圖 表示第1圖至第3圖所示之接觸窩點和直通路徑之詳細視圖；第5A圖 表示第1圖所示封裝之側視圖；第5B圖 表示第5A圖所示之封裝旋轉90度之側視圖；第6A圖和第6B圖 分別表示第5圖所示封裝之仰視圖和俯視圖；第7圖 表示依據本發明之第二實施例，一種半導體晶片封裝之俯視圖；第8圖 表示第7圖所示之封裝沿線8-8之剖面圖；第9圖 表示帶有成型材料之類似於第1圖所示封裝之俯視圖；第10圖 表示帶有成型材料之類似於第1圖所示封裝之仰視圖；第11圖 表示依據本發明之第三實施例，一種半導體晶片封裝之俯視圖；第12圖 表示第11圖所示之封裝沿線12-12之剖面圖；第13圖 表示第11圖所示之封裝沿線13-13之剖面圖；第14圖 表示第11圖所示之封裝沿線14-14之剖面圖；第15圖 表示第11圖至第14圖所示之接觸窩點和直通路徑之詳細視圖； 第16圖 表示帶有成型材料之類似於第11圖所示封裝之俯視圖；第17圖 表示依據本發明之一個可選實施例，帶有成型材料之類似於第11圖所示封裝之俯視圖；第18圖 表示依據本發明之一個可選實施例，帶有成型材料之類似於第7圖所示封裝之俯視圖；第19圖 表示依據本發明之另一個可選實施例，帶有成型材料之類似於第7圖所示封裝之俯視圖；第20圖 表示依據本發明之第四實施例，一種半導體晶片封裝之俯視圖；第21圖 表示帶有成型材料之類似於第20圖所示封裝之俯視圖；第22圖 表示與第20圖所示之半導體晶片有關的電路圖之示意圖；第23圖 表示依據本發明之第五實施例，一種半導體晶片封裝之俯視圖；第24圖 表示第23圖所示之封裝沿線24-24之剖面圖；第25圖 表示與第23圖所示之半導體晶片有關的電路圖之示意圖；第26圖 表示依據本發明之另一個實施例，一種半導體晶片封裝之俯視圖；第26A圖 表示第26圖所示封裝之底部引線框之俯視 圖；第26B圖 表示安裝在第26圖所示封裝之底部引線框上之第一半導體晶片之俯視圖；第26C圖 表示第26圖所示封裝之中間引線框之俯視圖；第26D圖 表示安裝在第26圖所示封裝之第一半導體晶片和底部引線框上之中間引線框之俯視圖；第26E圖 表示安裝在第26圖所示封裝之中間引線框上之第二半導體晶片之俯視圖；第26F圖 表示第26圖所示封裝之頂部引線框之俯視圖；第27圖 表示第26圖所示之封裝沿線27-27之剖面圖；第28圖 表示第26圖所示之封裝沿線28-28之剖面圖；第29圖 表示第26圖所示之封裝沿線29-29之剖面圖；第30圖 表示用於組裝第1圖所示封裝之批量處理技術之透視圖；第31圖 表示組裝的一批第30圖所示封裝之透視圖；第32圖 表示第31圖所示之校準孔和校準突起之側面剖面圖；第33圖 表示用於類似於第31圖所示之引線框結構之第二半導體晶片之俯視圖；第34圖 表示用於類似於第31圖所示之引線框結構之 頂部引線框之俯視圖；第35圖 表示用於類似於第26圖至第34圖所示之引線框結構之校準孔和校準突起之側面剖面圖；以及第36圖 表示製備類似於第26圖所示封裝之製程流程圖。
參閱第圖1圖至第6B圖，一種多層引線框封裝10包含第一和第二導電引線框12和14。第一引線框12含有三個分隔開的結構15、16和17。第二引線框14含有兩分隔開的結構18和19。結構18與結構15和16的一部分重疊，結構19與結構15和17的一部分重疊。半導體晶片20包含在封裝10中。半導體晶片20在電學領域中已為人們所熟知。在本例中，半導體晶片20可以是一晶體電晶體，例如功率場效電晶體(FET)或功率金屬氧化物半導體FET(MOSFET)，具有位於其頂端的一源極電極20a和一閘極電極20b，以及位於其底端的一汲極電極(圖中沒有表示出)，結構15構成汲極接頭，結構18構成源極接頭，並且結構19構成閘極接頭。在一個可選實施例中，可以用一接合引線代替結構19。可以用任何適合傳導半導體晶片20中電流的導電材料，製備引線框12和14。例如可以用鋁、銅、金等諸如此類的處理，製備引線框12和14。
參閱第2圖和第3圖，結構18和19對著半導體晶片20的第一邊22(例如源極和閘極邊)，結構15對著半導體晶片20的第二邊23(例如汲極邊)，第二邊23設置在第一邊22的對面。利用導電環氧脂、焊錫等合適的黏合劑/結合劑24，將第二邊23 連接到結構15上。為了便於將半導體晶片20連接到結構15上，半導體晶片20的一個或多個邊，如第26圖和第28圖所示，可以設置在隆起處或凹陷處，如圖結構15上的30和32所示。隆起處/凹陷處30和32中的其中之一，必須包圍著半導體晶片20，以便將半導體晶片20固定在合適的位置。因此，在製備封裝10時，可以精確地控制半導體晶片20的位置。更確切地說由凹陷處30形成的側壁34，不僅可以用於阻止半導體晶片20移動到上方，而且更可以將結合劑24保留在結構15所需的區域內。與之類似，凹陷處32形成的側壁36，不僅可以用於阻止半導體晶片20移動到上方，而且更可以將結合劑24保留在結構15所需的區域內。
參閱第1圖和第2圖，除了接觸窩點38之外，結構18與半導體晶片20分離開來。按照這種方式，體積40限定在結構18和半導體晶片20之間。結構16與半導體晶片20並排且分離開來形成其間的空隙42，空隙42與體積40成流體連通。利用上述合適的導電黏合劑/結合劑46，將結構18的一部分44固定連接到結構16上。結構16和18的一部分，延伸出結合劑46，並相互分離開來，限定了它們之間的縫隙48。
參閱第2圖和第3圖，結構17與半導體晶片20並排且分離開來形成其間的空隙50。結構19在半導體晶片20和結構17之間延伸，與一部分空隙50重疊。除了接觸窩點52之外，結構19與半導體晶片20分離開來，限定了它們之間的體積54。利用上述合適的導電黏合劑/結合劑58，將結構19的一部分56固定連接到結構17上。結構17和19的一部分，延伸出結合劑58，並相互分離開來，限定了它們之間的縫隙60。
參閱第2圖、第3圖和第4圖，結構18和半導體晶片20之間的電連接是利用接觸窩點38實現的。每一接觸窩點38都是整體與結構18一起形成，並延伸離開，引線框14的頂面64所在的平面62朝向著半導體晶片20，終止在區域66處。例如上述的那些導電結合劑，將接觸窩點38固定連接到區域66。區域66通常含有一接頭(例如第1B圖所示的源極電極20a)，同半導體晶片20中的電路(圖中沒有表示出)電連接。結構19也以一種類似的方式，利用接觸窩點52，與半導體晶片20的區域68電連接。接觸窩點52整體與結構19一起形成。藉由上述的那些導電黏合劑/結合劑，將接觸窩52固定連接到區域68。區域68通常含有一接頭(例如第1B圖所示的閘極電極20b)，同半導體晶片20中的電路(圖中沒有表示出)電連接。
每一接觸窩點38都含有一通孔70、一環狀肩72、一環狀側壁74以及一小孔76。通孔70從區域66開始延伸，在環狀肩72中終止。環狀側壁74從環狀肩72開始延伸，在小孔76中終止。與之類似，接觸窩點52含有一通孔78、一環狀肩80、一環狀側壁82以及一小孔84。通孔78從區域68開始延伸，在環狀肩80中終止。環狀側壁82從環狀肩80開始延伸，在小孔84中終止。結構18和19也可以稱為孔徑結構。
封裝10密封在成型混料86中，成型混料86的輪廓如某些圖中(即第1圖、第1A圖、第1C圖、第2圖和第3圖)的虛線所示。在本領域中，衆所皆知，成型混料86可以是任一種電絕緣材料。成型混料86的特點使其適合用於封裝10。在本例中，這種成型混料86材料，在使用時，具有合適的黏性，使引線框12和14的形狀符合半導體晶片20，並填充空洞/體積40、54、 空隙42和50、縫隙48和60等等，除了拉杆90-107末端之外，密封半導體晶片20以及引線框12和14。為了便於填充空洞40，要在結構18中形成多個直通路徑108，與空洞40成流體連通。每一直通路徑108都從設置在頂面64上的開口109開始延伸，並在設置在頂面64對面的結構18的表面上的開口110中終止。直通路徑108也有助於將成型混料86鎖定在結構18上。通常，成型混料86為封裝10提供一矩形棱鏡的形狀，這在第5A圖和第5B圖的側視圖中表示得更加清晰。
參閱第5A圖表示結構18的拉杆105和106的末端、結構19的拉杆96、結構16的拉杆97至99以及穿過封裝側壁上的成型混料裸露出來的結構17的拉杆95。與之類似，第5B圖表示結構18的拉杆103的末端、結構19的拉杆104以及穿過成型混料86裸露出來的結構15的拉杆94。
參閱第6A圖中的仰視圖所示，結構15的拉杆90至93、結構16的拉杆97至99以及結構17的拉杆95也可以用作半導體封裝10的引線。更確切地說，如果半導體晶片是一功率MOSFET，那麽結構15的拉杆90至93可以用作汲極引線，結構16的拉杆97至99可以用作源極引線，藉由結構18連接到源極電極20a上，結構17的拉杆95可以用作閘極引線，藉由結構19連接到閘極電極20b上。沒有用作引線的拉杆的末端，可以藉由封裝側壁上的成型混料裸露出來，如第5A圖至第5B圖所示。例如，拉杆96、105和106的末端(不作引線)藉由封裝10側壁上的成型混料86裸露出來，距離封裝的底部有一定距離。
雖然如圖所示的該封裝是一種雙側扁平無引線(DFN)鋸齒封裝，但是本領域的技術人員應明確，本發明也可用於其它 的封裝類型。如第6B圖之俯視圖所示，結構18的頂面，藉由成型混料86的頂部裸露出來--這可以改善元件的熱傳導，可以在裸露的頂面上選擇安裝一散熱片。在本實施例中，結構19相對於結構18的頂部下凹，因此沒有藉由成型混料86的頂部裸露出來。當然，如同下文中的可選實施例所述的那樣，引線框14的頂部也可以不裸露。
參閱第7圖和第8圖，依據另一個實施例，封裝110包含引線框112和114，它們可以與由上述引線框12和14相同的材料製成。引線框112被分成兩支，實際上是由分離開的結構115和116構成的。結構115與上述結構15大致相同。半導體晶片120也連接到結構115上，連接方式與上述半導體晶片20連接到結構15的方式相同。結構116鄰近結構115，並分隔開，與結構115相鄰的一側擁有共同的邊界。因此，結構116包含四個分離的拉杆195-198，從結構116開始延伸，遠離結構115。拉杆195-198也作為封裝110的引線--它們可以作為半導體晶片120的頂部電極(圖中沒有表示出)的引線。結構115含有六個拉杆190-194和199。拉杆190-193延伸出結構115，與拉杆195-198延伸的方向相反，它們也可作為封裝110的引線--更確切地說，它們可以作為半導體晶片120的底部電極(圖中沒有表示出)的引線。拉杆194和199以相反的方向延伸出結構115，並與拉杆190-193和拉杆195-198垂直。
引線框114是一單一結構，該結構含有多個拉杆、201-205和207以及排列在三對分離的137、139和141中的多個接觸窩點138。因此，封裝110是用於二端半導體晶片120，引線框114作為一引線接頭，結構115作為剩餘的引線接頭。拉杆202 和205沿遠離半導體晶片120的相反方向延伸。拉杆201和207相互平行地延伸，並遠離拉杆203和204。拉杆203和204相互平行地延伸。拉杆202和205沿垂直於拉杆201、203、204和207的方向延伸。以上述接觸窩點38的方式配置接觸窩點138。一對143直通路徑208設置在接觸窩點對137和139之間，一對145直通路徑208設置在接觸窩點對139和141之間。以上述直通路徑108的方式配置直通路徑208。更確切地說，除了接觸窩點138以外，引線框114的所有部分都與半導體晶片120分離開來。以這種方式，體積140限定在引線框114和半導體晶片120之間，結構116與半導體晶片120並排，並分離開來，半導體晶片120限定了它們之間的空隙142，空隙142與體積140成流體連通。利用上述合適的導電黏合劑/結合劑146，將引線框114的一部分144固定連接到結構116上。引線框114和結構116的一部分，延伸出結合劑146，並相互分離開，限定了它們之間的縫隙148。封裝110密封在成型混料186中，成型混料186的輪廓如圖中虛線所示，其是用與成型混料86相同類型的材料製成。儘管在另一個實施例中引線框114是頂部裸露的，但是如第8圖的剖面圖所示，引線框114的頂部並沒有藉由成型混料186裸露出來。
參閱第1圖和第9圖，封裝210中除了接觸窩點238(例如源極窩點)延伸出半導體晶片20的距離比接觸窩點52(例如閘極窩點)延伸出半導體晶片20的距離遠；窩點238也沒有通孔之外，封裝210與封裝10大致相同。因此，結構218的頂部與拉杆301、302、307和303一起，藉由成型混料286裸露出來。因此，封裝210中對應結構19的結構(圖中沒有表示出)用成型混料286密封起來，其頂部沒有像上述結構19那樣裸露出來。 如圖所示，接觸窩點238含有一對著半導體晶片20的最低面237。使用成型混料286之後，最低面237裸露出來，也就是說，成型混料286沒有填充接觸窩點238。然而應明確，某些或全部接觸窩點238都可以含有一開口(圖中沒有表示出)，藉由開口，成型混料286可以傳播並填充接觸窩點238。參閱第11圖至第15圖可以更加全面地理解該內容。然而，用成型混料286填充直通路徑308，這有利於將結構218與成型混料286聯鎖起來。應明確，如果有必要使用成型混料286製備封裝210的話，這時所形成的閘極接觸結構將與結構218具有相同的高度，在此之後，封裝210對應結構19的結構(例如閘極接觸結構，圖中沒有表示出)可以用與結構218類似的方式裸露出來。如第10圖之仰視圖所示，在封裝210的底邊使用了成型混料286之後，結構215和欄杆290-293、294、295、297-299和300會裸露出來。拉杆293、292、291、290、295、297、298和299也可以用作半導體封裝210的引線。
參閱第2圖、第9圖和第11圖，在另一個實施例中，封裝310除了接觸窩點338含有與直通路徑408成流體連通的通道337之外，封裝310與封裝210相同。因此，半導體封裝20像上述結構15那樣，連接到結構315上，結構318和319耦合的半導體晶片20上，結構316和317以與結構18和19相同的方式，耦合到半導體晶片20以及結構16和17上。
參閱第11圖至第15圖，通道337有利於用成型混料386填充接觸窩點338。更確切地說，位於相鄰的接觸窩點338之間的結構318上的直通路徑408，具有一延伸到直通路徑408的通道337。通道337連接直通路徑408兩邊的各接觸窩點338與直 通路徑408流體連通，從結構318的頂面延伸並終止在與結構318頂面的相對面相間隔的地方。以這種方式，成型混料386進入到直通路徑408中，相同的混料沿通道337傳導到接觸窩點338中，與它成流體連通。如第16圖所示之俯視圖中的區域387和389。應明確，如第17圖中的封裝410的結構418的拉杆501、503和507所示，藉由將拉杆401、403和407的末端延伸到遠離頂面364的地方，朝著半導體晶片20向下延伸，結構318具有更加强大的聯鎖功能。更確切地說，封裝410的拉杆501、503和507的一部分並沒有藉由成型混料486的頂部裸露出來，這一部分提供了更大的表面區域，以便與成型混料486鎖定在一起。
參閱第7圖、第15圖、第18圖和第19圖，類似的通道337可以和引線框114一起使用，從而用成型混料586填充接觸窩點138。這可以藉由具有區域587和589的引線框514，填充有成型混料586來表示。引線框514的頂面564包圍著區域587和589，藉由成型混料586裸露出來。如同封裝610的拉杆701、702-704和707所示，藉由將拉杆601、602、603、604和607的延伸到遠離頂面564的地方，引線框514就可以具有更加强大的聯鎖功能。
參閱第11圖和第20圖，雙半導體晶片封裝710可表示為兩引線框堆疊711和713，共同封裝在一公共的成型混料786中。每一引線框堆疊711和713都與封裝310基本相同。因此，這兩半導體晶片720和721包含在封裝710中，引線框堆疊711的結構718以及引線框堆疊713的結構719都藉由成型混料786裸露出來。引線框堆疊711和713都相互分離開來，並相互電絕緣。含有半導體晶片720和721的等效電路的一個示例，如第22 圖所示，分別含有MOSFET、723和725。
參閱第1圖、第11圖、第23圖、第24圖和第25圖，表示雙半導體晶片封裝810的另一個實施例，其中製備了一半橋式電路899。為了這個目的，封裝810要含有兩引線框堆疊811和813。引線框堆疊811包含導電結構815、817、819、823和825，以及半導體晶片821。半導體晶片821包含場效電晶體847，並藉由與上述半導體晶片連接到結構15類似的方式，連接到結構815上。結構819包含多個接觸窩點837、直通路徑807以及通道839，其配置方式與接觸窩點338、通道337和直通路徑408類似。更確切地說，直通路徑807設置在相鄰的接觸窩點837和通道839之間，並且在接觸窩點837和其附近的直通路徑807之間延伸。與上述結構18連接到半導體晶片20上的方式類似，結構819也連接到半導體晶片821上。除了接觸窩點837以外，結構819像上述封裝10那樣，與半導體晶片821分離開來。與上述體積40形成在封裝10中的方式相同，藉由這種方式，體積(圖中沒有表示出)限定在結構819和半導體晶片821之間。結構823與半導體晶片821並排分離開來，半導體晶片821限定了它們之間的空隙842，空隙842與該體積(圖中沒有表示出)成流體連通。結構825與半導體晶片821和結構823並排分離開來。結構817含有一接觸窩點853。與上述結構19連接到半導體晶片20和結構17上的方式相同，結構817耦合到半導體晶片821和結構823上。
引線框堆疊813含有導電結構816、818、820、824和826，以及半導體晶片822。半導體晶片822含有場效電晶體848。與上述結構817、819、823和825，以及引線框堆疊811的半導 體晶片821耦合在一起的方式相同，導電結構818、820、824和826，以及半導體晶片822耦合在一起。為了這個目的，與接觸窩點837、直通路徑807以及通道840的配置方式類似，結構820含有多個接觸窩點838、直通路徑808以及通道840。像上述引線框堆疊811那樣，除了接觸窩點838以外，結構820與半導體晶片822分離開來。與體積40形成在封裝10中的方式相同，以這種方式，體積(圖中沒有表示出)限定在結構820和半導體晶片822之間。但是，結構819與結構820不同，結構819含有一電接觸元件860，該元件從前一電接觸元件開始延伸。一互補的電接觸元件862從結構816開始，朝著接觸元件860延伸，藉由上述任一種合適的導電黏合劑/結合劑，接觸元件耦合在一起。以這種方式，半導體晶片822的場效電晶體848的汲極區，與半導體晶片821的場效電晶體847的源極區電接觸，以形成半橋式電路899。第一和第二引線框堆疊811和813密封在成型混料886中，形成封裝810。半橋式電路可以用於功率轉換、尤其是直流-直流降壓變換器等多種應用。
參閱第11圖、第25圖以及第26圖至第29圖，在另一個實施例中，可以利用封裝910製備半橋式電路899。封裝910包含重疊的半導體晶片900和902。為了這個目的，封裝910含有三個由上述導電材料製成的引線框903、904和905。每對相鄰的引線框903、904和905都具有設置在它們之間的半導體晶片900和902的其中之一。引線框903含有六結構906、907、908、909、910和911。引線框904含有兩結構912和913，這兩結構與結構318和319相同。結構907、910和911分別與結構314、317和316基本相同。與半導體晶片20連接到結構314上的方式 相同，半導體晶片900連接到結構907上。與結構318和319連接到半導體晶片20上的方式相同，結構912和913也與之類似地連接到半導體晶片900上。半導體晶片902的場效電晶體848的汲極區，利用結構912，連接到半導體晶片900的場效電晶體847的源極區。為了這個目的，例如藉由一導電黏合劑/結合劑層914，半導體晶片902的一端電連接到結構912上。要注意的是，半導體晶片902與結構913絕緣，結構913相對於結構912下凹。藉由這種方式，由於半導體晶片902可以非接觸地覆蓋結構912，因此半導體晶片902可以具有一較大的晶片尺寸。
參閱第25圖至第29圖，引線框905含有兩結構920和921。結構920含有兩對分離的接觸窩點922，並有一直通路徑923設置在它們之間。通道924在每對相鄰的接觸窩點922之間延伸，接觸窩點922與設置在每對相鄰的接觸窩點922之間的直通路徑923成流體連通。與上述第15圖所示之接觸窩點338、直通路徑408以及通道337相同，配置接觸窩點922、直通路徑923以及通道924。除了接觸窩點922以外，結構920與半導體晶片902分離開來。以這種方式，體積940限定在結構920和半導體晶片902之間。空洞940鄰近空隙943，空隙943限定在結構920以及結構912和907之間。利用一導電黏合劑/結合劑的層944，結構920與結構906電接觸，利用一導電黏合劑/結合劑的層945，結構921與結構908電接觸與之類似，一導電黏合劑/結合劑層946，將接觸窩點922固定到半導體晶片902上，導電黏合劑/結合劑層947，將結構921的接觸窩點925固定到半導體晶片902上。除了拉杆950-976末端、結構920的頂部以及引線框903的拉杆底部以外，由虛線所示的成型混料986，密封了半導體晶片 900、902、引線框903、904和905。
引線框903的拉杆藉由成型混料986裸露出來，其也作為封裝910的引線。更確切地說，依據第25圖所示之半橋式電路，結構906的拉杆950、951、952和954藉由連接到結構920和結構906上，可以作為半導體晶片902的源極引。與之類似，結構907的拉杆955、957、959、961可以作為半導體晶片900的汲極引線。結構908的拉杆962藉由連接到結構913和結構910上，可以作為半導體晶片902的閘極引線。結構911的拉杆970、975、974藉由連接到結構912和結構911上，可以作為半導體晶片900的源極引線，以及半導體晶片902的汲極引線。沒有用作引線的拉杆的末端，藉由封裝側壁上的成型混料，單獨裸露出來，並遠離封裝的底部。在一類似於第25圖和第26圖所示之半橋式結構中，對於功率應用，半導體晶片900可認為是高端FET，半導體晶片902可認為是低端FET。如第26圖之俯視圖所示，拉杆950-976沿垂直方向延伸，從而在組裝過程中，尤其是批量組裝過程中，具有較好的穩定性和同軸度。
參閱第1圖和第30圖至第32圖，利用批量處理技術，實現了一與封裝10類似之製備封裝示例。藉由這種方式，形成了一類似於引線框12的引線框，作為一引線框陣列1070，如圖中的1071-1074所示。為了便於討論，圖中僅表示出了四引線框。例如，陣列1070可以由四行四列排布的16個引線框構成。陣列1070含有一包圍著陣列1070的框1075。如圖中半導體晶片所示，1076-1079分別連接到上述引線框1071-1074上。類似於引線框14的引線框，也相似地排列在陣列980中，如圖中的引線框981-984所示。配置陣列1070和980，使每一引線框1071-1074 都與引線框981-984的其中之一有關。因此，可能有16個引線框與陣列980有關，但是為了便於討論，僅僅表示出了四個。當陣列1070和980配置得當時，框985包圍著陣列980，並與框1075校準。確切地說，配置陣列1070和980，使其與引線框981-984的其中之一以及相應的半導體晶片1076-1079重疊，並將每一引線框1071-1074與引線框981-984的其中之一以及相應的半導體晶片1076-1079校準，構成一陣列堆疊1086。為了這個目的，框1075含有多個校準孔987，框985含有多個校準突起988。配置突起988和孔987，以便在突起988帶有孔987的其中之一的上方，在陣列1070和980之間建立合適的校準。藉由這種方式，可以同時高效地製備多個封裝。垂直方向上，來自於引線框1071-1074和981-984的多個拉杆，在批量處理時，保持引線框校準。此後，利用成型混料，可以將引線框的陣列分成單獨的封裝。利用引線框的陣列，同時製備封裝的頂部和底部，如第5A圖至第5B圖所示，導致引線框拉杆的末端都藉由成型混料裸露出來。沒有用作引線的拉杆末端，藉由封裝側壁上的成型混料，遠離封裝的底部。
與之類似，為了製備與第26圖至第29圖所示之封裝910類似的引線框結構，可以從如第31圖所示之結構類似的第33圖至第35圖所示之製程開始繼續進行。與第26E圖所示之類似，可以將第二半導體晶片996-999連接到引線框981-984的頂部。然後，具有框995的頂部引線框991-994的陣列990，可以連接到第二半導體晶片996-999上，形成一類似於第26圖所示之封裝910的結構。為了這個目的，如第35圖所示，陣列980的框995的額外的突起989，剛好適合陣列980的框985的突起988的頂 部。成型混料可以形成在引線框堆疊附近，例如藉由鋸割或打孔，將封裝分開。利用引線框陣列同時製備，使每一引線框的拉杆末端藉由成型混料裸露出來。
用於製備第26圖所示之封裝910的堆疊式引線框結構之製程流程如第36圖所示。製程1100從步驟1110開始，製備一底部引線框(可以是一個一起連接在一個框上的底部引線框的陣列)，隨後的晶片步驟1120，將第一半導體晶片連接到底部引線框上。然後，將中間引線框(可以是一個一起連接在一個框上的中間引線框的陣列)連接到第一半導體晶片的頂部，使第一半導體晶片在步驟1130中，位於第一和第二引線框之間。在步驟1140中，第二半導體晶片連接到中間引線框的頂部，在步驟1150中，頂部引線框(可以是一個一起連接在一個框上的頂部引線框的陣列)連接到第二半導體晶片的頂部。在步驟1160中使用成型混料，然後在步驟1170中，例如藉由鋸割或打孔，將半導體封裝分成單獨的封裝，形成如第26圖所示之類似於910的封裝。
儘管本發明的內容已經藉由上述較佳實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附之申請專利範圍來限定。
10‧‧‧多層引線框封裝
15、16、17、18、19‧‧‧結構
20‧‧‧半導體晶片
38‧‧‧接觸窩點
42、50‧‧‧空隙
86‧‧‧成型混料
90、94、99、106‧‧‧拉杆
2-2、3-3‧‧‧線

Claims (21)

  1. 一種引線框封裝，其包含：一第一引線框，該第一引線框是導電的；一第二引線框，與該第一引線框重疊，該第二引線框之一部分與該第一引線框分離開來，該第二引線框是導電的；一設置在該第一引線框和該第二引線框之間之第一半導體晶片，該第一半導體晶片具有電連接到該第一引線框和該第二引線框上之接頭；一第二半導體晶片，接合並電連接到該第二引線框，其中該第二引線框更包含一額外之導電結構，該導電結構電接觸該第一半導體晶片，但不接觸該第二半導體晶片；一第三引線框，與該第一引線框和該第二引線框重疊，是導電的，並與該第二半導體晶片電接觸；以及，所設置之一成型混料，用於密封一部分該引線框封裝。
  2. 如申請專利範圍第1項所述之引線框封裝，其中每一該第一引線框、該第二引線框和該第三引線框都更包含多個拉杆，其中該拉杆之末端藉由封裝側壁上之該成型混料裸露出來。
  3. 如申請專利範圍第2項所述之引線框封裝，其中不作為引線之該拉杆末端，藉由封裝側壁上之該成型混料 裸露出來。
  4. 如申請專利範圍第2項所述之引線框封裝，其中該第一引線框和該第三引線框具有在相互垂直之方向上延伸之該拉杆。
  5. 如申請專利範圍第1項所述之引線框封裝，其中該第一半導體晶片和該第二半導體晶片為功率場效電晶體(FET)。
  6. 如申請專利範圍第5項所述之引線框封裝，其中該第一半導體晶片和該第二半導體晶片藉由該第二引線框，串聯在一起，構成一半橋式電路。
  7. 如申請專利範圍第1項所述之引線框封裝，其中該第二半導體晶片與一部分該額外之導電結構重疊。
  8. 如申請專利範圍第7項所述之引線框封裝，其中該額外之導電結構之頂部從該第二半導體晶片下凹。
  9. 一種引線框封裝，其包含：一第一引線框，該第一引線框是導電的；一第二引線框，與該第一引線框重疊，該第二引線框之一部分與該第一引線框分離開來，該第二引線框是導電的；一設置在該第一引線框和該第二引線框之間之第一半導體晶片，該第一半導體晶片具有電連接到該第一引線框和該第二引線框上之接頭；一第二半導體晶片，接合並電連接到該第二引線框； 一第三引線框，與該第一引線框和該第二引線框重疊，是導電的，並與該第二半導體晶片電接觸；以及，所設置之一成型混料，用於密封一部分該引線框封裝，其中該第二引線框和該第三引線框具有與該第一半導體晶片和該第二半導體晶片分離開來之部分，分別限定各自之一體積，並且具有各自之一直通路徑，在該第二引線框和該第三引線框之一相對面之間延伸，各自之該直通路徑與各自之該體積成流體連通。
  10. 如申請專利範圍第9項所述之引線框封裝，其中每一該第二引線框和該第三引線框都含有多個分離之窩點，每一該窩點由從該相對面當中之一開始，朝向該第一半導體晶片或該第二半導體晶片延伸之一部分來限定，一對該窩點具有一在它們之間延伸之一通道，該通道從該相對面當中之一面開始延伸，終止在與該相對面當中之剩餘一面相間隔之地方。
  11. 一種引線框封裝，其包含：一第一結構，該第一結構是導電的；一第二結構，與該第一結構重疊，該第二結構之一部分與該第一結構分離開來，該第二結構是導電的；一設置在該第一結構和該第二結構之間之半導體晶片，該半導體晶片具有電連接到該第一結構和該第二結構上之接頭，其中該第二結構之一部分與該半 導體晶片分離開來，限定了一體積，並具有一在該第二結構之一相對面之間延伸之直通路徑，該直通路徑與該體積成流體連通；以及所設置之一成型混料，用於密封一部分封裝，其中每一該第一結構和該第二結構都更含有在相互垂直方向上延伸之一拉杆。
  12. 如申請專利範圍第11項所述之引線框封裝，其中該拉杆末端藉由該成型混料裸露出來。
  13. 如申請專利範圍第11項所述之引線框封裝，其中該半導體晶片是一功率場效電晶體(FET)。
  14. 如申請專利範圍第11項所述之引線框封裝，其更包含：一第三結構，該第三結構是導電的，一部分該第三結構與該第一結構在同一平面中；一第四結構，與該第三結構重疊，該第四結構是導電的；以及一設置在該第三結構和該第四結構之間之第二半導體晶片，該第二半導體晶片具有電連接到該第三結構和該第四結構上之接頭，其中該第三結構和該第四結構以及該第二半導體晶片位於在水平方向上鄰近該第一結構和該第二結構之地方。
  15. 如申請專利範圍第14項所述之引線框封裝，其中該第二結構電連接到該第三結構上。
  16. 如申請專利範圍第11項所述之引線框封裝，其中該第二結構含有多個分離之窩點，每一該窩點由從該相對面當中之一面開始，朝向該半導體晶片延伸之一部分來限定，一對該窩點具有一在它們之間延伸之通道，該通道從該第二結構之該相對面當中之一面開始延伸，終止在與該相對面當中之剩餘一面相間隔之地方。
  17. 一種用於製備引線框封裝之方法，其包含：製備一第一引線框；將一第一半導體晶片固定在該第一引線框上；將一第二引線框固定在該第一半導體晶片上，該第一半導體晶片設置在該第一引線框和該第二引線框之間；將一第二半導體晶片固定在該第二引線框上，該第二引線框設置在該第一半導體晶片和該第二半導體晶片之間，並將該第一半導體晶片上之接頭電連接到該第二半導體晶片上之接頭上，其中該第一半導體晶片和該第二半導體晶片為功率場效電晶體(FET)，其中之所以將該第二半導體晶片固定，是為了使一半導體晶片之源極，藉由該第二引線框，電連接到另一半導體晶片之汲極上，其中該第二引線框更包含一額外之導電結構，該導電結構電連接到該第一半導體晶片上，但不連接到該第二半導體晶片上，額外之該導電結構從該第二半導體晶片下 凹；將一第三引線框固定在該第二半導體晶片上，該第二半導體晶片設置在該第二引線框和該第三引線框之間；將該半導體晶片密封在非導電之一成型混料中；以及分離該引線框封裝。
  18. 如申請專利範圍第17項所述之方法，其中每一引線框都含有多個拉杆，其中該分離使多個該拉杆之末端藉由該非導電成型混料裸露出來。
  19. 如申請專利範圍第18項所述之方法，其中某些該拉杆之末端不用作封裝之引線，這些末端藉由封裝之側壁裸露出來。
  20. 如申請專利範圍第18項所述之方法，其中該第二引線框和該第三引線框之一部分更包含沿相互垂直方向延伸之該拉杆。
  21. 如申請專利範圍第17項所述之方法，其中製備該第一引線框更包含製備該第一引線框之一第一陣列，連接到第一框上，其中固定該第二引線框更包含將連接在第二框上之該第二引線框之一第二陣列固定到該第一半導體晶片上，其中固定該第三引線框更包含將連接在第三框上之該第三引線框之一第三陣列固定到該第二半導體晶片 上，以及其中該分離該引線框封裝更包含將引線框之陣列分離成單獨之封裝。
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