TWI472035B - 場元件 - Google Patents
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Description
本發明之實施例是有關於場元件及其應用之高壓半導體元件之操作方法，且特別是有關於一種可有效改良高壓半導體元件的寄生場元件之臨界電壓(Threshold voltage)之場元件結構。
在近幾十年間，半導體業界持續縮小半導體結構的尺寸，並同時改善速率、效能、密度及積體電路的單位成本。對於高壓或超高壓操作之半導體元件(如金屬氧化物半導體MOS)來說，當矽製程中金屬線到其連接的元件之間，在金屬線跨越的某些區域會誘發寄生場元件開啟的問題。也就是說，對MOS電晶體在高壓操作下，受到被開啟的寄生場元件之臨界電壓(Vth)的影響和限制，MOS電晶體的最大操作電壓可能會低於其崩潰電壓。
目前已提出的避免場元件開啟之方法：例如在場元件的高壓N型井中形成墊片(pad)使汲極端和場元件之間沒有壓差，就沒有電流通過，但墊片面積大占空間，且易有引起高壓N型井絕緣隔離失敗的風險。另外，也有利用增加場元件高壓N型井上方氧化物厚度的方式，使高壓N型井在高壓操作下越難產生反轉(channel reverse)，而增加場元件開啟的難度，但此方法增加半導體元件熱製程的時間(形成氧化物)，不但需要額外的熱預算(extra thermal
budge)，其熱累積也可能對其他元件造成不良影響。
因此，如何在不增加任何成本，如額外熱預算和需要額外光罩的時間成本和金錢成本，而能改善場元件之臨界電壓，進而維持應用之高壓半導體元件的最大操作電壓，實為業界努力目標之一。
本揭露係有關於一種高壓半導體元件之場元件及其操作方法，不但不會增加製造成本和元件區域面積，亦可有效地改良高壓半導體元件的寄生場元件之臨界電壓，避免半導體元件高壓操作時場元件開啟。
根據本揭露之一方面，係提出一種場元件(field device)，包括一第一導電型之一基板；一第一井為一第二導電型，係形成於基板內並由基板之表面向下擴展；一第二井，為第一導電型和形成於基板內並由基板之表面向下擴展，第二井鄰接第一井之一側，而基板則位於第一井之另一側；一第一摻雜區為第一導電型，係形成於第二井處並與第一井相隔一距離，其中第一摻雜區之摻雜濃度大於第二井之摻雜濃度；一導線，係電性連接第一摻雜區並跨越(across)第一井之上方；和一導電體(conductive body)，係位於導線和第一井之間，且導電體於導線下方對應地跨越(across)第一井，導電體和導線係電性隔離。
根據本揭露之再一方面，係提出一種高壓半導體元件之操作方法，包括提供具有上述場元件之一高壓半導體元件；當高壓半導體元件操作時，係施加一高壓於導線，且施加一固定偏壓至該導電體，或是不施加任何外部電壓於該導電體。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
在此揭露內容之實施例中，係提出場元件、應用之高壓半導體元件及其操作方法，在不增加成本和元件區域面積的情況下，可有效改良高壓半導體元件的寄生場元件之臨界電壓(Threshold voltage)。
以下係提出多組實施例，配合相關圖式以說明揭露內容中一些，但不是全部，的高壓半導體元件之場元件的態樣。事實上，本發明的各種實施例可用許多不同型態來表示，而不應被此揭露內容之實施例內容所限制；但此揭露內容中所提出的這些實施例係可滿足應用上的需求。再者，實施例中之敘述，如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本發明欲保護之範圍做限縮。在此揭露內容之實施例中，係以高壓金屬氧化物半導體(high voltage metal-oxide-semiconductor，HVMOS)元件及其場元件做說明，但本發明不僅限於此。於橫跨場
元件處的導線和場元件的一高壓井之間形成一導電體(conductive body)，當半導體元件在高壓操作下，導線和讓場元件之間所產生的壓差可以分散在該導電體上，有效改良場元件之臨界電壓。
第1A圖係為依照本揭露第一實施例之一具有場元件之高壓金屬氧化物半導體(HVMOS)元件之局部上視圖。第1B圖係為本揭露第一實施例對應第1A圖之場元件及其高壓金屬氧化物半導體元件之剖面示意圖。請參照第1A圖和第1B圖。HVMOS元件1包括一P型基板111、形成於P型基板111處之N型埋層(N+ Buried Layer，NBL)112、P型井(PW)113、高壓N型井(HVNW)114和131、高壓P型井(HVPW)115、N型體(N-body)116、P型摻雜區(P+ region)121、122和123、N型摻雜區(N+ region)124、和絕緣層126。其中，N型埋層112可提供隔離功能，高壓P型井(HVPW)115位於兩高壓N型井(HVNW)114和131之間。P型摻雜區121位於P型井113處並電性連接至P型基板111，N型摻雜區124位於N型體116處並為一源極端(source)。絕緣層126(如氧化物)係形成於P型井113、高壓N型井114和高壓P型井115上方，並位於P型摻雜區121和N型摻雜區124之間。另一絕緣層126位於P型摻雜區123和N型體116之間，且上方形成一圖案導電層127電性連接至P型摻雜區122以作為一閘極(Gate)。
HVMOS元件1更包括一場元件(field device)13，包括一第一井如高壓N型井(HVNW)131(即第一井為一第二導電型，形成於第一導電型之基板內並由基板表面向下擴展)、一第二井如高壓P型井(HVPW)115(即第二井為第一導電型，形成於基板內並由基板表面向下擴展)、一第一摻雜區如P型摻雜區123(即第一摻雜區為第一導電型)、一導線141係電性連接第一摻雜區(如P型摻雜區123)並跨越(across)第一井(如HVNW 131)之上方；和一導電體(conductive body)133係位於導線141和第一井(如HVNW 131)之間，且導電體133於導線141下方對應地跨越(across)第一井，導電體133和導線141係電性隔離。其中，第二井(如HVPW 115)鄰接第一井(如HVNW 131)之一側，而基板則位於第一井之另一側。第一摻雜區(如P型摻雜區123)形成於第二井處並與第一井相隔一距離，其中第一摻雜區之摻雜濃度大於第二井之摻雜濃度。
再者，場元件13更包括一第一絕緣層136位於第一井(如HVNW 131)上方並延伸至第一摻雜區(如P型摻雜區123)，其中，導電體133係位於第一絕緣層136上方。第一絕緣層136例如是一場氧化層(FOX)。一實施例中，場元件13可包括一第一中間介電層(first ILD)137於第一絕緣層136和導電體133之間；也可以是第一絕緣層136直接填滿第一井(如HVNW 131)和導電體133之間。一實施例中，場元件13更包括一第二絕緣層138，如第二中間介電層(second ILD)，位於導線141和導電體133之間，使導電體133和導線141電性隔離。第一中間介電層(first
ILD)137和第二絕緣層138例如是氧化物。
在一實施例中，導線141例如是一頂部金屬線(top metal line)；導電體133的材料例如是多晶矽、金屬如鋁、銅、銀...等、或任何導電材料，可以在原來製程中適當地加入導電體133圖案之製作，而無需要增加額外的製程和區域。
在一實施例中，導電體133的形態例如是一導電環(conductive ring)，環設於第二井如HVPW 115之周圍和位於導線141下方，如第1A圖所示。但本發明並不以此為限，導電體133的實施態樣可以是各種形狀的環狀如方形、圓形、橢圓形或其他形狀，或是前述環狀的局部圖案，或是不干擾到其他元件的整面型態，都可以達到分散壓差而有效改良場元件之臨界電壓之效果。在第一實施例中，應用之HVMOS元件1在高壓下操作時，導電體133係無須外接任何偏壓。
在上述實施例中，係分別以P型和N型為第一導電型和第二導電型，即場元件13包括之基板為P型基板111，第一井為高壓N型井(HVNW)131，第二井為高壓P型井(HVPW)115，實施例所提出之場元件13結構可以使P-N-P的N區域(HVNW 131)避免產生反轉現象而形成開啟的一電流通路。但本發明並不以此為限，第一導電型和第二導電型亦可分別為N型和P型，第一井可以是一高壓
P型井(HVPW)，第二井可以是一高壓N型井(HVNW)，其構成的N-P-N的P區域避免產生反轉現象，避免場元件開啟。
第2A圖係為依照本揭露第二實施例之一具有場元件之高壓金屬氧化物半導體(HVMOS)元件之局部上視圖。第2B圖係為本揭露第二實施例對應第2A圖之場元件及其高壓金屬氧化物半導體元件之剖面示意圖。第2A、2B圖中，與第1A、1B圖相同之元件係使用同樣或類似的元件標號，且相同元件請參照第一實施例，在此亦不再贅述。
第二實施例的場元件23，其導電體233同樣設置於導線141下方，但導電體233更電性連接至一外部電壓源，可施加一固定偏壓至該導電體233。其製法亦可以在原來製程中適當地加入導電體233圖案之製作，而無需要增加額外的製程和區域。
第二實施例中，導電體233例如是浮閘金屬(floating metal)或是具固定偏壓之導電環。當應用之HVMOS元件在高壓下操作時，為浮閘金屬之導電體233或是提供一固定偏壓(fixed voltage bias)至導電體233(以強迫通道區維持特定電壓)，都可有效避免場元件23開啟。一實施例中，例如當導線141施以-150V時，導電體233係施以0V、-10V、-20V、-30V、-40V、-70V、-80V…等或其他之固定
偏壓值(固定偏壓值係視實際應用條件所需而定，並不侷限於該些數值)。
第3圖係為本揭露第三實施例之場元件之剖面示意圖。第3圖中，與第1A-2B圖相同之元件係使用同樣或類似的元件標號，且相同元件請參照前述實施例，在此不再贅述。
第三實施例中，場元件33之導電體333仍設置在第一井(如HVNW 131)和導線141之間；且場元件33更包括一第二摻雜區332，係形成於第一井(如HVNW 131)內並中斷第一井之連續，第二摻雜區332與(例如為第二導電型)第一井具有相同的導電態，且第二摻雜區332之摻雜濃度大於第一井之摻雜濃度，且第三實施例之第二摻雜區332係與導電體333電性連接。一實施例中，第二摻雜區332例如是一重摻雜區(heavily doped region)。第二摻雜區332仍使第一井(如HVNW 131)具有良好的隔離狀態。
如第3圖所示，導電體333例如是包括一主體部333a和連接之一柱體部(pillar portion)333b，柱體部333b向下延伸和穿過第一絕緣層136以與第二摻雜區332連接。其製法亦可以在原來製程中適當地加入導電體333圖案之製作，而無需要增加額外的製程和區域。
在第三實施例中，應用之HVMOS元件在高壓下操作時，導電體333例如是如第一實施例所述之無須外接任何偏壓，即可有效避免場元件33開啟。
再者，上述實施例中係以單層之導電體(如133、233、333a)為例作說明，但本發明並不以此為限，也可以使用一複合層作為應用之導電體。第4圖係為本揭露相關實施例其中五種場元件態樣之剖面示意圖。如第4圖所示，本揭露可使用如單層多晶矽432(如PL2)、433(如PL3)作為導線141下方之導電體，其中單層多晶矽432係直接形成於第一絕緣層136上；而單層多晶矽433與導線141之間則以中間介電層(ILD，例如氧化物)電性隔離，並與第一絕緣層136之間相隔一間距而以中間介電層隔開。單層多晶矽或如金屬等導電體都可以避免場元件在高壓操作下不當開啟所造成的通道反轉。再者，如第4圖所示，本揭露亦可使用複合層，例如兩層多晶矽夾設一絕緣層之PIP複合層435、或兩層金屬層夾設一絕緣層之MIM複合層436、或一層多晶矽437a搭配一層金屬層437b之複合層437、或一層多晶矽和一層金屬層夾設一絕緣層(未顯示)等之組合，都可以避免場元件在高壓操作下不當開啟所造成的通道反轉。其中，PIP複合層435例如是直接形成於第一絕緣層136上；MIM複合層436例如是與第一絕緣層136之間相隔一間距而以中間介電層隔開；多晶矽437a和金屬層437b搭配之複合層437例如是多晶矽437a直接形成於第一絕緣層136上，多晶矽437a與金屬層437b
間係以中間介電層隔開。然而，本揭露並不僅限於此，也可以根據上述實施例和實際應用之條件變化與調整而產生其他應用態樣。
上述實施例之應用十分廣泛，例如PN接面(PN junction)、雙極性接面電晶體(bipolar junction transistor,BJT)、金氧半場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)、汲極延伸金氧半導體(extended drain MOS，ED N/PMOS)、側向擴散型金氧半導體(lateral diffused MOS，LD N/PMOS)、雙擴散汲極金氧半導體(double diffused drain MOS，DDD N/PMOS)、輕摻雜汲極金氧半導體(lightly-doped drain MOS，LDD N/PMOS)、COOLMOSTM
、垂直雙擴散金氧半導體(vertical double-diffused MOS，VDMOS)、絕緣閘雙極電晶體(insulated gate bipolar transistor，IGBT)...等等各種有寄生場元件開啟問題的半導體元件，都可以應用如上述實施例之在導線如頂部金屬線下方設置一導電體，或是在高壓元件操作時對所設置之導電體施加一固定偏壓，或是將導電體電性連接至第一井(如HVNW 131)內之一高濃度摻雜區(與HVNW 131相同的導電態)，都可有效避免場元件開啟。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動
與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧HVMOS元件
111‧‧‧P型基板
112‧‧‧N型埋層
113‧‧‧P型井
114、131‧‧‧高壓N型井
115‧‧‧高壓P型井
116‧‧‧N型體(N-body)
121、122、123‧‧‧P型摻雜區
124‧‧‧N型摻雜區
126‧‧‧絕緣層
127‧‧‧圖案導電層
13、23、33‧‧‧場元件
141‧‧‧導線
133、233、333‧‧‧導電體
333a‧‧‧主體部
333b‧‧‧柱體部
136‧‧‧第一絕緣層
137‧‧‧第一中間介電層(first ILD)
138‧‧‧第二絕緣層
332‧‧‧第二摻雜區
422、423‧‧‧單層多晶矽
435、436、437‧‧‧複合層
437a‧‧‧多晶矽
437b‧‧‧金屬層
第1A圖係為依照本揭露第一實施例之一具有場元件之高壓金屬氧化物半導體(HVMOS)元件之局部上視圖。
第1B圖係為本揭露第一實施例對應第1A圖之場元件及其高壓金屬氧化物半導體元件之剖面示意圖。
第2A圖係為依照本揭露第二實施例之一具有場元件之高壓金屬氧化物半導體(HVMOS)元件之局部上視圖。
第2B圖係為本揭露第二實施例對應第2A圖之場元件及其高壓金屬氧化物半導體元件之剖面示意圖。
第3圖係為本揭露第三實施例之場元件之剖面示意圖。
第4圖係為本揭露相關實施例其中五種場元件態樣之剖面示意圖。
1‧‧‧HVMOS元件
111‧‧‧P型基板
112‧‧‧N型埋層
113‧‧‧P型井
114、131‧‧‧高壓N型井
115‧‧‧高壓P型井
116‧‧‧N型體(N-body)
121、122、123‧‧‧P型摻雜區
124‧‧‧N型摻雜區
126‧‧‧絕緣層
127‧‧‧圖案導電層
13‧‧‧場元件
131‧‧‧高壓N型井
133‧‧‧導電體
136‧‧‧第一絕緣層
137‧‧‧第一中間介電層
138‧‧‧第二絕緣層
141‧‧‧導線
Claims (9)
- 一種場元件(field device)，包括：一第一導電型之一基板；一第一井為一第二導電型，係形成於該基板內並由該基板之表面向下擴展；一第二井，為該第一導電型和形成於該基板內並由該基板之表面向下擴展，該第二井鄰接該第一井之一側，而該基板則位於該第一井之另一側；一第一摻雜區為該第一導電型，係形成於該第二井處並與該第一井相隔一距離，其中該第一摻雜區之摻雜濃度大於該第二井之摻雜濃度；一導線，係電性連接該第一摻雜區並跨越(across)該第一井之上方；和一導電體(conductive body)，係位於該導線和該第一井之間且於該導線下方對應地跨越(across)該第一井，該導電體和該導線係電性隔離；一第一絕緣層位於該第一井上方並延伸至該第一摻雜區，其中該導電體係位於該第一絕緣層上方且跨越該第一絕緣層。
- 如申請專利範圍第1項所述之場元件，其中該導電體係電性連接至一電壓源，可施加一固定偏壓至該導電體。
- 如申請專利範圍第1項所述之場元件，更包括一 第二摻雜區為該第二導電型，係形成於該第一井處並中斷該第一井之連續，且該第二摻雜區之摻雜濃度大於該第一井之摻雜濃度，該第二摻雜區係與該導電體電性連接。
- 如申請專利範圍第3項所述之場元件，其中該導電體包括一柱體部(pillar portion)向下延伸和穿過該第一絕緣層以與該第二摻雜區連接。
- 如申請專利範圍第1項所述之場元件，其中該第一絕緣層為一場氧化層。
- 如申請專利範圍第1項所述之場元件，更包括一第一中間介電層(first ILD)於該第一絕緣層和該導電體之間。
- 如申請專利範圍第1項所述之場元件，更包括一第二絕緣層位於該導線和該導電體之間，使該導電體和該導線電性隔離。
- 如申請專利範圍第7項所述之場元件，其中該第二絕緣層係為一第二中間介電層(second ILD)。
- 如申請專利範圍第1項所述之場元件，其中該導電體係為單層之一多晶矽或一金屬層。
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- 2012-07-30 TW TW101127453A patent/TWI472035B/zh not_active IP Right Cessation
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Also Published As
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