[go: up one dir, main page]

TWI472025B - 矽基的光電電路 - Google Patents

矽基的光電電路 Download PDF

Info

Publication number
TWI472025B
TWI472025B TW99101219A TW99101219A TWI472025B TW I472025 B TWI472025 B TW I472025B TW 99101219 A TW99101219 A TW 99101219A TW 99101219 A TW99101219 A TW 99101219A TW I472025 B TWI472025 B TW I472025B
Authority
TW
Taiwan
Prior art keywords
semiconductor
layer
transistor device
seed layer
entire entire
Prior art date
Application number
TW99101219A
Other languages
English (en)
Other versions
TW201114025A (en
Inventor
肯默 泰巴塔拜
傑弗瑞 拉羅奇
華勒瑞 凱柏
約翰 貝登柯特
凱莉 伊普
Original Assignee
雷森公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 雷森公司 filed Critical 雷森公司
Publication of TW201114025A publication Critical patent/TW201114025A/zh
Application granted granted Critical
Publication of TWI472025B publication Critical patent/TWI472025B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
    • H01S5/0261—Non-optical elements, e.g. laser driver components, heaters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
    • H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2301/00—Functional characteristics
    • H01S2301/17—Semiconductor lasers comprising special layers
    • H01S2301/173—The laser chip comprising special buffer layers, e.g. dislocation prevention or reduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/021—Silicon based substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/023—Mount members, e.g. sub-mount members
    • H01S5/02325—Mechanically integrated components on mount members or optical micro-benches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
    • H01S5/0262—Photo-diodes, e.g. transceiver devices, bidirectional devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/2205—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers
    • H01S5/2214—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers based on oxides or nitrides

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Light Receiving Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Lasers (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

矽基的光電電路 [相關申請案之交互引用]
本申請案關於在與本專利申請案同日申請之共同申請專利申請案美國專利申請案第(專利代理人卷號RTN2-207PUS)號，其全部標的以引用方式包含於此。
本發明主要有關於矽基光電電路。
如此技藝中已知，隨著Si CMOS VLSI整合能力超過一百萬電晶體之程度，在晶片各個部份內、個別晶片之間、及印刷電路版之間的電性信號之通訊在速度及耗電量上面臨嚴重的挑戰。使用光子來取代電子已成為此問題之最佳解答。在Si技術中整合被動光學構件已有所進展，如諸多美國專利中所記述，例如美國專利案第7,374,106、7,286,726、7,057,256、6,930,82、5,767,539、6,154,475、7,321,713、及7,057,256號。
同樣如此技藝中已知，已提出連同已確立之光纖的垂直腔表面發射雷射(VCSEL)及PIN光電二極體，如下段落所述為非常高速信號之短距離通訊且同時維持低耗電量的最佳解答。III-V族VCSEL已被認定為短距離光學通訊之最恰當及理想的裝置，還有各種其他應用，參見例如：於2001年10月21日至24日之第23年度砷化鎵積體電路討論會(Gallium Arsenide Integrated Circuit(GaAs IC)Symposium)技術文摘(Annual Technical Digest)第53至56頁中由Gulden,K. H.、Brunner,M.、Eitel,S.、Gauggel,H. P.、Hovel,R.、Hunziker,S.、及Moser,M.所著之「高速光學鏈結之VCSEL陣列(VCSEL arrays for high speed optical links)」、於1999年3月至4月之電氣電子學會之量子電子中的選題期刊(IEEE Journal of Selected Topics in Quantum Electronics)第5冊第2期第184至192頁中由Kosaka,H.所著之「(高速平行電鏈結之2維VCSEL的智慧整合及封裝(Smart integration and packaging of 2D VCSEL’s for high-speed parallel links)」、及於2004年6月1至4日之電子構件及技術會議第54次會議記錄(Electronic Components and Technology Conference 2004. Proceedings 54th )第2冊第1371至1375頁中由Nakayama,H.、Nakamura,T.、Funada,M.、Ohashi,Y.、Kato,M.所著之「家用網路及印表機用之780nm VCSEL(780nm VCSELs for home networks and printers)」。
隨著矽基底上之III-V族化合物生長的近年來之進步，現可設想得到含有VLSI電路之Si基底上VCSEL裝置及光偵測器的異質生長。參見例如於2007年7月電子文學(Electronics Letters)第43冊第14號中由T. Ashley、L. Buckle、S. Datta、M. T. Emeny、D. G Hayes、K. P. Hilton、R. Jefferies、T. Martin、T. J. Philips、D. J. Wallis、P. J. Wilding、及R. Chau所著之「針對超高速低功率邏輯應用之矽上異質InSb量子井電晶體(Heterogeneous InSb quantum well transistors on silicon for ulta-high speed,low power logic applications)」、於2007年IEEE電子裝置文學(IEEE Electron Device Letters)第28冊第8號第685至687頁中由S. Datta、G. Dewey、J. M. Fastenau、M. K. Hudait、D. Loubychev、W. K. Liu、M. Radosavljevic、W. Rachmady、及R. Chau所著之「矽基底上之超高速0.5V供應電壓In0.7Ga0.3As量子井電晶體(Ultrahigh-Speed 0.5 V Supply Voltage In0.7Ga0.3As Quantum-Well Transistors on Silicon Substrate)」、及於2007年國際電子裝置會議(IEDM)技術文摘第625至628頁中由M. K. Hudait、G. Dewey、S. Datta、J. M. Fastenau、J. Kavalieros、W. K. Liu、D. Lubyshev、R. Pillarisetty、W. Rachmady、M. Radosavljevic、T. Rakshit、及Robert Chau之「針對高速及低電壓(0.5V)邏輯應用之使用薄(<2um)合成緩衝架構的矽基底上的增強模式In0.7Ga0.3As量子井電晶體的異質整合(Heterogeneous Integration of Enhancement Mode In0.7Ga0.3As Quantum Well Transistor on Silicon Substrate using Thin(<2um) Composite Buffer Architecture for High-Speed and Low-Voltage(0.5V) Logic Applications)」。
然而，此先見受到VCSEL取向附生結構可能為數微米(2 um至10 um)厚之事實阻礙，且因而與CMOS VLSI電路平面拓樸及互連不相容。
根據本發明之一實施例，提供一種半導體結構，包含：基底、在該基底之上表面上方的晶種層、設置在該晶種層之上表面上方的半導體層、在該半導體層中之電晶體裝置、以及設置在該晶種層之底表面上的光電結構。
藉由此種配置，由於光電裝置形成在底表面上，在VLSI電路製造期間不會妨礙晶圓之前側，可保留前表面之平坦性。這允許前側程序根據熟悉Si CMOS VLSI互連技術人士皆知的已確立的多層金屬化法進行。若光學元件生長在上表面上，會嚴重妨礙上表面的平坦性且這會導致整合光學元件與標準CMOS VLSI電路之顯著的成本及複雜度。
在一實施例中，該基底中具有開口，此開口從該基底的底表面延伸並止於該晶種層的底表面上。
在一實施例中，該光電結構包含III-V族結構。
在一實施例中，該基底為IV族材料。
在一實施例中，該光電結構包含光子偵測結構或光子發射結構。
在一實施例中，該基底為矽。
在一實施例中，該電晶體設置在該半導體層之第一區的上表面部分中，以及其中該半導體層具有在該半導體層之第二橫向間隔區中的開口，該半導體層中之此開口從該半導體層之該上表面部分延伸並止於該光電結構上方之該晶種層上。
在一實施例中，光線通過該半導體層中之該開口。
在一實施例中，該結構包括至該電晶體的電性接點，該些接點設置在該半導體層之該上表面部分上方，以及至該光電結構的光電電性接點，該光電電性接點設置在該半導體層之該上表面部分上方。
在一實施例中，該晶種層為鍺。
在一實施例中，提供一種半導體結構，具有一層材料、設置在該層材料上方之半導體層，該半導體層具有形成於其中之電晶體、以及設置在該層材料下方之光電裝置。
在一實施例中，該電晶體面向該結構的上側且該光電裝置面向該結構的後側。
在一實施例中，該電晶體具有面向該結構之前側的主動區以及其中該光電裝置具有面向該結構之後側的主動區。
在一實施例中，該電晶體面向該結構的上側且該光電裝置面向該結構的後側。
在一實施例中，該電晶體具有面向該結構之前側的主動區以及其中該光電裝置具有面向該結構之後側的主動區。
在附圖及下列實施方式中提出本發明之一或更多實施例的細節。將從說明及圖示及從申請專利範圍顯見本發明之其他特徵、標的、及優點。
茲參照第1圖，半導體結構10顯示成具有半導體，在此為大塊矽，基底12、設置在基底10之上表面上的第一絕緣層14，在此為二氧化矽、形成在第一絕緣層14的上表面上之晶種層16，在此例如為N+鍺(Ge)、設置在晶種層16的上表面上之第二絕緣層18，在此為二氧化矽、及設置在第二絕緣層18上之半導體層20，在此為具有例如每cm3 1x1016 之摻雜的N或P型導電之大塊矽或取向附生生長層，在此皆使用晶格設計基底上之矽(SOLES)所形成，此描述於：由Dohrman等人公開於材料科學及工程(Materials Science and Engineering)B135(2006)第235-237頁中之名稱為「作為CMOS及光電裝置之單塊整合的平台之晶格設計基底上的矽(SOLES)之製造(Fabrication of silicon on lattice-engineered substrate(SOLES) as a platform for monolithic integration of CMOS and optoelectronic devices)」的文獻、於2008年6月26日公開之美國專利申請案公開第US 2008/0149915 A1號、及於2008年6月26日公開之美國專利申請案第2008/0149915 A1號、及由Herrick等人公開於材料研究協會討論會記錄(Material Research Society Symposium Proceedings)、第1068冊、材料研究協會(Materials Research Society)(1068-C02-10)之名稱為「矽上III-V族裝置之直接生長(Direct Growth of III-V族Devices on Silicon)」的文獻中。
使用任何傳統處理在半導體層20中形成一對CMOS電晶體22及24。在此，一P井用於具有NMOS源極/汲極區19用之N+佈植物及PMOS源極/汲極區23用之N+佈植物之NMOS電晶體22。PMOS電晶體24具有淺(LLD)佈植區25且NMOS電晶體22具有淺(LLD)佈植區27。電晶體22及24藉由二氧化矽之淺區26電性隔離。有一薄閘極氧化物(二氧化矽)層28及裝置互連用之第一級介電質21，如二氧化矽、PSG或BPSG。針對NMOS及PMOS電晶體22及24兩者有多晶矽閘極33。針對NMOS及PMOS電晶體22及24兩者有至多晶矽閘極33之矽化物歐姆接點32。有與NMOS源極/汲極區19及PMOS源極/汲極區23歐姆接點之鎢拴34。
有額外的介電質層30，如SiO2 ，加以沈積以自結構10之前側保護CMOS電晶體22及24。鎢(W)拴34作為至矽化物32之第一級金屬互連。針對NMOS及PMOS電晶體22及24兩者有側壁間隔體29(二氧化矽及/或氮化矽)。
在層30上有介電質層45，以及在鎢拴34上有薄PVD(物理蒸氣沈積)或ALD(原子層沈積)沈積之TiN及/或TaN擴散阻障層62。在鎢拴34上有第一級Cu金屬化物64。如所示，有一CMOS較高級金屬化層47。
在基底12之底表面53上有一SiO2 絕緣層49及在層49及一光電結構44上有一Pt/TiW金屬化層51以提供電極給結構44。如所示，金屬化層51藉由介電質層49及例如SiO2 、Si3 N4 之介電質層56與基底12隔離。
如所示，有穿透矽層20所形成之深溝隔離區40(SiO2 或多晶矽及SiO2 )。
基底12中具有開口42，此開口42從基底12之底表面53延伸、經過第一絕緣層14、並止於晶種層16的底表面上。光電結構44係設置在晶種層16的底表面上。在此，光電結構44包含III-V族結構。光電結構44可為發光結構或光偵測結構。注意到發光結構可形成於結構10之一區域中且光偵測結構可形成在結構10之另一區域中。
詳言之，概略參照第1A及1B圖，第1A圖更詳細地顯示形成為發光結構島狀物的島狀物44之剖面，包括生長在Ge晶種層16上之統整示為層44a的較低N+緩衝層及N+ AlGaAs散佈之布拉格反射器(DBR)層、生長在層44a上統整示為層44b的中間AlGaAs間隔體及InGaAs主動(亦即雷射)區(具有約0.85-1.0微米波長之約1-20%銦)層、及生長在層44b上之上P+ AlGaAs/GaAs DBR層44c，島狀物44之總厚度在此為2.0至10微米。第1B圖更詳細地顯示形成為光偵測結構PIN光偵測器44’的島狀物44之剖面，具有N+緩衝層44’a、用於吸收光(具有約1.0 um波長之約20%銦)之本質區層44’b、及P+接觸層44’c，島狀物44’之總厚度在從0.5 um至10微米的範圍中。
注意到電晶體22及24係設置在半導體層20之第一區的上表面部分中，且半導體層20具有用來使光線穿過之開口46，其為半導體層20之上表面部分的橫向間隔區，半導體層20中之此開口46從半導體層20之上表面部分延伸、穿過第二絕緣層18、並止於晶種層16。
有與光電結構44電性接觸之環狀電極55，在此為Ti/Al。注意到薄PVD或ALD沈積之TiN或TaN擴散阻障層62係在Ti/Al電極55上。另注意到Cu鍍覆層64係在TiN或TaN擴散阻障層62上。
在結構44上有非必要之抗反射層57。
因此，結構10包括其中具有面向基底之前側的主動區(如源極及汲極區)之電晶體裝置，及具有面向結構後側的主動區之光電結構44(如光接收或產生表面44a至44c)。詳言之，晶種層16具有設置在層16上方之半導體層20，此半導體層20具有形成於其中之電晶體22及24，且光電裝置44設置在晶種層16下方。
茲參照第2A至2L圖，首先注意到如所示般在CMOS閘極形成前形成SiO2 或多晶矽及SiO2 之深溝隔離區40。接著，在首先形成具有CMOS電晶體22及24及鎢(W)拴34的第1圖之結構的部份之後，薄(0.05 um至0.50 um)於Si CMOS電晶體22及24上方及任何其他Si電路(未圖示)上方沈積保護介電質層30。
接下來，如第2B圖中所示翻轉Si晶圓結構10以用於「後側處理」(第2A圖)。使用標準微影技術在Si基底12的後側上沈積並圖案化介電質層49(第1及2B圖，如SiO2 )，以用來界定光電裝置(光子裝置(如垂直腔表面發射雷射(VCSEL)、發光二極體結構等等))的III-V族島狀物44之開口42。之後從後側蝕刻開口42(第1及2B圖)穿過矽層12及穿過絕緣層14以到達並暴露出Ge晶種層16。針對此程序步驟可使用乾及濕蝕刻技術的結合。例如，可乾蝕刻Si層12並可濕蝕刻SiO2 層14。因此，蝕刻進而移除SiO2 及由SiO2 隔離之Si的部份下至晶種層16的表面。雖然晶種層16在此為鍺(Ge)，本發明同樣應用至任何晶種層，包括Si基底本身。非必要地，可在介電質層49沈積之前薄化顯示在第2B圖中之Si晶圓。
接下來，茲參照第2C圖，形成III-V族的光子裝置島狀物44生長(在此例如為VCSEL裝置)連同後續之介電質層49上的任何多結晶III-V族生長之移除/蝕刻。島狀物44之更詳細的剖面係顯示在第1A圖以包括生長在Ge晶種層16上之統整示為層44a的較低N+緩衝層及N+ AlGaAs散佈之布拉格反射器(DBR)層、生長在層44a上統整示為層44b的中間AlGaAs間隔體及InGaAs主動(亦即雷射)區(具有約0.85-1.0微米波長之約1-20%銦)層、及生長在層44b上之上P+ AlGaAs/GaAs DBR層44c，島狀物44之總厚度在此為2.0至10微米。針對III-V族島狀物44生長可利用各種生長方法，如MBE、MOCVD、CVD、或上述之修改的形式且本發明可同樣應用至這些生長技術之一或全部。透過熟悉Si VLSI電路製造技藝之人士已知的深溝隔離區40來實現III-V族裝置及Si電路之間的電性隔離。
第2D圖顯示在後側保護介電質層56沈積後之剖面圖。此介電質層56可為SiO2 、Si3 N4 、SiOx Ny 或上述之任何適當結合。
接下來，將Si晶圓翻回其正常面，亦即第2E圖中所示之前側。接著沈積薄SiN硬遮罩層45。層45的厚度可在0.03 um至0.5 um的範圍之間。使用熟悉Si VLSI處理技藝人士已知的微影(光阻遮罩，未圖示)及蝕刻技術，打開環形接觸洞或開口58以完全穿透層45、30、21、20、18至Ge晶種層16，且在不移除光阻遮罩(未圖示)下，沈積並升高Ti/Al層55以形成至Ge晶種層16的環形歐姆接點洞。可經由長距離噴鍍法、電子束蒸發或任何其他適當的方法來進行此沈積方法。Ti/Al環形接點至Ge晶種層16的燒結經由Ge晶種層16形成至VCSEL N+區44a(第1A圖)的低電阻歐姆接點。選擇Ti/Al金屬層55厚度使其與層21水平上對齊(亦即在相同高度)(第1圖)。燒結溫度較佳在400 C或更低。
第2F圖顯示在層45及30中打開針對Si NMOS及Si PMOS電晶體22及24之至W拴34(第1圖)的接觸洞60及至環形Ti/Al金屬電極55的接觸洞之後的剖面圖。
第2G圖顯示在如TiN、TaN、TaN/Ta之擴散阻障層62的沈積後的剖面圖。這些擴散阻障金屬氮化物及金屬氮化物與金屬之結合為熟悉Si VLSI製造技藝人士已知者。可透過各種方法，如「物理蒸氣沈積(PVD)」或「原子層沈積(ALD)」來進行沈積。
第2H圖顯示在銅(Cu)晶種層64沈積、銅電鍍、及銅化學機械研磨及平面化後的剖面圖。這些步驟，如第2H圖中所示(層64)，為熟悉Si VLSI製造技藝人士已知者。此時，晶圓與在第一銅(Cu)互連後的標準Si CMOS VLSI晶圓相同。可使用利用熟悉此技藝人士已知的Si VLSI電路之標準處理方法來進行所有後續的金屬互連步驟(從第二層Cu基互連至第十層Cu基互連)。在第2I圖中這些高層互連圖示為層47。亦如第2I圖中所示，注意到至VCSEL之N+側的環形歐姆接點55連接至CMOS電路且使用負邏輯(邏輯零=負電壓，如-1.5至-3V，邏輯一=零伏特)來驅動VCSEL。
接著，如第2J圖中所示將Si晶圓翻轉至其後側並且使用乾蝕刻、濕蝕刻、或兩者之結合蝕刻掉後側曾上的保護介電質層56以暴露出VCSEL 44的P+側/區44c(第1A圖)。
第2K圖顯示在Si晶圓的整個後側上沈積Pt/TiW或僅Pt金屬層51並在400 C或更低燒結之後的剖面圖。Pt或Pt/TiW層51提供至VCSEL 44的P+側/區44c(第1A圖)之低電阻歐姆接點。
第2L圖顯示在Si晶圓的前側上及在VCSEL N+側/區的頂部上之光學窗層46的非必要打開。注意到窗46穿透裝置頂部上之晶種層16。移除Ge晶種層16，注意到層57顯示為接觸層44以避免VCSEL光衰減，其具有0.85至1.0 um的自由空間波長。非必要的抗反射性塗層57亦顯示於第1圖中。
有關於形成PIN光偵測裝置，此裝置與VCSEL之間的唯一最大不同為III-V族取向附生層結構。PIN發光二極體(亦稱為光偵測器)之層結構係顯示於第1B圖中。在生長發光二極體取向附生層結構後，後續處理與已針對VCSEL裝置所述的相同。
茲參照第3圖，其顯示根據本發明之另一實施例的針對多種成像應用範圍之與CMOS電路整合的後側照明III-V族發光二極體的剖面圖。在此，CMOS電晶體面向結構之上側且光電裝置面向結構的後側。因此，CMOS電晶體具有面向結構之前側的主動區且其中光電裝置具有面向結構之後側的主動區。
茲參照第3A圖，此第3A圖顯示在處理第2D圖中所示的結構後之剖面圖。因此，在形成第2D圖中所示的結構後，形成接觸洞53之開口(使用光阻遮罩層，未圖示)以到達Ge晶種層16，之後沈積並升高Ti/Al用於形成至Ge晶種層16的接點55’。注意到選擇Ti/Al接點55’厚度以與層30對齊。
接著，開口60係在經由硬遮罩45及SiO2 層30的接觸洞之開口中以到達接點W拴34，如第3B圖中所示。
接著，薄PVD或ALD(原子層沈積)沈積之TiN及/或TaN擴散阻障層62，如第3C圖中所示。
接著，藉由Cu鍍覆及化學機械研磨(CMP)形成VLSI CMOS電路的第一級Cu金屬化層64，如第3D圖中所示。
形成較高級CMOS VLSI金屬化層47以完成前側，如第3E圖中所示。
接著，蝕刻後側保護介電質層56至發光二極體P+區44，如第3F圖中所示。
接著，形成至VCSEL P+區之Pt/TiW歐姆接點金屬化層51，如第3G圖中所示，其中最終結構顯示於第3圖中。
已經描述本發明之各種實施例。然而，可理解到可做出各種變更而不背離本發明之精神與範疇。例如，可以鋁層代替銅層64，使用噴濺鋁沈積及減法圖案化。進一步，本發明之應用不限於在Si基底上生長III-V族化合物的特定方法。因此，雖然為了描述本發明而在此使用晶格設計基底上之矽「SOLES」，但須強調的是本發明可應用至意圖用於與CMOS VLSI電路異質整合的基於Si之基底上的III-V族生長之任何現存或未來可行的方法。依此，其他實施例係在下列申請專利範圍之範疇內。
10．．．半導體結構
12．．．基底
14．．．第一絕緣層
16．．．晶種層
18．．．第二絕緣層
19．．．NMOS源極/汲極區
20．．．半導體層
21．．．第一級介電質
22、24．．．CMOS電晶體
23．．．PMOS源極/汲極區
25、27．．．淺(LLD)佈植區
26．．．淺區
28．．．薄閘極氧化物層
29．．．側壁間隔體
30．．．介電質層
32．．．歐姆接點
33．．．多晶矽閘極
34．．．鎢拴
40．．．深溝隔離區
42．．．開口
44．．．島狀物
44a、44b、44c．．．層
44’．．．光偵測器
44’a．．．N+緩衝層
44’b．．．本質區層
44’c．．．P+接觸層
45．．．介電質層
46．．．開口
47．．．CMOS較高級金屬化層
49．．．絕緣層
51．．．Pt/TiW金屬化層
53．．．底表面
55．．．環狀電極
55’．．．接點
56．．．介電質層
57．．．抗反射層
58．．．接觸洞或開口
60．．．接觸洞
62．．．擴散阻障層
64．．．第一級Cu金屬化物
第1圖為顯示具有電性配置之半導體結構的剖面圖，該電性配置係用於驅動根據本發明之與CMOS VLSI電路異質整合的III-V族VCSEL；
第1A圖為生長在第1圖之結構的晶種層上面向第1圖之結構的後側之垂直腔表面發射層(VCSEL)的剖面圖；
第1B圖為生長在第1圖之結構的晶種層上面向第1圖之結構的後側之PIN光偵測取向附生層的剖面圖；
第2A至2L圖顯示在各個結構製造階段的第1圖之半導體結構，其中第2A圖為在前側保護介電質沈積後的剖面圖、第2B圖為在為了於晶種層上生長雷射或偵測器III-V族半導體材料而蝕刻Si晶圓後側後的剖面圖、第2C圖為在面向Si後側於晶種層上生長垂直腔表面發射層(VCSEL)後的剖面圖、第2D圖為後側保護介電質後之剖面圖、第2E圖為環形接點開口及Ti/Al沈積及升高以形成至Ge晶種層之歐姆接點後的剖面圖、第2F圖為打開NMOS及PMOS之至W拴的接觸洞後的剖面圖、第2G圖為TiN或TaN擴散阻障沈積後的剖面圖、第2H圖為在Cu鍍覆及化學機械研磨後當晶圓準備好接受較高級的CMOS VLSI金屬化時之剖面圖、第2I圖為在完成前側處理後的剖面圖、第2J圖為在蝕刻後側保護介電質至VCSEL P+區後的剖面圖、第2K圖為在至VCSEL P+區之Pt/TiW歐姆接點金屬化後的剖面圖、及第2L圖為在打開VCSEL及非必要的抗反射塗層頂部上的光學窗後的剖面圖；
第3圖顯示根據本發明之另一實施例的針對多種成像應用之與CMOS電路整合的後側照明III-V族發光二極體的剖面圖。
各圖中類似的參考符號指示類似的元件。
12．．．基底
14．．．第一絕緣層
16．．．晶種層
18．．．第二絕緣層
19．．．NMOS源極/汲極區
20．．．半導體層
21．．．第一級介電質
22、24．．．CMOS電晶體
23．．．PMOS源極/汲極區
25、27．．．淺(LLD)佈植區
26．．．淺區
28．．．薄閘極氧化物層
29．．．側壁間隔體
30．．．介電質層
32．．．歐姆接點
33．．．多晶矽閘極
34．．．鎢拴
40．．．深溝隔離區
42．．．開口
44．．．島狀物
45．．．介電質層
46．．．開口
47．．．CMOS較高級金屬化層
49．．．絕緣層
51．．．Pt/TiW金屬化層
55．．．環狀電極
56．．．介電質層
57．．．抗反射層
62．．．擴散阻障層
64．．．第一級Cu金屬化物

Claims (8)

  1. 一種半導體結構，包含：IV族半導體基底；在該基底之上表面上方的IV族半導體晶種層；設置在該半導體晶種層之上表面上方的電晶體裝置半導體層，該電晶體裝置半導體層和該半導體晶種層係不同的材料；在該電晶體裝置半導體層中之電晶體裝置；以及設置在該半導體晶種層之底表面上且直接與該半導體晶種層之該底表面接觸而與該電晶體裝置橫向間隔的外延光電III-V族半導體結構；且其中該基底於內部具有一開口，該開口從該基底之底表面延伸且止於該半導體晶種層之該底表面上與該光電結構對齊。
  2. 如申請專利範圍第1項所述之半導體結構，其中該基底為矽。
  3. 如申請專利範圍第2項所述之半導體結構，其中該半導體晶種層為鍺。
  4. 如申請專利範圍第3項所述之半導體結構，其中該光電結構包含光子偵測結構或光子發射結構。
  5. 如申請專利範圍第4項所述之半導體結構，其中該基底為矽。
  6. 一種半導體結構，包含：矽半導體基底； 在該基底之上表面上方的鍺半導體晶種層；設置在該半導體晶種層之上表面上方的電晶體裝置半導體層；在該電晶體裝置半導體層中之電晶體裝置，該電晶體裝置半導體層和該半導體晶種層係不同的材料；以及設置在該半導體晶種層之底表面上且直接與該半導體晶種層之該底表面接觸的外延光電III-V族半導體結構；且其中該電晶體設置在該電晶體裝置之第一區的上表面部分中且其中該電晶體裝置半導體層在該電晶體裝置半導體層之第二橫向間隔區中具有一開口，在該電晶體裝置半導體層中的該開口從該電晶體裝置半導體層之該上表面部分延伸且止於該光電結構上方的該半導體晶種層上。
  7. 如申請專利範圍第6項所述之半導體結構，其中光線通過該電晶體裝置半導體層中之該開口。
  8. 如申請專利範圍第7項所述之半導體結構，包括至該電晶體裝置的電性接點，該些接點設置在該電晶體裝置半導體層之該上表面部分上方，以及至該光電結構的光電電性接點，該光電電性接點設置在該電晶體裝置半導體層之該上表面部分上方。
TW99101219A 2009-01-20 2010-01-18 矽基的光電電路 TWI472025B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/356,252 US8853745B2 (en) 2009-01-20 2009-01-20 Silicon based opto-electric circuits

Publications (2)

Publication Number Publication Date
TW201114025A TW201114025A (en) 2011-04-16
TWI472025B true TWI472025B (zh) 2015-02-01

Family

ID=42035922

Family Applications (1)

Application Number Title Priority Date Filing Date
TW99101219A TWI472025B (zh) 2009-01-20 2010-01-18 矽基的光電電路

Country Status (5)

Country Link
US (1) US8853745B2 (zh)
EP (1) EP2380251B1 (zh)
JP (1) JP5523477B2 (zh)
TW (1) TWI472025B (zh)
WO (1) WO2010085459A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10096971B2 (en) * 2014-06-26 2018-10-09 Alcatel-Lucent Usa Inc. Hybrid semiconductor lasers
CN107112335B (zh) * 2014-11-24 2019-05-31 光澄科技股份有限公司 用于在相同衬底上制造光电检测器与晶体管的单片集成技术
US9991417B2 (en) * 2015-07-31 2018-06-05 International Business Machines Corporation Resonant cavity strained III-V photodetector and LED on silicon substrate
US10014373B2 (en) 2015-10-08 2018-07-03 International Business Machines Corporation Fabrication of semiconductor junctions
US10153300B2 (en) * 2016-02-05 2018-12-11 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including a high-electron-mobility transistor (HEMT) and method for manufacturing the same
US11581448B2 (en) 2021-04-01 2023-02-14 Raytheon Company Photoconductive semiconductor switch laterally fabricated alongside GaN on Si field effect transistors
TWI769899B (zh) * 2021-07-28 2022-07-01 宏捷科技股份有限公司 背面出光之面射型雷射裝置的製作方法與結構
US12100698B2 (en) * 2021-08-19 2024-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11710708B2 (en) 2021-08-19 2023-07-25 Raytheon Company On-chip EMF isolation of an integrated circuit coupled with photoconductive semiconductor switch under an on-chip faraday cage
US20240047602A1 (en) * 2022-08-08 2024-02-08 Apple Inc. Electromagnetic Radiation Detector with Reduced Dark Current

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060011938A1 (en) * 2004-06-25 2006-01-19 Debray Jean-Philippe M Super lattice tunnel junctions

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US693082A (en) 1900-11-10 1902-02-11 Globe Wernicke Co Perforator.
JPS61108187A (ja) * 1984-11-01 1986-05-26 Seiko Epson Corp 半導体光電子装置
US4774205A (en) * 1986-06-13 1988-09-27 Massachusetts Institute Of Technology Monolithic integration of silicon and gallium arsenide devices
US5373171A (en) * 1987-03-12 1994-12-13 Sumitomo Electric Industries, Ltd. Thin film single crystal substrate
JPH01109764A (ja) * 1987-10-22 1989-04-26 Nec Corp 光電子集積回路
JPH02299259A (ja) * 1989-05-15 1990-12-11 Nissan Motor Co Ltd 半導体装置
JP3297748B2 (ja) 1992-03-13 2002-07-02 ソニー株式会社 光半導体装置
JPH0793419B2 (ja) * 1992-11-04 1995-10-09 日本電気株式会社 受光発光集積素子
JP3238979B2 (ja) 1992-12-25 2001-12-17 三洋電機株式会社 面発光レーザ装置及びその製造方法
US5308444A (en) * 1993-05-28 1994-05-03 At&T Bell Laboratories Method of making semiconductor heterostructures of gallium arsenide on germanium
JP3436278B2 (ja) * 1994-09-16 2003-08-11 住友電気工業株式会社 電界効果トランジスタ
DE69521409T2 (de) * 1995-03-01 2002-05-16 Sumitomo Electric Industries, Inc. Boraluminiumnitrid-Beschichtung und Verfahren zu ihrer Herstellung
US5767539A (en) 1996-04-05 1998-06-16 Nec Corporation Heterojunction field effect transistor having a InAlAs Schottky barrier layer formed upon an n-InP donor layer
US6246708B1 (en) * 1997-08-27 2001-06-12 Xerox Corporation Semiconductor laser with associated electronic components integrally formed therewith
WO1999014804A1 (en) * 1997-09-16 1999-03-25 Massachusetts Institute Of Technology CO-PLANAR Si AND Ge COMPOSITE SUBSTRATE AND METHOD OF PRODUCING SAME
US6154475A (en) 1997-12-04 2000-11-28 The United States Of America As Represented By The Secretary Of The Air Force Silicon-based strain-symmetrized GE-SI quantum lasers
US6602613B1 (en) * 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6573126B2 (en) * 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US7374106B1 (en) 2001-05-15 2008-05-20 Nicholas Sheppard Bromer Triggered flickering tag
US7057256B2 (en) 2001-05-25 2006-06-06 President & Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
US7301180B2 (en) * 2001-06-18 2007-11-27 Massachusetts Institute Of Technology Structure and method for a high-speed semiconductor device having a Ge channel layer
US20030022438A1 (en) * 2001-07-24 2003-01-30 Motorola, Inc. Dynamic threshold-voltage field effect transistors and methods
US6974735B2 (en) * 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
EP2337062A3 (en) * 2003-01-27 2016-05-04 Taiwan Semiconductor Manufacturing Company, Limited Method for making semiconductor structures with structural homogeneity
WO2004073044A2 (en) * 2003-02-13 2004-08-26 Massachusetts Institute Of Technology Finfet device and method to make same
US20050139838A1 (en) * 2003-12-26 2005-06-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
FR2875337A1 (fr) * 2004-09-13 2006-03-17 Picogiga Internat Soc Par Acti Structures hemt piezoelectriques a desordre d'alliage nul
WO2006034271A1 (en) 2004-09-17 2006-03-30 Massachusetts Institute Of Technology Silicon based on-chip photonic band gap cladding waveguide
US7420226B2 (en) * 2005-06-17 2008-09-02 Northrop Grumman Corporation Method for integrating silicon CMOS and AlGaN/GaN wideband amplifiers on engineered substrates
US8012592B2 (en) * 2005-11-01 2011-09-06 Massachuesetts Institute Of Technology Monolithically integrated semiconductor materials and devices
US7286726B1 (en) 2006-03-31 2007-10-23 Intel Corporation Integrated active electrical waveguide for optical waveguide modulators
US8063397B2 (en) * 2006-06-28 2011-11-22 Massachusetts Institute Of Technology Semiconductor light-emitting structure and graded-composition substrate providing yellow-green light emission
US20080070355A1 (en) * 2006-09-18 2008-03-20 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
US8877616B2 (en) * 2008-09-08 2014-11-04 Luxtera, Inc. Method and system for monolithic integration of photonics and electronics in CMOS processes

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060011938A1 (en) * 2004-06-25 2006-01-19 Debray Jean-Philippe M Super lattice tunnel junctions

Also Published As

Publication number Publication date
US20100181601A1 (en) 2010-07-22
US8853745B2 (en) 2014-10-07
JP2012516038A (ja) 2012-07-12
JP5523477B2 (ja) 2014-06-18
WO2010085459A1 (en) 2010-07-29
EP2380251A1 (en) 2011-10-26
EP2380251B1 (en) 2020-08-12
TW201114025A (en) 2011-04-16

Similar Documents

Publication Publication Date Title
TWI472025B (zh) 矽基的光電電路
EP3224866B1 (en) Monolithic integration techniques for fabricating photodetectors with transistors on same substrate
US7129488B2 (en) Surface-normal optical path structure for infrared photodetection
US20070170536A1 (en) Liquid phase epitaxial GOI photodiode with buried high resistivity germanium layer
US12482796B2 (en) Optoelectronic device manufacturing method
US8816415B2 (en) Photodiode with concave reflector
WO2007123754A1 (en) Integration scheme for semiconductor photodetectors on an integrated circuit chip
US20210217903A1 (en) Semiconductor Structure Having Group III-V Device on Group IV Substrate and Contacts with Liner Stacks
TWI889161B (zh) 像素感測器陣列和其形成方法
US20260040702A1 (en) Single-photon avalanche diode structure and manufacturing process
US11581452B2 (en) Semiconductor structure having group III-V device on group IV substrate and contacts with precursor stacks
US11217718B2 (en) Photodetector with a buried layer
US20210328083A1 (en) Optoelectronic devices having an electrode with apertures