TWI470785B - 記憶體之改善方法及其構造 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 43
- 230000015654 memory Effects 0.000 claims description 121
- 230000005684 electric field Effects 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 16
- 229910021645 metal ion Inorganic materials 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 239000013078 crystal Substances 0.000 claims description 6
- 230000006386 memory function Effects 0.000 claims description 5
- 230000000087 stabilizing effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 73
- 230000009471 action Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000137 annealing Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910000420 cerium oxide Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- XKMRRTOUMJRJIA-UHFFFAOYSA-N ammonia nh3 Chemical compound N.N XKMRRTOUMJRJIA-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000005469 granulation Methods 0.000 description 1
- 230000003179 granulation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910017464 nitrogen compound Inorganic materials 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Description
本發明係關於一種記憶體之改善方法及其構造；更特別是關於一種採用適當產生局部電場之電阻式〔resistive random access memory，resistive RAM〕記憶體之切換特性改善方法及其構造。
一般而言，習用電阻式記憶體揭示於許多國內及國外專利資料，例如：中華民國專利公告第I255018號之〝非揮發性記憶體的製造方法〔METHOD OF FABRICATING A NON-VOLATILE MEMORY〕〞發明專利及第I246186號之〝非揮發性記憶體及其製作方法〔NONVOLATILE MEMORY AND FABRICATION METHOD THEREOF〕〞發明專利。然而，習用電阻式記憶體元件需要一初始化動作〔forming〕，且其電阻切換特性具有不穩定的缺點。
另一習用電阻式記憶體，例如：中華民國專利公告第I235460號之〝製造非揮性記憶體裝置之方法〔METHOD OF MANUFACTURING NON-VOLATILE MEMORY DEVICE〕〞發明專利，其揭示電阻式記憶體之穩定度的改善方法，其主要利用一快速熱退火系統對電阻式記憶體進行熱退火處理〔annealing〕，利用高溫使得電阻式記憶體之上電極的金屬原子擴散至記憶層，使電阻層內的傳導路徑更容易形成，進而改善電阻式記憶體切換不穩定的問題。然而，利用退火製程，由於退火製程會導致較大的熱積存，會消耗大量能源成本及增加製程整合困難度。
另一習用電阻式記憶體，例如：中華民國專利公告第I268579號之〝非揮發性記憶體及其電荷儲存層的結構與製造方法〔STRUCTURE AND FABRICATING METHOD OF
NON-VOLATILE MEMORY AND CHARGE STORAGE LAYER THEREOF〕〞發明專利，其亦揭示電阻式記憶體之穩定度的改善方法，其主要是利用高溫熱氧化退火製程，藉以析出形成金屬奈米點〔例如：鍺奈米點〕，進而增強電阻層內的電場，使得電阻層內的傳導路徑固定，改善電阻式記憶體切換不穩定的問題。然而，若析出鍺奈米點並使矽鍺氮化合物層成為氮氧化矽層時，其必然增加製程的困難度。
另一習用電阻式記憶體，例如：美國專利第7,777,215號之〝Resistive memory structure with buffer layer〞發明專利，其亦揭示電阻式記憶體之穩定度的改善方法，其主要是利用一緩衝層〔buffer layer〕電阻式記憶體切換不穩定的問題。然而，由於在電阻式記憶體內增加緩衝層，因此其需進一步克服材料特性之間是否具有相容性的問題，其不但必然增加製程成本，其亦必然增加製程的困難度。
顯然，習用電阻式記憶體必然存在進一步提供其它改善切換不穩定技術的需求。前述中華民國專利公告第I255018號、第I246186號、第I235460號、第I268579號及美國專利第7,777,215號之專利僅為本發明技術背景之參考及說明目前技術發展狀態而已，其並非用以限制本發明之範圍。
有鑑於此，本發明為了滿足上述需求，其提供一種記憶體之改善方法及其構造，其利用適當產生一局部電場於一記憶體內，使一上導電層解離出數個金屬離子，且該金屬離子游離至該電阻層之底部，再於該電阻層之底部上該金屬離子還原形成數個金屬原子，以改善習用記憶體之切換特性之技術缺點。
本發明之主要目的係提供一種記憶體之改善方法及其構造，其利用適當產生一局部電場於一記憶體內，使一上導電層解離出數個金屬離子，且該金屬離子游離至該電阻層之底部，
再於該電阻層之底部上該金屬離子還原形成數個金屬原子，其達成改善該記憶體之切換特性之目的。
為了達成上述目的，本發明較佳實施例之記憶體之改善方法包含：製備一記憶體元件，且該記憶體元件包含一上導電層、一電阻層及一下導電層；於該記憶體元件之內產生一局部電場；於該記憶體元件進行初始化動作；於該記憶體元件形成數個電流傳導路徑；及於該記憶體元件執行記憶功能。
本發明較佳實施例利用電壓偏壓處理方式於該上導電層上，以便產生該局部電場。
本發明較佳實施例之該電壓偏壓處理包含電壓、電壓脈衝、電流、電流脈衝。
本發明較佳實施例之該局部電場使該上導電層解離出數個金屬離子，且該金屬離子游離至該電阻層之底部，再於該電阻層之底部上該金屬離子還原形成數個金屬原子。
本發明較佳實施例之該電阻層產生軟性崩潰，使得該電阻層內的該傳導路徑穩定形成或斷裂，藉以穩定該記憶體之切換特性。
另外，本發明較佳實施例之記憶體構造包含：一基板；一下導電層，其設置於該基板上；一電阻層，其設置於該下導電層上；一上導電層，其設置於該電阻層上；及
一局部電場，其產生於該記憶體之內；其中該電阻層形成至少一電流傳導路徑。
本發明較佳實施例利用電壓偏壓處理方式於該上導電層上，以便產生該局部電場。
本發明較佳實施例之該電壓偏壓處理包含電壓、電壓脈衝、電流、電流脈衝。
本發明較佳實施例之該下導電層之厚度為10至1000奈米。
本發明較佳實施例之該下導電層具有一特定晶體排列方向，且該晶體排列方向包含(100)、(200)或(110)。
本發明較佳實施例之該電阻層之厚度為5至500奈米。
為了充分瞭解本發明，於下文將例舉較佳實施例並配合所附圖式作詳細說明，且其並非用以限定本發明。
一般而言，記憶體元件通常可分為兩大類，即揮發性記憶體與非揮發性記憶體〔non-volatile memory〕兩種。目前在各種非揮發性記憶體中，又以可快速寫入與抹除之快閃記憶體〔flash RAM〕格外受到重視。然而，隨著元件不斷的縮小，快閃記憶體也逐漸面臨到過大的寫入電壓、過長的寫入時間與閘極過薄導致記憶時間縮短的困境。因此，新開發的非揮發性記憶體逐漸取代快閃記憶體，其中電阻式記憶體元件具有寫入抹除時間短、操作電壓及電流低、記憶時間長、多狀態記憶、結構簡單、簡化的寫入與讀出方式及所需面積小等優點。
有鑑於此，本發明較佳實施例之記憶體之改善方法及其構造不需要複雜的製程，利用電壓偏壓〔voltage stress〕處理方式在電阻式記憶體內的電阻層產生軟性崩潰〔soft breakdown〕，使得該電阻層內的電流傳導路徑〔current
path〕穩定形成與斷裂，藉以穩定記憶體之切換特性。
第1圖揭示本發明較佳實施例之記憶體構造之剖面示意圖，其構造包含五個層，但其並非用以限定本發明之範圍。請參照第1圖所示，舉例而言，本發明較佳實施例之記憶體構造形成一電阻式記憶體元件〔resistive RAM〕110或適用於其它一般記憶體元件，該電阻式記憶體元件110包含一基板〔substrate〕112、一絕緣層〔isolating layer〕114、一下導電層〔lower electrode layer〕116、一電阻層〔resistor layer〕118及一上導電層〔upper electrode layer〕120。該絕緣層114、下導電層116、電阻層118及上導電層120由下而上依序設置於該基板112上。
舉例而言，本發明另一較佳實施例之該下導電層116之厚度為10至1000奈米。本發明另一較佳實施例之該下導電層116具有一特定晶體排列方向，且該晶體排列方向包含(100)、(200)或(110)。本發明另一較佳實施例之該電阻層118之厚度為5至500奈米。
第2圖揭示本發明較佳實施例之記憶體之切換特性之電壓及電流關係之示意圖，其橫軸為電壓，而其縱軸為電流。請參照第1及2圖所示，該電阻式記憶體元件110之切換特性依序包含一初始化動作〔Forming〕212、一抹除動作〔RESET〕214及一寫入動作〔SET〕216，但其並非用以限定本發明之範圍。
舉例而言，本發明較佳實施例之記憶體之切換特性改善方法之包含：在製備該電阻式記憶體元件110之後，於該電阻式記憶體元件110之內產生一局部電場〔partial electric field〕，例如：在該上導電層120上以電壓偏壓處理方式產生該局部電場，且該局部電場形成於該電阻層118上，以改善其切換特性。接著，於該電阻式記憶體元件110進行初始化動作。
承上，本發明較佳實施例之記憶體之切換特性改善方法為於記憶體之電阻切換前〔prior to switching resistance〕之特性改善方法，且本發明較佳實施例採用〝局部電場〞之技術名詞可定義為較小的電場〔tiny electric field〕，其形成於該電阻式記憶體元件110內，於此一併說明。
請再參照第1及2圖所示，由於該電阻式記憶體元件110之初始電阻值過高狀態〔initial resistance state，IRS〕，故需要提供該初始化動作212，如此方能使該電阻式記憶體元件110開始執行記憶功能。
當該電阻式記憶體元件110製備完成後，對該電阻式記憶體元件110進行該初始化動作212。舉例而言，該初始化動作212的偏壓由0V開始正向增加，隨著當偏壓增加至V1時，電流急遽上升、電阻瞬間減少，即完成該初始化動作212，以便後續執行該抹除動作214。
接著，對該電阻式記憶體元件110進行該抹除動作214，並適當施予一抹除電壓，該抹除電壓的偏壓由0V開始負向增加，隨著負向偏壓增加電流也逐漸增加，當該負向電壓增加至V2時，電流急遽下降、電阻瞬間增加，即完成該抹除動作214，以便後續執行該寫入動作216。
接著，對該電阻式記憶體元件110進行該寫入動作216，並適當施予一寫入電壓，該寫入電壓的偏壓由0V開始正向增加，隨著偏壓增加至V3時，電流急遽上升、電阻瞬間減少，即完成該寫入動作216。如此，該電阻式記憶體元件110已完成電阻式記憶體的操作機制，即已完成執行記憶功能。
本發明較佳實施例之記憶體之切換特性改善方法包含：於該電阻式記憶體元件110形成數個電流傳導路徑〔current conductive path〕。舉例而言，為避免該電阻式記憶體元件110在形成該電流傳導路徑後，其流經該電阻式記憶體元件110的
電流持續上升，甚至可造成該電阻式記憶體元件110永久性的破壞。為避免流經該電阻式記憶體元件110的電流持續上升，故在對該電阻式記憶體元件110施予該初始化動作212及寫入動作216時，適當設定限制電流I1及I3，如第2圖所示，保護電阻式記憶體。在該抹除動作214中，該電流傳導路徑會隨著反向偏壓增大而斷裂，故不需要設定限制電流，如第2圖所示，其中該抹除電流為I3。
本發明採用該初始化動作212及寫入動作216皆因施加偏壓到達特定值時，在該電阻層118內形成該電流傳導路徑，使得該電阻式記憶體元件110的電阻值大幅下降，並進入低電阻狀態〔low resistance state，LRS〕，而當該電阻式記憶體元件110在低電阻狀態進行該抹除動作214後，在該電阻層118內的該電流傳導路徑形成斷裂，因此該電阻式記憶體元件110的電阻值再次上升，並進入高電阻狀態〔high resistance state，HRS〕。該電阻式記憶體元件110藉由上述的低電阻狀態及高電阻狀態做為數位信號的〝0〞與〝1〞的判別。
第3圖揭示本發明較佳實施例之記憶體之切換特性改善方法之流程示意圖，其包含五個步驟方塊。請參照第1、2及3圖所示，在步驟311中提供製備完成的該電阻式記憶體元件110，在步驟312、步驟313及步驟314為執行該初始化動作212、形成該電流傳導路徑及執行記憶功能。另外，在步驟312之前執行步驟321，在步驟321中對該電阻式記憶體元件110進行電壓偏壓處理。舉例而言，本發明較佳實施例之該電壓偏壓處理包含電壓、電壓脈衝、電流、電流脈衝。
本發明利用偏壓產生局部電場，在電場的影響下，該上導電層120解離出數個金屬離子，且該金屬離子遷移至該電阻層118及其底部，進而於該電阻層118之底部上該金屬離子還原形成數個金屬原子。在該金屬原子的影響下，使得該電阻層118內部的該電流傳導路徑能夠穩定的形成與斷裂，藉以穩定
並改善電阻式記憶體之切換特性。
請再參照第1圖所示，舉例而言，本發明較佳實施例採用該電阻式記憶體元件110之製備過程如下：該基板112為P型晶圓，且該基板112基板先以RCA清洗去除晶圓上的原生氧化層、微粒與有機物，再使用水平爐管成長200nm的二氧化矽〔SiO2〕，以形成該絕緣層114，以防止該基板112發生漏電，並降低寄生效應。
接著，以電子束蒸鍍法〔E-Beam Evaporation〕蒸鍍5nm的鈦〔Ti〕與100nm的鉑〔Pt〕，以做為一黏著層〔adhesive layer〕及該下導電層116〔即下導電極〕。
接著，以射頻磁控濺鍍機〔RF-Magnetron Sputter〕濺鍍20nm的二氧化矽，以做為該電阻層118。
接著，以熱蒸鍍機〔Thermal Evaporation〕蒸鍍200nm的銅〔Cu〕，以做為該上導電層120〔即上導電極〕，並且利用金屬遮罩定該上導電層120之面積。
電性量測使用HP 4155B半導體參數分析儀進行測試，並利用LabVIEW程式編輯軟體所開發之自動化量測程式進行各式電性分析，該上導電層120連接電源輸出端，而該下導電層116連接至接地端〔ground〕。
第4圖揭示本發明較佳實施例之記憶體之操作電壓示意圖。請參照第4圖所示，412為未經電壓偏壓處理的電阻式記憶體之寫入電壓；414為未經電壓偏壓處理的電阻式記憶體之抹除電壓；416為經電壓偏壓處理過後的電阻式記憶體之寫入電壓；418為經電壓偏壓處理過後的電阻式記憶體之抹除電壓。
請再參照第1及4圖所示，該電阻式記憶體元件110之寫入與抹除電壓經電壓偏壓處理後都大幅下降，由前述得知，因為施予偏壓所產生的局部電場，明顯的降低該電阻式記憶體元
件110的操作電壓，也因為局部電場的關係，其切換特性也變得更為穩定。
第5圖揭示本發明較佳實施例之記憶體之電阻狀態示意圖。請參照第5圖所示，512為未經電壓偏壓處理的電阻式記憶體之高電阻狀態；514為未經電壓偏壓處理的電阻式記憶體之低電阻狀態；516為經電壓偏壓處理過後的電阻式記憶體之高電阻狀態；518為經電壓偏壓處理過後的電阻式記憶體之低電阻狀態。
請再參照第1及5圖所示，該電阻式記憶體元件110之電阻狀態經電壓偏壓處理後都變得更為穩定，明顯改善該電阻式記憶體元件110之切換特性不穩定的問題；由前述得知，在電場的影響下，該上導電層120解離出金屬離子，且游離至該電阻層118之底部，進而還原成金屬原子，降低該電阻層118的電阻值，故經過電壓偏壓處理的該電阻式記憶體元件110之高電阻狀態變得較低。
習知電阻式記憶體利用大量熱能達到擴散或成粒之目的，相對於習知電阻式記憶體製造技術，本發明利用局部電場達到改善之目的，其具有低成本、執行容易及一般半導體製程相容等優點。
前述較佳實施例僅舉例說明本發明及其技術特徵，該實施例之技術仍可適當進行各種實質等效修飾及/或替換方式予以實施；因此，本發明之權利範圍須視後附申請專利範圍所界定之範圍為準。本案著作權限制使用於中華民國專利申請用途。
110‧‧‧電阻式記憶體元件
112‧‧‧基板
114‧‧‧絕緣層
116‧‧‧下導電層
118‧‧‧電阻層
120‧‧‧上導電層
212‧‧‧初始化動作
214‧‧‧抹除動作
216‧‧‧寫入動作
311‧‧‧步驟
312‧‧‧步驟
313‧‧‧步驟
314‧‧‧步驟
321‧‧‧步驟
412‧‧‧未電壓偏壓處理的電阻式記憶體之寫入電壓
414‧‧‧未經電壓偏壓處理的電阻式記憶體之抹除電壓
416‧‧‧經電壓偏壓處理後的電阻式記憶體之寫入電壓
418‧‧‧經電壓偏壓處理後的電阻式記憶體之抹除電壓
512‧‧‧未經電壓偏壓處理的電阻式記憶體之高電阻狀態
514‧‧‧未經電壓偏壓處理的電阻式記憶體之低電阻狀態
516‧‧‧經電壓偏壓處理後的電阻式記憶體之高電阻狀態
518‧‧‧經電壓偏壓處理後的電阻式記憶體之低電阻狀態
第1圖：本發明較佳實施例之記憶體構造之剖面示意圖。
第2圖：本發明較佳實施例之記憶體之切換特性之電壓及電流關係之示意圖。
第3圖：本發明較佳實施例之記憶體之切換特性改善方法之流程示意圖。
第4圖：本發明較佳實施例之記憶體之操作電壓示意圖。
第5圖：本發明較佳實施例之記憶體之電阻狀態示意圖。
311‧‧‧步驟
312‧‧‧步驟
313‧‧‧步驟
314‧‧‧步驟
321‧‧‧步驟
Claims (10)
- 一種記憶體之改善方法，其包含：製備一記憶體元件，且該記憶體元件包含一上導電層、一電阻層及一下導電層；於該記憶體元件之內產生一局部電場；於該記憶體元件進行初始化動作；於該記憶體元件形成數個電流傳導路徑；及於該記憶體元件執行記憶功能。
- 依申請專利範圍第1項所述之記憶體之改善方法，其中利用電壓偏壓處理方式於該上導電層上，以便產生該局部電場。
- 依申請專利範圍第2項所述之記憶體之改善方法，其中該電壓偏壓處理包含電壓、電壓脈衝、電流、電流脈衝。
- 依申請專利範圍第1項所述之記憶體之改善方法，其中該局部電場使該上導電層解離出數個金屬離子，且該金屬離子游離至該電阻層之底部，再於該電阻層之底部上該金屬離子還原形成數個金屬原子。
- 依申請專利範圍第1項所述之記憶體之改善方法，其中該電阻層產生軟性崩潰，使得該電阻層內的該傳導路徑穩定形成或斷裂，藉以穩定該記憶體之切換特性。
- 一種記憶體構造，其包含：一基板；一下導電層，其設置於該基板上；一電阻層，其設置於該下導電層上；一上導電層，其設置於該電阻層上；及一局部電場，其產生於該記憶體之內；其中該電阻層形成至少一電流傳導路徑。
- 依申請專利範圍第6項所述之記憶體構造，其中利用電壓偏壓處理方式於該上導電層上，以便產生該局部電場。
- 依申請專利範圍第7項所述之記憶體構造，其中該電壓偏 壓處理包含電壓、電壓脈衝、電流、電流脈衝。
- 依申請專利範圍第6項所述之記憶體構造，其中該下導電層之厚度為10至1000奈米，或該電阻層之厚度為5至500奈米。
- 依申請專利範圍第6項所述之記憶體構造，其中該下導電層具有一特定晶體排列方向，且該晶體排列方向包含(100)、(200)或(110)。
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| TW201426991A TW201426991A (zh) | 2014-07-01 |
| TWI470785B true TWI470785B (zh) | 2015-01-21 |
Family
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Country Status (1)
| Country | Link |
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| TW (1) | TWI470785B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI569487B (zh) * | 2014-10-23 | 2017-02-01 | 國立高雄應用科技大學 | 具解離緩衝層之電阻式記憶體構造及其製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100061367A1 (en) * | 2008-09-11 | 2010-03-11 | Pradeep Sindhu | Methods and apparatus related to lossless operation within a data center |
| TW201214673A (en) * | 2010-09-16 | 2012-04-01 | Univ Nat Sun Yat Sen | Resistive switching memories and the manufacturing method thereof |
-
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- 2012-12-21 TW TW101148917A patent/TWI470785B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| TW201426991A (zh) | 2014-07-01 |
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