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TWI469155B - 半導體信號處理裝置 - Google Patents

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TWI469155B
TWI469155B TW98105234A TW98105234A TWI469155B TW I469155 B TWI469155 B TW I469155B TW 98105234 A TW98105234 A TW 98105234A TW 98105234 A TW98105234 A TW 98105234A TW I469155 B TWI469155 B TW I469155B
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TW98105234A
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TW200943315A (en
Inventor
Hiroki Shimano
Kazutami Arimoto
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Publication of TW200943315A publication Critical patent/TW200943315A/zh
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Description

半導體信號處理裝置
本發明係有關於一種半導體信號處理裝置，尤其係有關於一種包含使用有半導體記憶體之運算電路之半導體信號處理裝置的構成。
為能實現處理系統之小型、輕量化以及高速處理，廣泛採用將記憶體與邏輯電路(處理裝置)積體化於同一半導體基板上之稱作SOC(System on Chip，系統單晶片)之系統LSI(Large Scale Integration，大型積體電路裝置)。系統LSI中記憶體與邏輯電路係藉由晶片上配線而連接，因此可高速地傳輸大量資料，從而能夠實現高速處理。作為適於組裝於此種系統LSI之半導體記憶體，於非專利文獻1(K. Arimoto et,al.,"A Configurable Enhanced T2 RAM Macro for System-Level Power Management Unified Memory,"2006 Symposium on VLSI Circuits Digest of Technical Papers,June 2006)中，提出有一種TTRAM(Twin Transistor Random Access Memory，雙電晶體隨機存取記憶體)。
該非專利文獻1中，利用SOI(Silicon on Insulator，絕緣層上覆矽)構造之電晶體而非揮發性地記憶資料。藉由將電荷儲存於資料記憶用之SOI電晶體之主體區域中，而變更資料記憶用電晶體之臨限值電壓，並將記憶資料轉換為臨限值電壓資訊。於進行讀出資料時，使存取電晶體成為導通狀態而將資料記憶用電晶體結合於源極線與位元線之間。流經該位元線之電流量會根據資料記憶用電晶體之臨限值電壓而不同，因此藉由檢測位元線電流而進行資料之讀出。
該非專利文獻1之構成中，因電荷儲存於SOI構造之電晶體之主體區域中，故可非揮發性地記憶資料。又，因主體區域之電荷得以保存，故可非破壞地讀出資料，且與DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等不同，並不需要再次寫入記憶資料之復原動作，從而可縮短讀出週期時間。又，讀出資料時係藉由電流檢測而執行，因此即便於低電源電壓下亦可高速地進行資料之讀出。
又，記憶體單元由2個電晶體構成，從而可減少記憶體單元之佔有面積，能以高密度配置記憶體單元。又，係將電荷儲存於SOI構造之電晶體主體區域中，因此即便於低電源電壓下亦可穩定地保存資料。
另一方面，於行動終端設備等之移動用途中，高速地對聲音及/或影像般之大量資料進行處理之數位信號處理之重要性日益提高。先前技術之使用CPU(Central Processing Unit，中央運算處理裝置)以及DSP(Digital Signal Processor，數位信號處理裝置)所進行之基於軟體之處理，無法達成當前之多媒體處理所要求之性能。因此，通常係以硬體邏輯電路進行。
然而，隨著半導體製程之微細化以及系統之複雜化，產生半導體製程成本之提高、設計期間及驗證期間之長期化、以及伴隨之成本增大的問題。因此，強烈要求透過更換軟體來高速地進行各種大規模之資料處理。又，當然，自組裝用途之方面考慮，強烈要求低耗電且高處理能力、即高能處理能力。
作為滿足如此要求者，專利文獻1(日本專利特開2006-099232號公報)中揭示有一種構成，即，對應於半導體記憶體陣列之各記憶體單元行而配置運算器，且於數個運算器中平行地進行運算處理。該專利文獻1所揭示之構成中，可藉由變更微程式之內容而設定運算處理內容。該專利文獻1所揭示之構成中，於記憶體陣列與運算器間之資料傳輸部上，對應於各記憶體單元行配置有感測放大器以及光驅動器而作為資料傳輸電路。記憶體單元係用於儲存運算對象資料以及運算結果資料。
專利文獻1所揭示之構成中，使SIMD(Single Instruction Multiple Data Stream，單指令多資料流)運算器與記憶體緊密地結合於一起，以消除記憶體-處理器間之資料傳輸之瓶頸，且進行巨量平行運算，藉此謀求實現接近於硬體之運算性能。
就該專利文獻1之構成，其特徵在於：利用1位元或者2位元之細微處理元件，以及該運算器係基於來自記憶體之位元單位之資料而實施運算。即，專利文獻1之構成中，藉由數個運算器以位元串列態樣平行執行運算，而實現高性能運算處理。
又，專利文獻2(日本專利特開2004-264896號公報)中揭示一種構成，即，使記憶體單元具有運算功能而無需設有上述之運算器。該專利文獻2所揭示之構成中，位元線對間串聯連接著記憶資料之記憶電容器以及負載電容器。對該強介電體電容器之串聯體兩端施加參考電壓以及運算資料，並自該等強介電體電容器之連接節點輸出運算結果。該專利文獻2中，利用強介電體電容器之極化遲滯，且利用移動電荷量會根據記憶資料與運算資料之邏輯值之一致/不一致而不同之現象。
又，專利文獻3(日本專利特開2007-213747號公報)中揭示一種利用一個強介電體電容器而執行記憶資料與寫入資料之運算的構成。該專利文獻3所揭示之構成中，根據運算資料之邏輯值而對位元線對之一方施加單觸發脈衝信號，並以感測放大器放大該位元線對之另一方之電位。該專利文獻3中，亦利用移動電荷量會根據強介電體電容器之記憶資料與運算資料之邏輯值之一致/不一致而不同的現象。
又，專利文獻4(日本專利特開平07-249290號公報)中揭示一種使SRAM(Static Random Access Memory，靜態隨機存取記憶體)單元具有運算功能的構成。該專利文獻4所揭示之構成中，使SRAM單元之存取電晶體可相互獨立地進行導通/斷開控制，又，高側單元電源電壓以及低側單元電源電壓亦係以列為單位來控制。以謀求藉由將位元線之連接、存取電晶體之導通/斷開控制、以及高側及低側單元電源電壓之控制加以組合而執行各種邏輯運算。
又，專利文獻5(日本專利特開平08-031168號公報)中揭示一種使用DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)單元而於感測放大器中執行記憶體單元之記憶資料之運算處理的構成。該專利文獻5所揭示之構成中，將數個記憶體單元與數個虛擬單元結合於位元線對之不同位元線上。藉由將該等數個虛擬單元之記憶資料設定為中間值、“1”、以及“0”中之任一者，而對數個記憶體單元之記憶資料執行邏輯運算。
又，專利文獻6(日本專利特開平07-182874號公報)中揭示有一種使用記憶體單元而進行運算的構成。該專利文獻6所揭示之構成中，使運算電路與位元線以及靜態記憶電路連接，且具有運算結果輸出端子。運算電路對自位元線輸入之輸入資料、及記憶電路中所記憶之記憶資料執行1位元之算術運算或者邏輯運算，並自運算結果輸出端子輸出該運算結果。
又，專利文獻7(日本專利特開2000-284943號公報)中揭示有一種使用記憶體單元而進行運算的構成。該專利文獻7所揭示之構成中，半導體記憶體具有數個記憶體單元、對應於X位址之字元線、及對應於Y位址之對位元線。邏輯運算電路係針對各對位元線而設置，該等數個邏輯運算電路係根據邏輯選擇信號而同時被活性化。邏輯運算電路之運算結果被同時寫入至少一個選擇X位址上之所有Y位址。藉由針對各對位元線而設置有邏輯運算電路，可同時對所有對位元線之資料進行運算，從而能於短時間內執行多數資料之運算。
作為藉由使邏輯規格程式化而實現各種邏輯電路之邏輯電路元件，有搭載著LUT(Look Up Table，查對表)之FPGA(Field Programmable Gate Array，現場可程式閘陣列)。例如，若使用具有N位元×M位元之容量之記憶體，則可實現如下之LUT運算器，該LUT運算器具有對N位元之輸入資料輸出M位元之資料之邏輯函數功能。藉由使用FPGA作為該記憶體，而能實現可程式化之LUT運算器。然而，如此先前技術之LUT運算器中，所能實現之邏輯函數會直接受到記憶體容量之限制。
又，專利文獻8(日本專利特開2007-226944號公報)中揭示一種實現數個功能之LUT運算器。該專利文獻8所揭示之構成中，記憶體單元在使連接於其自身之控制信號線活性化之後，將根據模式控制信號而執行如下之任一動作，即，讀寫資料及輸出構成運算對象資料之運算結果之既定值。位址解碼器受理資料之寫入位址、資料之讀出位址或者運算對象資料，且根據模式控制信號是否指定資料寫入、資料讀出或者運算處理之任一者，而使與所輸入之位址/資料相對應之控制信號線活性化。藉由如此構成，可維持著電路規模而無需準備有儲存真值表之資料之記憶體單元，且實現具有兩個獨立之運算功能之LUT運算器。
又，作為適於組裝用途之非揮發性記憶體之一示例，利用MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)之構成係揭示於非專利文獻2(T. Tsuji,et al.,"A 1.2V 1 Mbit Embedded MRAM Core with Folded Bit-Line Array Arcbitecture,"2004 Symposium on VLSI Circuits Digest of Technical Papers,June 2004,pp. 450-453)。該非專利文獻2中，根據流經位元線以及寫入字元線之電流所誘發之磁場，而設定MTJ(Magnetic Tunnel Junction，磁穿隧接面)元件之自由層之磁化方向，並利用磁阻效果而使電阻值變化。設該MTJ元件之電阻值與記憶資料具有對應關係。
上述之專利文獻2至7所揭示之構成中，使用記憶體單元或者感測放大器而執行邏輯運算。藉此向記憶體外部讀出記憶體單元之記憶資料，從而不必藉由另行設置之運算器而進行運算處理，並實現運算處理之高速化。
又，該等專利文獻2至5所揭示之構成中，針對各記憶體單元行而進行運算，因此無需大幅追加硬體便可實現細微之運算。
然而，如專利文獻2所揭示之構成般，雖揭示於使用兩個串聯連接之強介電體電容器之情形時，能進行非破壞性讀出，但為能避免運算處理時之強介電體電容器之遲滯特性之失真，於運算處理後寫入與運算資料相反之資料而進行復原動作。因此，運算時，必需進行運算資料之傳輸、運算以及復原動作，因該復原動作而無法縮短運算週期，從而難以實現高速動作。
又，專利文獻3所揭示之構成中，雖將一個強介電體電容器與兩個轉移閘用作為一個運算子單元而使用，但於運算時強介電體電容器之記憶資料被破壞性地讀出。因此，無法組合不同之運算資料而對同一資料執行運算處理。
又，如專利文獻2以及3般，於利用強介電體電容器之情形時，利用與該強介電體電容器之極化狀態對應之電荷移動。因此，為能利用感測放大器而檢測該移動電荷量，而必需使一定大小之電荷量移動。因此，為能使足量之電荷移動，電容器尺寸必需要有一定大小，從而於高積體化方面成為一個障礙。
專利文獻4以及6中，使用SRAM單元，電晶體元件數較多，且單元尺寸大於其他MRAM單元、DRAM單元。因此，難於以較小之佔有面積實現大容量之記憶體陣列，從而難以應用於在攜帶設備等中進行大量資料處理之用途。
專利文獻5所揭示之構成中，使用DRAM單元，且可使單元尺寸變小。然而，DRAM單元中之資料係被破壞性地讀出。尤其，於如該專利文獻5般使數個記憶體單元平行地結合於一個位元線上之情形時，其記憶資料完全受到破壞。因此，與專利文獻3之情形相同，無法重複利用記憶體單元之記憶資料而執行運算。
又，如專利文獻7所揭示之構成般，若針對各對位元線而設置邏輯運算電路，則難於以較小之佔有面積實現大容量之記憶體陣列。
又，如專利文獻8所揭示之構成般，使記憶體單元多功能化之方法中，因記憶容量之增大而導致記憶體陣列之佔有面積大幅增加。
又，於利用強介電體電容器以及DRAM單元之情形時，對資料進行偵測並放大之感測放大器係電壓檢測型之感測放大器。因此，於感測放大器之感測節點上產生充分之電壓差前，無法進行感測動作。因此，該電壓檢測型感測放大器與電流檢測型感測放大器相比，存在如下問題：感測動作遲緩、無法高速地輸出運算結果，從而難以實現高速之運算處理。
又，移動設備等要求以低電源電壓進行動作。因此，於使用電容器使電荷移動而進行運算處理之情形時，產生如下問題：無法於如此之低電源電壓下使足量之電荷移動，從而無法保障準確之運算處理。
又，非專利文獻1揭示有系統電源管理中意圖應用DFV(Dynamic Frequency and Voltage，動態頻率及電壓)控制方式。然而，該非專利文獻1中並未對利用記憶體單元來進行運算之構成進行考察。
又，該等專利文獻1至5以及非專利文獻1中，數位性地執行運算。例如，進行加算時，若數位性地執行，則在確定低位之進位前無法執行高位位元之運算。因此，會產生無法以高速數位性地進行算術運算之問題。該等文獻中絲毫未揭示用於高速執行加減運算等算術運算之電路設計。
又，該等文獻中，記憶裝置之位址空間被規定為唯一，絲毫未考慮擴展位址空間之構成。
又，非專利文獻2中，僅揭示有MRAM單元之構成以及資料讀出之構成，絲毫未說明記憶資料內部之運算。
因此，本發明之目的在於提供一種佔有面積小、於低電源電壓下亦可高速地進行運算處理之半導體信號處理裝置。
本發明之其他目的在於提供一種具有運算功能之高密度之半導體信號處理裝置。
根據本發明之半導體信號處理裝置，若加以概括，則使用根據記憶資料而設定有可流過之電流量之非揮發性記憶體單元，藉由電流而生成內部讀出資料後，於內部對該內部讀出資料執行所必需之處理。
本發明之1實施形態之半導體信號處理裝置包含記憶體陣列，該記憶體陣列具有呈行列狀排列、各自形成於絕緣層上，且非揮發性地記憶資訊之數個記憶體單元。該等數個記憶體單元配置為至少兩個記憶體單元構成一個單位運算子單元。各單位運算子單元包含至少第1至第4SOI電晶體。第1SOI電晶體具有第1閘極電極，其根據第1閘極電極之電位而選擇性地導通，且於導通時傳輸第1寫入埠之第1寫入資料。第2SOI電晶體具有第2閘極電極，其根據第2閘極電極之電位而選擇性地導通，且於導通時傳輸第2寫入埠之第2寫入資料。第3SOI電晶體具有第3閘極電極及接受經由第1SOI電晶體傳輸之第1寫入資料之第1主體區域，其結合於基準電源與第1讀出埠之間，且根據第3閘極電極之電位及儲存於第1主體區域中之電荷量而設定可流過之電流量。第4SOI電晶體具有第4閘極電極及經由第2SOI電晶體接受第2寫入資料之第2主體區域，其連接於第3SOI電晶體與第2讀出埠之間，且根據第4閘極電極之電位與第2主體區域之儲存電荷量而設定可流過之電流量。第1以及第2SOI電晶體為第1導電型SOI電晶體，第3以及第4SOI電晶體為第2導電型SOI電晶體。
本發明之1實施形態之半導體信號處理裝置進一步包含：數個虛擬單元(dummy cell)，其等對應於單位運算子單元行而配置，且各自供給讀出所選擇之單位運算子單元之記憶資料時之參考電流；以及數條讀出線，其等對應於單位運算子單元行而配置，且各自連接著所對應行之單位運算子單元。各讀出線包含連接有對應行之單位運算子單元之第1讀出埠之第1讀出位元線、及連接有對應行之單位運算子單元之第2讀出埠之第2讀出位元線。更對應於單位運算子單元行而設有各自連接著對應行之虛擬單元之數個虛擬讀出線。該等數條讀出線以及虛擬讀出線以既定數為單位而分割成運算單位組。
本發明之1實施形態之半導體信號處理裝置進一步包含：數條感測讀出位元線，其等對應於各單位運算子單元行而配置；埠選擇/切換電路，其根據運算指示，使單位運算子單元之第1以及第2讀出位元線之一方，結合於對應行之感測讀出位元線；數個放大電路，其等對應於各單位運算子單元行而配置，且各自生成與流經對應行之感測讀出位元線以及虛擬讀出線之電流之差對應的信號；以及數個單位運算處理電路，其等對應於運算單位組而配置，於資料寫入時，各自根據所提供之資料而生成對於所對應之運算單位組之單位運算子單元之第1以及第2寫入資料，並且於讀出資料時，對所對應之放大電路之輸出信號執行運算指示所指定之運算處理。
本發明之其他實施形態之半導體信號處理裝置包含：記憶體陣列，其具有數個單位單元及數條讀出線且沿著列方向分割為數個入口，其中該等數個單位單元呈行列狀排列且各自非揮發性地記憶資訊，且該等數條讀出線係對應於單位單元行而配置且各自結合有對應行之單位單元，於讀出資料時流過與所對應行之單位單元之記憶資料對應之電流；以及讀出運算處理電路，其根據運算指示及指定陣列內入口之位址，而讀出位址所指定之入口之單位單元的記憶資料，並以單位單元行作為單位，對該讀出之資料進行運算指示所指定之運算後，將其作為入口與位址所指定之入口為不同之記憶資訊而加以輸出。讀出運算處理電路包含數個感測讀出放大電路，該等數個感測讀出放大電路係對應於單位單元行而配置，且於活性化時，根據流經所對應行之讀出線之電流而生成內部讀出資料。
本發明之進一步其他實施形態之半導體信號處理裝置包含呈行列狀排列且各自非揮發性地記憶資料之數個單位運算子單元。各單位運算子單元係根據該記憶資料而使可流過之電流量不同。該等數個單位運算子單元於列方向上被分割成運算單位區塊。
本發明之進一步其他實施形態之半導體信號處理裝置進一步包含：寫入電路，其於運算單位區塊內，將多位元數值資料之各位元擴展成與該數值資料內之位元位置對應之數量的位元而生成內部寫入資料，於該運算單位區塊內平行選擇數個單位運算子單元後，將與多位元數值資料對應之內部寫入資料之各位元平行寫入至對應之單位運算子單元中；數條總體讀出資料線，其等對應於單位運算子單元行而配置；讀出電路，其於讀出資料時，平行選擇數列之單位運算子單元，且使與各所選擇之單位運算子單元之記憶資料對應之電流流至所對應的總體讀出資料線；以及轉換電路，其針對各運算單位區塊而類比性地對各運算單位區塊之總體讀出資料線之電流進行加算，並將該加算之結果轉換為數位信號。
本發明之1實施形態之半導體信號處理裝置中，由SOI元件構成單位運算子單元，與SRAM相比可降低單元構成元件之數量，從而可減小記憶體單元之布局面積。又，藉由放大電路進行電流檢測動作，由此可高速地進行放大動作而生成運算結果資料。
又，藉由選擇性地利用第1以及第2讀出埠，而可利用放大電路來放大對單位運算子單元之記憶資料之運算結果，不僅可實現資料之記憶，還可實現AND/OR/NOT邏輯運算功能。藉此，可在不另行配置有運算器之情況下實現細微之運算。
本發明之其他實施形態之半導體信號處理裝置中，讀出運算處理電路按行讀出內部資料，並且具有對所讀出之資料進行運算之運算功能。以入口行作為單位而對單位運算子單元所記憶之資料執行運算，可將選擇入口轉換為其他入口，從而可生成較實際入口空間為大之假想入口空間。藉此，可實現高密度大容量之LUT運算器。
又，進一步之其他實施形態中，對已賦予有與多位元數值資料之位元位置對應之權重的電流進行加減運算。因此，無需等待進位/借位之確定便可執行加減運算，從而可實現高速之加減運算處理。可與該加減運算相同地進行部分乘積加算，從而可實現高速之乘算處理。
又，可在不將加算電流傳輸至裝置外部之情況下，於裝置內部執行電流加算，從而亦可於低電源電壓下以較小之電流高速地生成電流加算之結果。
本發明之上述以及其他目的、特徵、態樣以及優點當自與附圖相關聯而理解之本發明所相關之以下詳細說明而明瞭。
 [實施形態1]
圖1係表示本發明之半導體信號處理裝置中所使用之單位運算子單元之電性等效電路圖。該單位運算子單元UOE由SOI(Silicon on Insulator，絕緣層上覆矽)構造之元件(電晶體；以下稱作SOI電晶體)構成。圖1中，單位運算子單元UOE包含兩個P通道SOI電晶體PQ1以及PQ2、與兩個N通道SOI電晶體NQ1以及NQ2。SOI電晶體PQ1以及PQ2分別連接於寫入埠WPRTA以及WPRTB，和SOI電晶體NQ1以及NQ2之主體區域間，且各自之閘極與寫入字元線WWL結合。
SOI電晶體NQ1連接於源極線SL與讀出埠RPRTA之間，且其閘極與讀出字元線RWLA連接。SOI電晶體NQ2連接於SOI電晶體NQ1與讀出埠RPRTB之間，且其閘極與讀出字元線RWLB結合。
根據來自寫入埠WPRTA以及WPRTB之寫入資料DINA以及DINB，設定SOI電晶體NQ1以及NQ之主體區域之電位。SOI電晶體之臨限值電壓會根據主體區域之電位而不同。即，SOI電晶體NQ1以及NQ2中，當主體區域之電位為高時，SOI電晶體NQ1以及NQ2之背閘極-源極間，以PN接面之內建電壓以下之電壓位準向正方向偏壓，該等SOI電晶體NQ1以及NQ2之臨限值電壓變低。另一方面，當該等SOI電晶體NQ1以及NQ2之主體區域之電位為低時，其等之臨限值電壓變高。因此，該等SOI電晶體NQ1以及NQ2可根據其主體區域之電位而記憶資訊。又，SOI電晶體NQ1以及NQ2之主體區域係與其他區域分離開來，從而即便於電源斷開時亦可記憶資料。
該主體區域、即記憶節點SNA以及SNB之電壓位準，可藉由調整寫入驅動器之電源電壓等而準確地設定為PN接面內建電壓以下之位準，且可根據記憶資料而確實地設定SOI電晶體之臨限值電壓。
圖2係概略性地表示圖1所示之單位運算子單元之平面布局圖。圖2中虛線所包圍之區域內形成有P型電晶體。於該P型電晶體形成區域中，高濃度P型區域1a以及1b沿著Y方向對齊配置。P型區域1a以及1b間配置有N型區域2a。
又，高濃度P型區域1c以及1d同樣地沿著Y方向對齊配置。該等P型區域1c以及1d間配置有N型區域2b。P型區域4a係與該P型區域1d於Y方向上對齊配置。
於P型電晶體形成區域外部，鄰接於P型區域1d以及4a，配置有高濃度N型區域3a、3b以及3c。該等高濃度N型區域3a、3b以及3c於Y方向上對齊配置。
P型區域4a自P型電晶體形成區域延伸配置於N型區域3a以及3b之間，又，P型區域4b自P型電晶體形成區域延伸配置於N型區域3b以及3c之間。
閘極電極配線5a以於X方向延伸之方式配置於N型區域2a以及2b上，且閘極電極配線5b配置於P型區域4a上。又，閘極電極配線5c以於X方向延伸之方式對齊配置於P型區域4b上。圖2中表示的是該等閘極電極配線5a、5b以及5c僅於單位運算子單元UOE內之區域中延伸，但該等係分別連續地沿著X方向延伸而配置。
與閘極電極配線5a對齊配置有沿X方向連續地延伸之第1金屬配線6a，又，與閘極電極配線5c對齊配置有沿X方向連續地延伸之第1金屬配線6d。沿X方向連續地延伸之第1金屬配線6b以及6c係相互隔開配置於該等第1金屬配線6a以及6d之間。第1金屬配線6a於未圖示之區域中與閘極電極配線5a電性連接而構成寫入字元線WWL。第1金屬配線6b經由接點/通孔8c與下層之高濃度N型區域3a電性連接而構成源極線SL。鄰接於閘極電極配線5b而配置之第1金屬配線6c，於未圖示之區域中與閘極電極配線4a電性連接而構成讀出字元線RWLA。第1金屬配線6d於未圖示之區域中與閘極電極配線5c電性連接而構成讀出字元線RWLB。
各活性區域(電晶體形成區域)之邊界區域上配置有沿Y方向連續地延伸之第2金屬配線7a-7d。第2金屬配線7a經由接點/通孔8e以及中間第1配線而與N型區域3c電性連接。第2金屬配線7b經由接點/通孔8d以及中間第1配線而與N型區域3b電性連接。第2金屬配線7c經由接點/通孔8b以及中間第1配線而與P型區域1c連接。第2金屬配線7d經由接點/通孔8a以及中間第1配線而與P型區域1a電性連接。
第2金屬配線7a以及7b分別經由讀出埠而傳送輸出資料DOUTB以及DOUTA，第2金屬配線7c以及7d分別經由寫入埠而傳送輸入資料DINA以及DINB。即，第2金屬配線7c以及7d分別與圖1所示之寫入埠WPRTA以及WPRTB結合，第2金屬配線7a以及7b分別與圖1所示之讀出埠RPRTB以及RPRTA結合。
於該圖2所示之平面布局中，由P型區域1a以及1b、N型區域2a、及閘極電極配線5a構成P通道SOI電晶體PQ2，且由P型區域1c以及1d、N型區域2b、及閘極電極配線5a構成P通道SOI電晶體PQ1。由N型區域3a以及3b、P型區域4a、及閘極電極配線5b構成N通道SOI電晶體NQ1。由N型區域3b以及3c、P型區域4b、及上層之閘極電極配線5c構成N通道SOI電晶體NQ2。
圖3係概略性地表示圖2所示之平面布局之SOI電晶體PQ1以及NQ1之立體圖。圖3中為能簡化圖式而並未表示該等SOI電晶體PQ1以及NQ1之閘極電極配線。
如圖3所示，SOI電晶體PQ1以及NQ1形成於半導體基板10上所形成之埋入絕緣膜12上。P型區域1c與寫入埠WPRTA結合，N型區域3a與源極線SL結合，且N型區域3b與讀出埠RPRTA結合。N型區域3a以及3b間之P型區域4a構成SOI電晶體NQ1之主體區域。P型區域4a鄰接於高濃度P型區域1d而配置，因此，P型區域1d以及4a處於電性連結之狀態。又，N型區域2b構成SOI電晶體PQ1之主體區域。
SOI電晶體PQ1之主體區域(N型區域)2b表面上形成有通道，藉此，自寫入埠WPRTA傳送之電荷將經由P型區域1d而傳送至P型區域4a中並儲存起來。將SOI電晶體NQ1之主體區域之電壓設定為與寫入資料對應之電壓位準，且將其臨限值電壓設定為與記憶資料對應之位準。N型區域3b構成預充電節點，且不管P型區域4a之電壓位準如何，均維持於區域4a以及3b間之PN接面為未導通之電壓位準。又，源極線SL通常維持於電源電壓VCC位準，以防止主體區域與源極線間之PN接面之導通。
於讀出資料時，對形成於SOI電晶體NQ1之主體區域上之閘極電極配線施加高位準之電壓。藉由對該閘極電極施加電壓，而於P型區域4a表面上選擇性地根據記憶資料而形成通道，從而使與記憶資料對應之電流自源極線SL流至讀出埠RPRTA。藉由對該電流進行檢測而讀出資料。主體區域(P型區域)4a中所儲存之電荷維持於保存狀態，從而可非揮發性地記憶資料。
又，係僅對來自源極線SL之與SOI電晶體NQ1以及NQ2之臨限值電壓對應之電流量進行檢測，因此可高速地進行資料之讀出。
圖4係概略性地表示本發明之實施形態1之半導體信號處理裝置之整體構成圖。圖4中，運算子單元陣列20被分割成數個運算子單元子陣列區塊OAR0-OAR31。圖4中係表示將運算子單元陣列20分割成32個運算子單元子陣列區塊之構成之一示例，但該子陣列區塊之數量並未限定於32。
運算子單元子陣列區塊OAR0-OAR31中，單位運算子單元(UOE)呈行列狀排列，又與各單位運算子單元行對應而配置有虛擬單元。將虛擬單元所供給之電流作為參考電流而使用，並讀出單位運算子單元之記憶資料。
相對於運算子單元陣列20而設有列選擇驅動電路22。該列選擇驅動電路22包含分別對應於運算子單元子陣列區塊OAR0-OAR31而設置之列驅動電路XDR0-XDR31。該等列驅動電路XDR0-XDR31於所對應之運算子單元子陣列區塊中選擇單位運算子單元列。因此，列驅動電路XDR0-XDR31包含對列位址信號進行解碼之列位址解碼電路、於讀出資料時將讀出字元線驅動為選擇狀態之讀出字元線驅動電路、以及於資料寫入時將寫入字元線驅動為選擇狀態之寫入字元線驅動電路。
根據運算內容而執行將圖1所示之讀出字元線RWLA以及RWLB雙方平行驅動為選擇狀態，或者僅將讀出字元線RWLA驅動為選擇狀態之處理。
於運算子單元陣列20之資料輸入輸出路徑上設有主放大電路24、組合邏輯運算電路26、以及資料通路28。主放大電路24包含對應於運算子單元子陣列區塊OAR0-OAR31之各單位運算子單元行而設置之主放大器。主放大電路24中之各主放大器，對自運算子單元陣列20中所選擇之運算子單元子陣列區塊中讀出之資料平行地進行放大。藉此，針對各選擇單位運算子單元而平行地對運算子單元陣列20中所選擇之運算子單元子陣列區塊之入口(由1列單位運算子單元構成)的資料進行放大。
組合邏輯運算電路26進一步對自主放大電路24所傳輸之選擇單位運算子單元之資料，執行所指定之邏輯運算及/或算術運算處理。作為邏輯運算而準備有OR運算、XOR運算、以及XNOR運算等之組合邏輯運算，作為算術運算處理而準備有加算以及減算。該組合邏輯運算電路26亦可經由主放大器接受所選擇之單位運算子單元之記憶資料，且將主放大器之輸出信號不進行邏輯變更便經由暫存器等而輸出。
資料通路28執行：設定來自主放大電路14及/或組合邏輯運算電路26之傳輸資料之路徑、向外部輸出資料DOUT[m：0]、根據來自外部之輸入資料DINA[m：0]及DINB[m：0]而生成對單位運算子單元之寫入資料、以及設定寫入資料傳輸路徑。
輸入資料DINA<m：0>以及DINB<m：0>係自裝置外部傳輸，且於資料通路中已設定好路徑之後，分別寫入至單位運算子單元之SOI電晶體NQ1以及NQ2之主體區域中。選擇性地執行資料通路28中寫入資料之傳輸路徑之設定，以及資料之反轉/非反轉。藉此，設定利用所選擇之運算子單元子陣列區塊之單位運算子單元之對外部輸入資料的運算處理內容。
再者，半導體信號處理裝置中內部運算處理之設定、及資料傳輸路徑之設定、以及動作時序控制係由控制電路30而執行。該控制電路30亦可包含儲存程式命令之命令記憶體，且根據該命令記憶體內之程式而指定內部之運算以及生成內部時序。又，亦可代替此，該控制電路30根據來自外部之命令而設定內部之資料傳輸路徑以及生成內部動作時序。
圖5係更具體地表示圖4所示之運算子單元陣列20以及主放大電路14之構成圖。圖5中代表性地表示有運算子單元陣列20中所包含之運算子單元子陣列區塊OARi以及OARj。又，該等運算子單元子陣列區塊OARi以及OARj具有相同構成，因此圖5中表示運算子單元子陣列區塊OARi之內部構成。
圖5中，運算子單元子陣列區塊OARi包含配置有單位運算子單元UOE以及虛擬單元DMC之記憶體單元陣列32、及配置有感測放大器SA之感測放大器帶38。記憶體單元陣列32中設有配置著虛擬單元DMC之虛擬單元帶34、及用以選擇單位運算子單元UOE之讀出埠之讀出埠選擇電路36。
對應於單位運算子單元行而配置有位元線對BLP。單位運算子單元UOE，如上所述具有讀出埠RPRTA以及RPRTB，各位元線對BLP包含與對應行之單位運算子單元之各讀出埠RPRTA以及RPRTB結合之讀出位元線BLA以及BLB(BLA/B)、及連接有虛擬單元DMC之互補讀出位元線ZBL。藉由讀出埠選擇電路36而選擇讀出位元線BLA以及BLB之一方。
感測放大器帶38之各感測放大器SA對流經藉由讀出埠選擇電路36而選擇之位元線BLA/B與互補位元線ZBL之電流量進行檢測，並生成與該檢測結果對應之信號。
感測放大器帶38之各感測放大器SA結合於總體讀出資料線對RGLP。總體讀出資料線對RGLP係共通地且對應於各運算子單元子陣列區塊之感測放大器而配置於數個運算子單元子陣列區塊上，且將所選擇之運算子單元子陣列區塊之感測放大器SA之輸出傳送至主放大電路24中所包含之主放大器MA。
運算子單元子陣列區塊OAR(OAR0-OAR31)上共通地配置有總體寫入資料線對WGLP。總體寫入資料線對WGLP包含總體寫入資料線WGLA以及WGLB，該等寫入資料線WGLA以及WGLB分別結合於所選擇之運算子單元子陣列區塊之單位運算子單元之寫入埠WPRTA以及WPRTB。因此，該總體寫入資料線對亦係對應於各運算子單元子陣列區塊之單位運算子單元行而配置。
主放大電路24中，對應於各總體讀出資料線對RGLP而設有主放大器MA。圖5中表示之一示例係主放大器MA生成資料P<0>-P<4m＋3>之情形，即配置有(4m＋4)個總體讀出資料線對RGLP之情形。來自外部之輸入資料係(m＋1)位元寬度(參考圖4)。即，於該半導體信號處理裝置(組合邏輯運算電路26)之內部，利用四個感測放大器SA之輸出對外部輸入資料之每1位元執行所指定之組合邏輯運算或者算術運算。
圖6係表示圖5所示之運算子單元子陣列區塊OARi之具體構成之一示例之圖。圖6中，代表性地表示與單位運算子單元UOE0以及UOE1相關部分之構成。圖6中，相對於單位運算子單元UOE0而設有讀出位元線RBLA0以及RBLB0、總體寫入資料線WGLB0以及WGLA0。總體寫入資料線WGLA0以及WGLB0分別結合於單位運算子單元UOE0之寫入埠WPRTA以及WPRTB。該單位運算子單元UOE0之讀出埠RPRTA以及RPRTB分別結合於讀出位元線RBLA0以及RBLB0。該等讀出位元線RBLA0以及RBLB0對應於圖5所示之位元線BLA/B。
對應於單位運算子單元UOE0而配置有虛擬單元DMC0。虛擬單元DMC0包含：連接於供給基準電壓Vref之基準電壓源與互補讀出位元線ZRBL0間的虛擬電晶體DTA，以及串聯連接於基準電壓源與互補讀出位元線ZRBL0間的虛擬電晶體DTB0以及DTB1。虛擬電晶體DTA根據虛擬單元選擇信號DCLA而導通後，自基準電壓Vref對互補讀出位元線ZRBL0供給電流。虛擬電晶體DTB0以及DTB1根據虛擬單元選擇信號DCLB而導通後，自基準電壓源Vref對互補讀出位元線ZRBL0供給電流。該等虛擬電晶體DTA及DTB0以及DTB1由具有低臨限值電壓之N通道SOI電晶體構成。
虛擬單元DMC0以及DMC1中，於選擇埠A時虛擬電晶體DTA導通，而於選擇埠B時則利用虛擬電晶體DTB0以及DTB1。其原因在於：單位運算子單元UOE中，對應於利用一個N通道SOI電晶體以及兩個串聯SOI電晶體之構成而分別生成參考電流。
基準電壓源Vref所供給之基準電壓Vref(以同一元件符號表示電源與供給電壓)，將供給單位運算子單元UOE0中所包含之SOI電晶體NQ1以及NQ2於高臨限值電壓以及低臨限值電壓時所分別供給之電流之中間電流。相對於讀出位元線RBLA0以及RBLB0而設有埠連接電路PRSW0。埠連接電路PRSW0根據埠選擇信號PRMX而將讀出位元線RBLA0以及RBLB0之一方連接於感測讀出位元線RBL0。互補讀出位元線ZRBL0結合於感測放大器SA。
於感測讀出位元線RBL0以及ZRBL0之間，設有感測放大器SA0、位元線預充電/均衡電路BLEQ0以及讀出閘CSG0。感測放大器SA0包含交叉耦合之N通道SOI電晶體以及交叉耦合之P通道SOI電晶體、及根據感測放大器活性化信號/SOP以及SON而分別選擇性地導通之感測活性化P通道SOI電晶體以及感測活性化N通道SOI電晶體。感測活性化SOI電晶體於導通時，對感測電源節點(結合有交叉耦合之SOI電晶體之電源節點)供給感測電源電壓VBL以及接地電壓。感測電源電壓VBL可為電源電壓VCC位準，亦可為中間電壓位準。感測電源電壓VBL只要為選擇讀出字元線時之電壓位準即可。
該感測放大器SA0係交叉耦合型之感測放大器，其對讀出位元線RBL0以及ZRBL0上之電位差進行差動放大。感測放大器SA0亦可如非專利文獻1所示般，由使閘極與主體區域相結合之SOI電晶體而構成。又，作為感測放大器SA而亦可使用電流檢測型之感測放大器，該電流檢測型感測放大器係利用生成流經感測讀出位元線RBL以及ZRBL電流之鏡電流的電流鏡動作。
位元線預充電/均衡電路BLEQ0，根據位元線預充電指示信號BLPE而對讀出位元線ZRBL0以及RBL0供給位元線預充電電壓VPC。該位元線預充電電壓VPC係單位運算子單元UOE內之N通道SOI電晶體NQ1以及NQ2之讀出埠與主體區域間的PN接面，於不管該主體區域之電壓位準如何均維持於非導通狀態之電壓位準。
讀出閘CSG0根據讀出閘選擇信號(運算子單元子陣列區塊選擇信號)CSL，將感測讀出位元線RBL0以及ZRBL0結合於總體讀出資料線RGL0以及ZRGL0。
再者，構成感測放大器帶38中所包含之感測放大器SA0、位元線預充電/均衡電路BLEQ0以及讀出閘CSG0之電晶體，亦可不為SOI電晶體，而是由通常之形成於半導體基板區域表面上之塊體型MOS電晶體構成。
對單位運算子單元UOE1亦設有虛擬單元DMC1以及埠連接電路PRSW1，又，設有感測放大器SA1、位元線預充電/均衡電路BLEQ1以及讀出閘CSG1。該等感測放大器SA0、SA1共通地響應於感測放大器活性化信號/SOP以及SON而選擇性地活性化，又，位元線預充電/均衡電路BLEQ0以及BLEQ1亦相同地於位元線預充電指示信號BLPE活性化時被活性化。讀出閘CSG1亦與讀出閘CSG0相同地，根據讀出閘選擇信號CSL而導通。
如該圖6所示，記憶體單元陣列32中，單位運算子單元UOE0、UOE1…平行地被驅動為選擇狀態，又，虛擬單元DMC0、DMC1…亦根據虛擬單元選擇信號DCLA以及DCLB之任一者而選擇性地將參考電流供給至所對應之互補讀出位元線ZRBL0以及ZRBL1。因此，記憶體單元陣列32中，執行1個入口之單位運算子單元之UOE之資料的平行讀出、及平行寫入。
再者，埠選擇信號PRMX為多位元信號，可針對各位元線對而設定其連接。如下文所說明般，以4位元線對為一個單位來執行運算。通常，各運算單位中執行相同運算，因此作為埠選擇信號PRMX，只要準備最小為4位元之控制信號即可(針對每1位元線對而準備1位元之選擇控制信號)。
圖7係概略性地表示圖4所示之資料通路28之構成之一示例之圖。圖7中，資料通路28包含分別對應於總體寫入資料線對WGLP而配置之資料通路單位區塊DPUB。圖7中，代表性地表示有分別相對於四個總體寫入資料線對WGLP0-WGLP3而設置之資料通路單位區塊DPUB0-DPUB3。由該等四個資料通路單位區塊DPUB0-DPUB3而形成資料通路運算單位組44。該資料通路運算單位組44承擔對外部資料之1位元所進行之運算。
資料通路單位區塊DPUB0包含：儲存來自組合邏輯運算電路(26)之資料位元Q0之暫存器50；對暫存器50之儲存資料進行緩衝處理而生成外部之1位元輸出資料DOUT0之緩衝器51；使暫存器50之儲存值反轉之反相器53及55；以及分別使來自外部之1位元寫入資料DINA0以及DINB0反轉之反相器52及54。
資料通路單位區塊DPUB0進一步包含：多工器(MUXA)56，其根據切換控制信號MXAS而選擇暫存器50之儲存值、反相器52及53之輸出值以及來自外部之輸入資料位元DINA0之其中一者；多工器(MUXB)57，其根據切換控制信號MXBS而選擇暫存器50之儲存值、反相器55及54之輸出值、以及來自外部之寫入資料位元DINB0之其中一者；以及總體寫入驅動器58以及59，其等根據多工器56及57之選擇資料，而分別驅動總體寫入資料線對WGLP0之寫入資料線WGLA以及WGLB。
該資料通路單位區塊DPUB0中，選擇來自外部之寫入資料位元之反轉值、非反轉值以及來自組合邏輯運算電路之對應之輸出位元Q0之其中一者，並傳送至寫入資料線WGLA。又，亦選擇來自暫存器50之資料位元、以及來自外部之寫入資料位元DLB0之反轉值以及非反轉值之任一者，並傳送至總體寫入資料線WGLB。
其餘資料通路單位區塊DPUB1-DPUB3中，亦設有與該資料通路單位區塊DPUB0相同之構成。然而，資料通路單位區塊DPUB1-DPUB3中，於暫存器50之輸出部中並未設有緩衝器51。即，來自對應之組合邏輯運算電路之資料位元Q1-Q3並未作為向外部輸出之資料而加以輸出。又，該等資料通路單位區塊DPUB1-DPUB3中亦可不設置暫存器50。資料通路單位區塊DPUB0之暫存器50之儲存值被傳輸至該等資料通路單位區塊DPUB1-DPUB3。
共通地將來自外部之1位元寫入資料DINA0及DINB0共通地供給至該等資料通路單位區塊DPUB0-DPUB3。暫存器50之儲存值共通地供給至資料通路單位區塊DPUB1-DPUB3。
切換控制信號MXAS及MXBS供給至各資料通路單位區塊，且於各資料通路單位區塊中單獨設定多工器56以及57之選擇態樣。於各資料通路運算單位組44中執行共通運算之情形時，作為該等切換控制信號MXAS以及MXBS，只要準備4系統之切換控制信號即可(將1個系統分配給1個資料通路單位區塊)。
圖8係概略性地表示圖7所示之資料通路28之整體構成圖。圖8中，資料通路28內配置有資料通路運算單位組44<0>-44<m>。該等資料通路運算單位組44<0>-44<m>各自包含資料通路單位區塊DPUB0-DPUB3。
對資料通路運算單位組44<0>供給來自外部之資料位元DINA<0>以及DINB<0>，並生成1位元輸出資料DOUT<0>。圖8中「*i>：MUXA/B<i>」表示資料通路單位區塊中所包含之多工器(MUXA、MUXB)56、57。資料通路28將來自外部之(m＋1)位元資料轉換為內部(4m＋4)位元之資料。內部之4位元資料係內部之運算單位。
藉由多工器MUXA/B<3：0>(多工器56、57)決定資料通路運算單位組44<0>之各資料通路單位區塊DPUB0-DPUB3之資料傳遞/轉換路徑，內部資料位元DP<0>-DP<3>經由總體寫入驅動器58、59而傳送至所對應之總體寫入資料線。
相同地，亦對資料通路運算單位組44<1>、…、44<m>，供給來自外部之寫入資料位元DINA<1>、DINB<1>、…、DINA<m>、DIMB<m>，且分別藉由內部之多工器(MUXA以及MUXB)而生成寫入資料DP<4>-DP<7>、…、DP<4m>-DP<4m＋3>，並經由對應之總體寫入驅動器(58、59)而傳送至所對應之總體寫入資料線對。
又，來自組合邏輯運算電路26之資料位元被供給至資料通路28之各資料通路運算單位組之資料通路單位區塊DPUB0-DPUB3。然而，於資料通路運算單位組44<0>-44<m>中分別自一個資料通路單位區塊DPUB4i(i=0-m)輸出有輸出資料位元DOUT<0>-DOUT<m>，作為向外部之資料位元DOUT<0>-DOUT<m>。
因此，各資料通路運算單位組中根據來自外部之寫入資料位元而生成4位元資料，且根據每1運算單位組中最大為四個單位運算子單元之記憶資料而執行運算處理，從而實現各種組合邏輯運算以及算術運算。
圖9係概略性地表示圖5所示之組合邏輯運算電路之構成之一示例之圖。該組合邏輯運算電路26中，與資料通路28之構成相同地，針對四個主放大器之輸出信號而配置有一個單位運算區塊UCL。圖9中，代表性地表示有針對主放大器之輸出信號(資料)P<4k>-P<4k＋3>而設置之單位運算區塊UCL4k之構成。其中，k為0-m中之任一整數。
圖9中，單位運算區塊UCL4k包含：分別接受所對應之主放大器之輸出信號P<4k>-P<4k＋3>的緩衝器BFF0-BFF3、及分別接受該等主放大器之輸出信號(位元)P<4k>-P<4k＋3>之反相器IV0-IV3。可藉由該等緩衝器BFF0-BFF3以及反相器IV0-IV3，而分別生成主放大器之輸出信號P<4k>-P<4k＋3>之非反轉信號以及反轉信號。
單位運算區塊UCL4k進一步包含2輸入OR閘OG0、3輸入OR閘OG1、以及4輸入OR閘OG2。2輸入OR閘OG0接受主放大器之輸出信號P<4k>以及P<4k＋1>。3輸入OR閘OG1接受主放大器之輸出信號P<4k>、P<4k＋1>以及P<4k＋2>。4輸入OR閘OG2接受主放大器之輸出信號P<4k>-P<4k＋3>。
單位運算區塊UCL4k進一步包含5輸入多工器60a、2輸入多工器62a-62d、以及解多工器63。多工器60a接受緩衝器BFF0、反相器IV0、以及OR閘OG0-OG2之輸出信號，並根據邏輯通路指示信號LGPS而選擇其中之一個信號。
多工器62a選擇緩衝器BFF1以及反相器IV1之輸出信號之其中一者而生成位元Q<4k>，多工器62b選擇緩衝器BFF2以及反相器IV2之輸出信號之其中一者而生成位元Q<4k＋1>，多工器62c選擇緩衝器BFF3以及反相器IV3之輸出信號之其中一者而生成位元Q<4k＋3>。亦根據邏輯通路指示信號LGPS而設定該等多工器62a-62c之選擇態樣。
解多工器63根據邏輯通路指示信號LGPS，將多工器60a之輸出信號(資料)傳送至4位元加算/減算處理電路64以及多工器62d之一方。多工器62d選擇解多工器63以及4位元加算/減算處理電路64所輸出之1位元之一方，並作為輸出位元Q<4k>而輸出。
4位元加算/減算處理電路64對8個單位運算區塊之解多工器63之輸出位元G<4k>-G<4(k+7)>執行加算或者減算。於進行4位元加算/減算時，輸出係包含進位/借位而為5位元。圖9所示之構成中，考慮到利用4位元加算/減算處理電路44並藉由進行積和相加(部分乘積之加算)而執行乘算之情形，而準備8位元之輸出。
圖10係概略性地表示選擇單位運算子單元之B埠時電晶體相對於感測放大器之連接態樣之圖。圖10中，於單位運算子單元中之選擇讀出B埠RPRTB時，N通道SOI電晶體NQ1以及NQ2串聯連接於源極線SL與感測讀出位元線RBL之間。相同地，於虛擬單元中，虛擬電晶體DTB0以及DTB1亦串聯連接於基準電壓源與互補讀出位元線ZRBL之間。該等感測讀出位元線RBL以及ZRBL結合於感測放大器SA，且藉由感測放大器SA將該等感測讀出位元線RBL以及ZRBL之電位差或電流差放大而生成感測輸出信號SOUT以及/SOUT。
圖11係表示於圖10所示之單位運算子單元以及虛擬單元之連接態樣下，讀出資料時之動作之信號波形圖。以下，參考圖11，對圖10所示之單位運算子單元UOE以及虛擬單元DMC之讀出動作加以說明。
再者，於以下之說明中，使SOI電晶體NQ1以及NQ2之臨限值電壓之高狀態對應於記憶有資料“0”之狀態，且使臨限值電壓之低狀態對應於記憶有資料“1”之狀態。
於預充電期間，讀出位元線RBL以及互補讀出位元線ZRBL，係藉由圖6所示之位元線預充電/均衡電路BLEQ而被預充電至預充電電壓VPC位準。
當讀出週期開始時，讀出字元線RWLA以及RWLB與虛擬單元選擇信號DCLB被驅動為選擇狀態。源極線SL上之電壓為例如電源電壓VCC位準，且係高於供給至虛擬單元DMC之基準電壓Vref的電壓位準。於SOI電晶體NQ1以及NQ2之一方儲存有資料“0”之情形時，其臨限值電壓大而電流量少。另一方面，於SOI電晶體NQ1以及NQ2均儲存有資料“1”之情形時，其臨限值電壓低且流過大量電流。
因此，於SOI電晶體NQ1以及NQ2均記憶有資料“1”之情形時，大量電流自源極線SL經由讀出埠RPRTB而流至感測讀出位元線RBL。於虛擬單元DMC中，電流自基準電壓源Vref經由虛擬電晶體DTB0以及DTB1而流至互補感測讀出位元線ZRBL。基準電壓Vref(以同一元件符號表示電壓源及其電壓)係供給至源極線SL之電壓(電源電壓VCC位準)與位元線預充電電壓VPC間的電壓位準。於該狀態下，來自單位運算子單元UOE之電流量大於來自虛擬單元DMC之電流量，感測讀出位元線RBL之電位高於互補感測讀出位元線ZRBL之電位。
另一方面，於SOI電晶體NQ1以及NQ2之至少一方儲存有資料‘‘0”之情形時，虛擬單元DMC向互補感測讀出位元線ZRBL供給之電流量，大於單位運算子單元UOE所供給之電流量。因該電流量之差而使感測讀出位元線RBL之電位低於互補感測讀出位元線ZRBL之電位。
於該狀態下，使感測放大器活性化信號/SOP以及SON分別變化為L位準以及H位準，而使感測放大器SA活性化。讀出至感測讀出位元線RBL以及ZRBL之資料(電位或者電流量)係藉由感測放大器SA而進行差動放大。
感測放大器SA之高位準輸出電壓係感測高側電源電壓VBC之電壓位準，於圖11所示之波形圖中，係預充電電壓VPC之2倍之電壓位準。主體區域(記憶節點)之PN接面上僅施加有內建電壓以下之電壓，因此不會產生因主體區域PN接面之導通而引起記憶資料之破壞。
藉此，即便感測放大器SA之高側電源電壓VBC之位準的電壓被傳送至感測讀出位元線RBL以及ZRBL之任一者，亦可避免SOI電晶體NQ1以及NQ2以及虛擬電晶體DTB之主體區域上之PN接面成為順向偏壓而使電流流入至主體區域中，從而可在不破壞記憶資料之情況下準確地進行感測動作。
然後，藉由讀出閘選擇信號CSL而選擇圖6所示之讀出閘CSG後，將感測放大器SA之輸出信號傳送至所對應之主放大器(MA)。
再者，資料之讀出係非破壞性之讀出，從而並不需要進行記憶資料之再寫入之復原期間。因此，可於感測放大器進行動作前，將讀出字元線RWLA以及RWLB驅動為非選擇狀態。由於不需要復原期間而可縮短讀出週期。
圖12係一覽地表示圖10所示之單位運算子單元UOE以及虛擬單元DMC之選擇態樣下，記憶資料與感測放大器輸出信號之邏輯值之關係圖。
如圖12所示，僅於SOI電晶體NQ1以及NQ2均儲存有資料“1”時，單位運算子單元UOE供給較虛擬單元DMC更大之電流，因此感測放大器之輸出信號SOUT成為“1”。另一方面，於SOI電晶體NQ1以及NQ2之至少一方儲存有資料“0”之情形時，虛擬單元DMC所供給之電流將大於單位運算子單元UOE所供給之電流，感測放大器SA之輸出信號SOUT成為“0”。因此，該感測放大器SA之輸出信號SOUT表示SOI電晶體NQ1以及NQ2之記憶資料之AND運算結果。又，若使感測放大器SA之輸出信號SOUT反轉，則可獲得單位運算子單元之記憶資料之NAND運算結果。
如此，無需向裝置外部讀出資料，僅以於內部讀出單位運算子單元之記憶資料，便可執行記憶資料之邏輯運算而獲得運算結果。
SOI電晶體NQ1於圖10中經由未圖示之讀出埠而與A埠讀出位元線RBLA結合。該情形時，讀出位元線RBLA為浮動狀態，於讀出資料時，若充電至與感測讀出位元線RBL之充電電位相同之電位，則之後在電位不變化之情況下，絲毫不會影響到對感測讀出位元線RBL之讀出資料。
圖13係概略性地表示選擇埠A時之單位運算子單元與虛擬單元之連接態樣之圖。於連接該埠A時，源極線SL與讀出位元線RBL之間，連接有一個SOI電晶體NQ1。另一方面，虛擬單元DMC中，亦根據虛擬單元選擇信號DCLA而使虛擬電晶體DTA連接於基準電壓源與互補讀出位元線ZRBL之間。感測放大器SA之感測動作與上述圖10以及圖11所示之情形相同。
於該圖13所示之配置中，當SOI電晶體NQ1記憶有資料“0”時，自虛擬電晶體DTA流向互補讀出位元線ZRBL的電流量，大於自源極線SL經由SOI電晶體NQ1並經由讀出埠RPRTA而流向感測讀出位元線RBL的電流量。因此，該情形時，感測放大器SA之輸出信號SOUT為L位準(“0”)。另一方面，於SOI電晶體NQ1儲存有資料“1”之情形時，自SOI電晶體NQ1經由讀出埠RPRTA而流向感測讀出位元線RBL之電流量，亦大於經由虛擬電晶體DTA流過之電流量。因此，該情形時，感測放大器SA之輸出信號SOUT為H位準(“1”)。
因此，如圖14所示，於連接A埠時，感測放大器SA之輸出信號SOUT成為與該SOI電晶體NQ1之記憶資料相同之邏輯值資料。當使感測放大器SA之輸出信號反轉、或者將寫入資料之反轉值記憶於SOI電晶體NQ1中並讀出時，可於感測放大器SA之輸出中獲得寫入資料之NOT運算結果。
圖15係表示本發明之實施形態1之半導體信號處理裝置之資料運算序列的時序圖。以下，參考圖15，並參考圖1至圖8而對本發明之實施形態1之半導體信號處理裝置之動作加以說明。
該半導體信號處理裝置之動作週期係由來自外部之時脈信號CLK所規定。於時脈信號CLK之上升邊緣，所輸入之資料DINA以及DINB被取入至內部後而開始運算序列。此處，圖15中並未表示指定動作模式之指令。動作模式係自外部供給或者由內部所產生之指令而指定。
於該時脈信號CLK之上升邊緣，所取入之資料A0以及B0被取入至圖4所示之資料通路28中。對資料通路28供給切換控制信號MXAS以及MXBS，並根據運算指令所指定之運算內容而設定該資料傳輸路徑，且設定關於資料A0以及BO之反轉/非反轉。
來自資料通路28之內部寫入資料，經由圖7所示之總體寫入驅動器58以及59而傳送至總體寫入資料線上。所選擇(經位址指定)之運算子單元子陣列區塊上，寫入字元線WWL被設定為活性狀態(L位準)，圖1所示之P通道SOI電晶體PQ1以及PQ2導通，從而對SOI電晶體NQ1以及NQ2之主體區域SNA以及SNB注入與寫入資料對應之電荷。
當向SOI電晶體NQ1以及NQ2之寫入結束時，將讀出字元線RWLA以及RWLB或者讀出字元線RWLA驅動為選擇狀態。圖15中，於寫入字元線WWL為選擇狀態時將讀出字元線驅動為選擇狀態。寫入係對SOI電晶體之主體區域執行，即便該寫入與讀出係平行地執行，亦不會產生特別之問題。然而，亦可於寫入結束且寫入字元線WWL被驅動為非選擇狀態之後，將讀出字元線驅動為選擇狀態。
於執行AND運算之情形時，將讀出字元線RWLA以及RWLB平行驅動為選擇狀態，另一方面，於執行NOT運算之情形時，將讀出字元線RWLA驅動為選擇狀態，且將讀出字元線RWLB維持於非選擇狀態。於將該讀出字元線驅動為選擇狀態之前，設定埠選擇信號PRMX，圖6所示之讀出埠選擇電路36之埠連接開關PRSW(PRSW0、PRSW1)選擇讀出位元線RBLA以及RBLB之一方，且結合於與感測放大器對應之感測讀出位元線RBL。該埠選擇信號PRMX之埠選擇態樣，亦根據運算指令所指定之運算內容而設定。
與將讀出字元線RWLA/RWLB驅動為選擇狀態平行地，亦將虛擬單元選擇信號DCLA/DCLB驅動為選擇狀態。藉此，與單位運算子單元之記憶資料對應之電流以及所選擇之虛擬單元之基準電流，流至與感測放大器連接之讀出位元線RBL以及ZRBL，而使得其電位產生變化。將讀出字元線RWLA以及RWLB驅動為選擇狀態之後，以既定時序使感測放大器活性化信號/SOP以及SON活性化。藉由該感測放大器之感測動作，而使讀出位元線RBL以及ZRBL之電壓位準產生變化。將藉由感測放大器SA而偵測放大之資料傳送至對應之主放大器MA。
當確定感測放大器SA(參考圖6)之感測結果後，使主放大器活性化信號MAEN活性化，藉由主放大器而將感測放大器所生成之信號(資料)進一步放大。將邏輯通路指示信號LGPS設定為既定狀態(與運算指令所指定之運算內容對應之狀態)，且於組合邏輯運算電路26中，選擇反相器、緩衝器、或者OR閘而將資料DOUT輸出至外部。該邏輯通路指示信號LGPS之狀態設定，可與主放大器活性化信號MAEN之活性化平行地進行，又，亦可與資料通路之路徑指定平行地進行。圖15中，表示與主放大器活性化信號MAEN平行地進行邏輯通路指示信號之狀態設定。
下一週期中再次取入運算指令及作為輸入資料DINA以及DINB之資料A1以及B1，並執行與運算指令對應之運算。因此，當供給有輸入資料DINA以及DINB時，藉由連續地進行資料之寫入以及讀出，而可於1個時脈週期內生成表示運算結果之資料DQ1、DQ2、…而作為輸出資料DOUT，並可於1個時脈週期內執行運算。
因此，與向外部讀出資料並利用另行設於外部之邏輯閘而執行運算處理之構成相比，可縮短運算處理時間。
又，單位運算子單元如圖1所示般由4個電晶體構成，其布局面積得以充分地減少。又，對SOI電晶體之主體區域直接注入與資料對應之量之電荷，從而可準確地將資料記憶用SOI電晶體之臨限值電壓設定為與記憶資料對應之臨限值電壓位準，這樣便可減輕臨限值電壓之不均。
圖16係概略性地表示圖4所示之控制電路30之構成圖。圖16中，控制電路30包含：對來自外部之指令CMD進行解碼之指令解碼器70，分別根據來自該指令解碼器70之運算操作指示OPLOG而動作之連接控制電路72、寫入控制電路74、讀出字元控制電路76以及資料讀出控制電路78。
指令解碼器70於未圖示時脈信號CLK之上升邊緣，取入指定來自外部之動作內容之指令CMD，並生成指定運算操作內容之運算操作指示OPLOG。
連接控制電路72根據該運算操作指示OPLOG，生成針對資料通路之切換控制信號MXAS以及MXBS、及針對組合邏輯運算電路之邏輯通路指示信號LGPS。根據切換控制信號MXAS以及MXBS而設定資料通路之資料傳輸路徑，又，根據邏輯通路指示信號LGPS而設定組合邏輯運算電路之運算內容。
寫入控制電路74於供給有運算操作指示OPLOG時，使寫入活性化信號WREN以及寫入字元線活性化信號WWLEN活性化。根據該寫入活性化信號WREN而使資料通路中所包含之總體寫入驅動器以及寫入字元線解碼電路等與寫入相關之電路活性化。寫入字元線活性化信號WWLEN供給將寫入字元線驅動為選擇狀態之時序。
讀出字元控制電路76根據運算操作指示OPLOG而生成讀出活性化信號RREN、讀出字元線活性化信號RWLENA、RWLENB、以及主埠選擇信號PRMXM。根據該等信號，於所選擇之運算子單元子陣列區塊中進行與讀出相關部分之動作。讀出字元控制電路76之動作開始時序，係設定於寫入控制電路74之寫入活性化信號WREN被活性化之後。根據讀出活性化信號RREN之活性化，使讀出字元線解碼電路等電路活性化。
資料讀出控制電路78根據來自讀出字元控制電路76之讀出活性化信號RREN與運算操作指示OPLOG，使感測放大器活性化信號SAEN(/SOP、SON)、主放大器活性化信號MAEN、及讀出閘選擇時序信號CLEN活性化。根據讀出閘選擇時序信號CLEN，供給進行感測放大器與對應之總體讀出資料線之連接的讀出閘之路徑連接時序。
將該等寫入控制電路74、讀出字元控制電路76以及資料讀出控制電路78所生成之信號供給至相對於各運算子單元子陣列區塊而設置之列選擇驅動電路(22)，於各位址所指定之運算子單元子陣列區塊中，進行讀出字元線以及寫入字元線之活性化以及虛擬單元之選擇、位元線與感測放大器之連接、及感測放大器輸出信號向主放大器之傳輸。
圖17係表示圖4所示之列驅動電路XDRi之構成之一示例及運算子單元子陣列區塊之選擇電路的圖。列驅動電路XDRi(i=0-31)以及區塊選擇電路90係於圖4所示之列選擇驅動電路22內對應於各運算子單元子陣列區塊而配置。
列驅動電路XDRi包含：驅動讀出字元線之讀出字元線驅動電路80、選擇虛擬單元之虛擬單元選擇電路82、及選擇寫入字元線之寫入字元線驅動電路84。
讀出字元線驅動電路80藉由讀出活性化信號RREN而被賦能，根據來自讀出字元控制電路76之讀出字元線活性化信號RWLENA以及RWLENB、位址信號AD、指定運算子單元子陣列區塊之區塊位址BAD，將對應於位址所指定之單位運算子單元列而配置之讀出字元線RWLA以及RWLB驅動為選擇狀態。於讀出字元線驅動電路80中，讀出字元線RWLA以及RWLB之選擇態樣係根據讀出字元線活性化信號RWLENA以及RWLENB而設定，藉此進行經由讀出埠RPRTA以及RPRTB之任一個而讀出資料之設定。
虛擬單元選擇電路82根據讀出活性化信號RREN被賦能，根據指定運算子單元子陣列區塊之區塊位址信號BAD及讀出字元線活性化信號RWLENA以及RWLENB，將虛擬單元選擇信號DCLA以及DCLB驅動為選擇狀態。虛擬單元選擇信號DCLA以及DCLB之選擇態樣係根據讀出字元線活性化信號RWLENA以及RWLENB之選擇態樣而設定，於讀出字元線活性化信號RWLENA以及RWLENB雙方均被活性化之情形時，將虛擬單元選擇信號DCLB驅動為選擇狀態，而於讀出字元線活性化信號RWLEN為活性狀態且讀出字元線活性化信號RWLENB為非活性狀態時，將虛擬單元選擇信號DCLA驅動為選擇狀態。
寫入字元線驅動電路84根據寫入活性化信號WREN以及區塊位址信號BAD被賦能，根據寫入字元線活性化信號WWLEN將相對於位址信號AD所指定之單位運算子單元列而配置之寫入字元線驅動為選擇狀態。
區塊選擇電路90包含選擇讀出閘之讀出閘選擇電路92、及控制讀出位元線連接路徑之埠連接控制電路94。讀出閘選擇電路92，於讀出活性化信號RREN被活性化時，當區塊位址信號BAD指定出對應之運算子單元子陣列區塊時，會根據讀出閘選擇時序信號CLEN，將讀出閘選擇信號CSL驅動為選擇狀態。此處，關於讀出閘(CSG)之選擇態樣，假設為係在所選擇之運算子子陣列區塊中，平行選擇所有行之情形。當於子陣列區塊內選擇由既定數之感測放大器構成之感測放大器組時，根據位址信號生成讀出行選擇信號，並與讀出閘選擇信號CSL進行合成。
埠連接控制電路94，於讀出活性化信號RREN活性化時，當區塊位址信號BAD指定出對應之運算子單元子陣列區塊時，會根據主埠選擇信號PRMXM而選擇性地使埠選擇信號/PRMXA以及/PRMXB非活性化。埠選擇信號/PRMXA以及/PRMXB對應於埠選擇信號PRMX。主埠選擇信號PRMXM包含埠指定資訊，埠連接控制電路94將與該主埠選擇信號PRMXM所指定之埠對應的讀出位元線(RBLA/RBLB)連接於感測讀出位元線RBL。該埠連接控制電路94，於待命狀態時將埠選擇信號/PRMXA以及/PRMXB維持於活性狀態，且將感測讀出位元線RBL連接於讀出位元線RBLA以及RBLB。藉此，利用圖6所示之位元線預充電/均衡電路而進行向既定電位(電壓VPC)位準之預充電以及均衡。
圖18係表示圖6所示之埠連接電路PRSW之構成之一示例之圖。圖18中，埠連接電路PRSW包含兩個N通道SOI電晶體NT1以及NT2。電晶體NT1以及NT2亦可由塊體電晶體(形成於井區域表面上之電晶體)而構成。
電晶體NT1以及NT2於埠選擇信號/PRMXB以及/PRMXA活性化時(L位準時)成為非導通狀態。即，該等埠選擇信號/PRMXA以及/PRMXB，於分別指定讀出埠RPRTA以及RPRTB時，分別被設定為活性狀態之L位準。因此，於指定讀出埠RPRTA時，埠選擇信號/PRMXA成為L位準，電晶體NT2成為非導通狀態，且電晶體NT1成為導通狀態。反之，於指定讀出埠RPRTB時，埠選擇信號/PRMXA成為H位準之非活性狀態，埠選擇信號/PRMXB成為活性狀態之L位準。因此，藉由電晶體NT2而使B埠讀出位元線RBLB與感測讀出位元線RBL連接。
再者，亦可使用傳輸閘來代替電晶體NT1以及NT2。
下面，對本發明之實施形態1之半導體信號處理裝置之具體運算處理態樣進行說明。
[NOT運算]
圖19係概略性地表示本發明之實施形態1之半導體信號處理裝置執行NOT運算時之資料通路28以及組合邏輯運算電路26之資料傳遞之連接態樣的圖。圖19中，於該NOT運算時，在資料通路28中，多工器(MUXA)56選擇接受來自外部之輸入資料DINA(=A)之反相器52之輸出信號，並經由未圖示之總體寫入驅動器傳送至總體寫入資料線WGLA上。因此，使反轉資料/A傳送至總體寫入資料線WGLA上，並寫入至單位運算子單元UOE。此時，多工器(MUXB)57之輸入選擇態樣為「隨意(don’t care」狀態，而有效寫入資料並未被傳送至總體寫入資料線WGLB。因此，於單位運算子單元UOE中，SOI電晶體NQ1之主體區域(記憶節點SNA)中並未儲存有資料/A。
對虛擬單元DMC供給有虛擬單元選擇信號DCLA(使其活性化)，從而虛擬電晶體DTA成為導通狀態。於讀出埠選擇電路36中，埠連接電路(PRSW)設定為選擇讀出埠RPRTA(以下，適當地稱作埠A或者A埠)之狀態，且使讀出位元線RBLA結合於感測放大器SA。
因此，感測放大器SA之輸出資料係該單位運算子單元UOE中所儲存之資料A之反轉資料/A，並自主放大電路24中對應之主放大器MA傳送該反轉資料/A。
組合邏輯運算電路26中，因選擇有緩衝器BUFF0，故而經由暫存器50向外部輸出之資料DOUT成為反轉資料/A。藉此可進行NOT運算。
再者，亦可於資料通路28中選擇輸入資料A並將其寫入至單位運算子單元UOE中，然後讀出該資料，於組合邏輯運算電路26中選擇反相器(INV0)並經由暫存器50生成外部資料DOUT。該情形時，來自感測放大器SA之非反轉資料A經反轉後加以輸出，從而相同地獲得針對輸入資料之NOT運算結果。
[AND運算]
圖20係概略性地表示本發明之實施形態1之半導體信號處理裝置執行AND運算時之資料傳遞路徑之連接態樣的圖。圖20中，於資料通路28中，多工器56以及57選擇來自外部之輸入資料DINA(=A)以及DINB(=B)。因此，寫入資料A以及B經由未圖示之總體寫入驅動器傳送至總體寫入資料線WGLA以及WGLB上。單位運算子單元UOE中，寫入資料A以及B分別儲存於SOI電晶體NQ1以及NQ2之主體區域。
讀出埠選擇電路36中，選擇讀出埠RPRTB(以下，適當地稱作埠B或者B埠)，且使讀出位元線RBLB結合於感測放大器SA。虛擬單元DMC中，根據虛擬單元選擇信號DCLB而選擇虛擬電晶體DTB0/1(DTB0、DTB1)。因此，該情形時，如圖12所示，感測放大器SA之輸出資料表示資料A以及B之AND運算結果，並自主放大電路24中對應之主放大器MA將AND運算結果A‧B加以輸出。
組合邏輯運算電路26中，根據邏輯通路指示信號而選擇緩衝器BFF0。因此，自緩衝器BFF0經由暫存器50而傳送之輸出資料DOUT成為資料A‧B。藉此，可獲得關於輸入資料A以及B之邏輯積運算結果(AND運算結果)。
[OR運算]
圖21係概略性地表示本發明之實施形態1之半導體信號處理裝置執行OR運算時之資料傳遞路徑之連接態樣的圖。於執行OR運算時，資料通路28中，多工器56以及57分別選擇經由反相器52以及54所供給之輸入資料DINA(=A)以及DINB(=B)之反轉值。因此，資料/A以及/B分別經由未圖示之總體寫入驅動器而傳送至總體寫入資料線WGLA以及WGLB上，並儲存於所對應之單位運算子單元UOE中。
讀出埠選擇電路36中，選擇埠B(讀出埠RPRTB)而使讀出位元線RBLB結合於感測放大器SA。對虛擬單元DMC供給虛擬單元選擇信號DCLB，且選擇虛擬電晶體DTB0以及DTB1。因此，該情形時，感測放大器SA執行AND運算，因此主放大電路24中對應之主放大器MA之輸出資料成為資料/A‧/B。
組合邏輯運算電路26中，選擇反相器IV0而使主放大器MA之輸出資料反轉。因此，經由暫存器50而輸出之資料DOUT成為資料/(/A‧/B)，其等同於資料(A+B)，從而可獲得輸入資料A以及B之OR(邏輯和)運算結果。
[XOR運算]
圖22係概略性地表示本發明之實施形態1之半導體信號處理裝置執行XOR運算時之資料傳遞路徑之連接態樣的圖。如該圖22所示，於執行XOR運算之情形時，係利用一個資料通路運算單位組內所包含之資料通路單位區塊DPUB0以及DPUB1。資料通路單位區塊DPUB0中，多工器(MUXA)56選擇輸入資料DINA(=A)，且多工器57選擇來自反相器54之輸入資料DINB(=B)之反轉值。因此，使資料A以及/B分別傳送至所對應之總體寫入資料線WGLA0以及WGLB0上，並儲存於所對應之單位運算子單元UOE0中。
資料通路單位區塊DPUB1中，多工器56選擇來自反相器52之輸入資料A之反轉值，且多工器57選擇輸入資料B。因此，使資料/A以及B分別傳送至所對應之總體寫入資料線WGLA1以及WGLB1上，並儲存於所對應之單位運算子單元UOE1中。
運算子單元子陣列區塊OARi中，對虛擬單元DMC供給虛擬單元選擇信號DCLB，選擇兩個串聯連接之虛擬電晶體DTB0以及DTB1。讀出埠選擇電路36中，選擇埠B(讀出埠RPRTB)，因此讀出位元線RBLB0以及RBLB1分別與所對應之感測放大器SA0以及SA1結合。於該虛擬單元以及單位運算子單元之連接態樣下，感測放大器SA0以及SA1分別輸出AND運算結果，因此，自主放大電路24中之主放大器MA0輸出資料A‧/B，且由主放大器MA1生成資料/A‧B。
組合邏輯運算電路26中，選擇2輸入OR閘OG0而獲得主放大器MA0以及MA1之輸出信號之邏輯和。因此，來自暫存器50之輸出資料DOUT為(/A‧B+A‧/B)，可獲得針對輸入資料A以及B之XOR運算結果而作為輸出資料DOUT。
[XNOR運算]
圖23係概略性地表示本發明之實施形態1之半導體信號處理裝置執行XNOR運算時之資料傳遞路徑之連接態樣的圖。圖23中，於執行XNOR運算時亦使用兩個資料通路單位區塊DPUB0以及DPUB1。資料通路單位區塊DPUB0中，多工器(MUXA)56選擇來自反相器52之輸入資料DINA(=A)之反轉值，且多工器(MUXB)57相同地選擇來自反相器54之輸入資料DINB(=B)之反轉值。因此，資料/A以及/B分別傳送至所對應之總體寫入資料線WGLA0以及WGLB0上，並儲存於單位運算子單元UOE0中。
資料通路單位區塊DPUB1中，多工器56以及57選擇輸入資料A以及B。因此，使資料A以及B傳送至所對應之總體寫入資料線WGLA1以及WGLB1上，並儲存於所對應之單位運算子單元UOE1中。
記憶體單元陣列34中，對虛擬單元DMC供給虛擬單元選擇信號DCLB，且選擇虛擬電晶體DTB0以及DTB1之串聯體。讀出埠選擇電路36中選擇埠B(讀出埠RPTRB)。因此，讀出位元線RBLB0以及RBLB1分別結合於所對應之感測放大器SA0以及SA1。
於該連接態樣之情形時，感測放大器SA0以及SA1分別進行單位運算子單元UOE0以及單位運算子單元UOE1之記憶資料之AND運算，並將表示運算結果之資料傳送至主放大電路20中所包含之對應之主放大器MA0以及MA1。因此，由主放大器MA0生成資料/A‧/B，且由主放大器MA1生成資料A‧B。
組合邏輯運算電路26中，選擇接受主放大器MA0以及MA1之輸出資料之2輸入OR閘OG0。因此，自該OR閘OG0經由暫存器50而輸出之資料DOUT成為資料A‧B+/A‧/B，從而等同於輸入資料A以及B之XNOR運算結果。
如上所述，根據運算內容而設定資料通路28以及組合邏輯運算電路26之資料傳輸路徑，藉此可於1個時脈週期內獲得針對輸入資料之運算結果。
圖24係表示連續進行兩個邏輯運算之複合運算之運算序列之一示例的流程圖。該圖24中表示處理複合運算(A.op1.B).op2.C之情形之動作。以下，參考該圖24對複合運算處理序列加以說明。再者，運算子op1以及op2之運算分別於1個時脈週期內執行。
首先，等待自外部供給運算指示(步驟S1)。當供給有運算指示時，輸入資料A以及B，並依據該運算指示所示之運算內容(由OPLOG指定)，根據運算子op1而設定資料通路以及邏輯通路之路徑(步驟S2)。邏輯通路表示組合邏輯運算電路。該情形時，於資料通路單位區塊(DPUB)中，當運算子op1為AND運算時選擇資料A以及B。當運算子op1為OR運算時選擇資料/A以及/B。當運算子op1為XOR運算時，選擇資料(A、/B)以及(/A、B)之組。當運算子op1為XNOR運算時，選擇資料(/A、/B)以及(A、B)。即，如上所述，於XOR運算以及XNOR運算之情形時，利用兩個資料通路單位區塊DPUB而執行運算。
當設定該資料通路之資料傳遞路徑(此時，亦設定邏輯通路之路徑)後，向運算子單元子陣列區塊進行寫入存取，而將所設定之資料寫入至單位運算子單元中(步驟S3)。
與向該運算子單元子陣列區塊之資料寫入平行地，自該運算子單元子陣列區塊讀出資料(步驟S4)。該情形時，作為一示例，於運算子op1為AND運算、OR運算、XOR運算以及XNOR運算之任一者之情形時均選擇埠B。即，將虛擬單元選擇信號DCLB驅動為選擇狀態，又，將讀出字元線RWLA以及RWLB驅動為選擇狀態。此係上述之圖19至圖23中之虛擬單元以及埠相對於資料連接路徑之選擇態樣所要求。使讀出位元線RBLB以及ZRBLB結合於所對應之感測放大器而執行感測動作。將該感測放大器之輸出信號傳送至所對應之主放大器。
當執行自運算子單元子陣列區塊讀出資料時，主放大器之輸出資料得以確定。當主放大器MA之輸出信號確定後，經由根據運算子op1所決定之邏輯通路(組合邏輯運算電路)之路徑而傳輸資料(步驟S5)。該情形時，於邏輯通路(組合邏輯運算電路)中，當運算子op1為AND運算以及OR運算之情形時，分別選擇主放大器之輸出信號MA及其反轉信號/MA。當運算子op1為XOR運算以及XNOR運算之情形時，選擇2輸入OR閘(OG0)。經由該邏輯通路之路徑而傳輸之資料儲存於資料通路之暫存器(50)中。藉此，將運算結果(A.op1.B)作為資料Reg加以儲存(步驟S6)。於該寫入以及讀出中消耗1個時脈週期，且進行由運算子op1之運算之1個運算週期結束。
此處，假定係根據感測放大器輸出而進行AND運算以及OR運算之情形。亦可相同地執行NAND運算以及NOR運算。邏輯積運算係表示AND運算以及NAND運算此兩者，而邏輯和運算係參考NOR運算以及OR運算此兩者，以下之說明中使用該等邏輯積以及邏輯和之用語。
其次，進入下一運算週期，輸入資料C，又，根據運算子op2設定資料通路以及邏輯通路之路徑(步驟S7)。該情形時，於資料通路(DPUB)中，當運算子op2為AND運算之情形時，選擇外部資料C以及資料通路內之暫存器(50)之儲存資料Reg。當運算子op2為OR運算時，選擇外部資料之反轉資料/C以及暫存器之儲存資料之反轉值/Reg。當為XOR運算之情形時，選擇資料(C、/Reg)以及(/C、Reg)之資料組。當為XNOR運算之情形時，選擇資料(/C、/Reg)以及(C、Reg)之資料組。
其次，與上述之步驟S2至步驟S4相同地，對運算子單元子陣列區塊進行寫入存取、讀出存取。亦於該情形時，選擇埠B，又，選擇埠B選擇用之虛擬電晶體(DTB0、DTB1)作為虛擬單元DMC。藉此，根據感測放大器之輸出而確定主放大器之輸出(步驟S8)。
將所確定之感測放大器之輸出，經由組合邏輯運算電路中之根據運算子op2所決定之邏輯通路路徑而進行傳輸(步驟S9)。該組合邏輯運算電路之資料路徑之設定態樣與運算子op1之情形相同。
經由該步驟S9中之組合邏輯電路之所設定的資料傳遞路徑而進行資料傳輸，藉此求得運算結果資料，並經由暫存器輸出最終運算結果資料DOUT(步驟S10)。藉此第2運算週期結束。
於該複合運算時，必需等待確定運算(A.op1.B)結果之後再執行運算處理，且必需對運算子單元子陣列連續地進行總計2次之存取。即，運算子op1於1個時脈週期中進行資料之寫入以及讀出，又，運算子op2亦於1個時脈週期中進行資料之寫入以及讀出。因此，於總計2個時脈週期中可以執行運算子op1以及op2之運算。
於處理序列中，一併發出運算子op1與資料A以及B之後，經過1個時脈週期後，一併發出運算子op2與資料C而執行運算處理。藉此，僅切換內部構成之資料路徑便可容易地實現複合運算處理。
再者，當確定內部之主放大器之輸出信號、即資料通路之暫存器之儲存值後，開始關於資料C之寫入週期。因此，可使關於內部之資料C之寫入存取時序提前(以連續時脈週期輸入寫入資料，使關於資料C之寫入驅動器時序、與資料通路內之暫存器的資料確定時序相一致)。
如上所述，根據本發明之實施形態1，單位運算子單元係利用兩個SOI電晶體，且根據其主體區域之儲存電荷量而記憶資料，根據運算內容選擇該等SOI電晶體，並且根據運算內容設定寫入資料以及讀出資料。
因此，檢測流經位元線之電流量之大小而對單位運算子單元進行記憶資料之讀出。因此，與藉由利用電容器等之電荷移動而讀出資料者不同，可高速地進行讀出動作。又，可使電流量產生大變化，於低電源電壓下亦可確實地進行資料之檢測。又，無需利用為能讀出外部資料而另行設置之邏輯閘而進行運算處理，從而可高速地執行運算處理。又，單位運算子單元係由四個SOI電晶體而構成，布局面積得以降低，且可抑制記憶體單元陣列面積之增大。
[實施形態2]
圖25係概略性地表示本發明之實施形態2之半導體信號處理裝置之1位元加算器之構成圖。圖25中表示資料通路運算單位組(44)中所包含之資料通路單位區塊DPUB0-DPUB3之構成。該圖25所示之構成中，相對於單位運算子單元UOE0以及UOE1而設有字元閘電路100，且相對於單位運算子單元UOE2以及UOE3而設有字元閘電路102。該等單位運算子單元UOE0-UOE3分別對應於資料通路單位區塊DPUB0-DPUB3而配置。
字元閘電路100於輸入進位Cin為“0”時，將寫入字元線WWL上之信號以及讀出字元線對RWLA/B上之信號傳送至局部字元線群LWLG0上，而於輸入進位Cin為“1”時，將局部字元線群LWLG0維持於非選擇狀態。
此處，讀出字元線對RWLA/B包含讀出字元線RWLA以及RWLB。局部字元線群LWLG0包含局部寫入字元線LWWL0、以及局部讀出字元線LRWLA0以及LRWLB0。局部寫入/讀出字元線群LWLG，於圖25所示之構成中，係表示對於該等兩個單位運算子單元UOE0以及UOE1之組，或者單位運算子單元UOE2以及UOE3而配置之寫入/讀出字元線。
字元閘電路102於輸入進位Cin為“1”時，將寫入字元線WWL上之信號電位以及讀出字元線對RWLA/B上之信號電位傳送至對應之局部字元線群LWLG1，而於輸入進位Cin為“0”時，將對應之局部字元線群LWLG1維持於非選擇狀態。
因此，單位運算子單元UOE0以及UOE1於輸入進位Cin為“1”時設定為非選擇狀態，又，單位運算子單元UOE2以及UOE3於輸入進位Cin為“0”時設定為非選擇狀態。即，針對單位運算子單元進行之資料之寫入/讀出係根據輸入進位Cin之邏輯值而選擇性地執行。
於進行1位元加算時，對虛擬單元DMC供給虛擬單元選擇信號DCLB，而選擇兩個串聯虛擬電晶體(DTB0、DTB1)。於讀出埠選擇電路36中選擇埠B(讀出埠RPRTB)，使各自之讀出位元線RBLB結合於對應之感測放大器SA0-SA3。自該等感測放大器SA0-SA3分別輸出所對應之單位運算子單元UOE0-UOE3之對記憶資料的AND運算結果(單位運算子單元為選擇狀態時)。
於該加算操作中，資料通路運算單位組44進行以下之路徑設定。即，於資料通路單位區塊DPUB0中，多工器56選擇輸入資料DINA(=A)，且多工器57選擇來自反相器54之輸入資料DINB(=B)之反轉值。因此，資料A以及/B分別經由未圖示之總體寫入驅動器而傳送至對應之總體寫入資料線WGLA0以及WGLB0上。
資料通路單位區塊DPUB1中，多工器56選擇來自反相器52之輸入資料A之反轉值，且多工器57選擇輸入資料B。因此，資料/A以及B分別傳送至對應之總體寫入資料線WGLA1以及WGLB1。
於資料通路單位區塊DPUB2中，多工器56以及57選擇分別由反相器52以及54所供給之輸入資料A以及B之反轉值。因此，資料/A以及/B分別傳送至對應之總體寫入資料線WGLA2以及WGLB2。
於資料通路單位區塊DPUB3中，多工器56以及57選擇輸入資料A以及B。因此，資料A以及B傳送至總體寫入資料線WGLA3以及WGLB3上。
作為虛擬單元DMC，根據虛擬單元選擇信號DCLB而選擇串聯連接之兩個虛擬電晶體(DTB0、DTB1)。
組合邏輯運算電路26中，根據邏輯通路指示信號LGPS而選擇接受主放大電路24中所包含之主放大器MA0(未圖示)-MA3之輸出的4輸入OR閘OG1。再者，於讀出埠選擇電路36、組合邏輯運算電路26以及資料通路28中，分別根據控制信號/PRMXB、LGPS、MXAS以及MXBS而設定各自之路徑。
圖26係一覽地表示該圖25所示之1位元加算器之總和SUM、輸入資料A以及B、及輸入進位Cin之關係圖。圖26中，當輸入進位Cin為“0”時，於資料(A，B)為資料(0，1)以及(1，0)時總和SUM成為“1”。即，當輸入進位Cin為“0”時，於運算結果/A‧B以及A‧/B之任一者為“1”時總和SUM成為“1”。
另一方面，當輸入進位Cin為“1”時，於資料(A，B)為資料(0，0)或者(1，1)時總和SUM成為“1”。即，於運算結果/A‧/B以及A‧B之任一者為“1”時總和SUM成為“1”。
利用該圖26所示之關係，根據輸入進位Cin而設定字元線(包含寫入字元線以及讀出字元線此兩者)之選擇/非選擇。
圖27係概略性地表示圖24所示之字元閘電路100以及102之構成之一示例的圖。圖27中，字元閘電路102包含對應於寫入字元線WWL以及讀出字元線RWLA、RWLB而設置之AND閘110a-110c。AND閘110a-110c於輸入進位Cin為“1”(H位準)時，將對應之字元線WWL、RWLA以及RWLB上之信號分別傳送至對應之局部寫入字元線LWWL1、以及局部讀出字元線LRWLA1以及LRWLB1。於輸入進位Cin為“0”(L位準)時，字元閘電路102將局部字元線群LWLG1之各局部字元線均維持於非選擇狀態之L位準。
字元閘電路100包含使輸入進位Cin反轉之反相器114、及分別對應於局部字元線LWWL0、LRWLA0以及LRWLB0而設置之AND閘116a-116c。將來自反相器114之反轉輸入進位/Cin共通地供給至AND閘116a-116c。於輸入進位Cin為“1”時，AND閘116a-116c將對應之局部字元線LWWL0、LRWLA0以及LRWLB0均設定為非選擇狀態之L位準。另一方面，於輸入進位Cin為“0”時，AND閘116a-116c分別將對應之字元線WWL、RWLA、以及RWLB上之信號傳送至對應之局部字元線LWWL0、LRWLA0、以及LRWLB0。
其次，參考圖26以及圖27對圖25所示之1位元加算器之加算動作進行說明。如上所述，選擇埠B作為讀出埠，且選擇串聯虛擬電晶體(DTB0、DTB1)作為虛擬單元。因此，根據輸入進位Cin之邏輯值，自感測放大器SA0-SA3選擇性地輸出對應之單位運算子單元UOE0-UOE3之記憶資料的AND運算結果。
(I)輸入進位Cin為“0”時：字元閘電路100，根據寫入字元線WWL、以及讀出字元線RWLA、RWLB之信號對局部字元線群LWLG0進行驅動。因此，於資料寫入時，資料(A，/B)以及(/A，B)分別儲存於單位運算子單元UOE0以及UOE1中。因此，於讀出資料時，自感測放大器SA0輸出資料(A‧/B)，且自感測放大器SA1輸出資料(/A‧B)。
另一方面，單位運算子單元UOE2以及UOE3藉由字元閘電路102而均維持於非選擇狀態，因此電流並未流至對應之讀出位元線RBLB。另一方面，因選擇虛擬單元DMC，故而流經互補讀出位元線ZRBL之電流量，多於流經對應之讀出位元線RBLB之電流量。因此，就單位運算子單元UOE2以及UOE3而言，不管其記憶資料之邏輯值如何，均被同等地判定為記憶有資料“0”之狀態，感測放大器SA2以及SA3之輸出信號成為“0”(L位準)。
該等感測放大器SA0-SA3之輸出資料經由對應之主放大器MA0(未圖示)以及MA1-MA3而傳送至4輸入OR閘OG1。因此，只要感測放大器SA0以及SA1之輸出資料、即(A‧/B)以及(/A‧B)之一方為H位準，則4輸入OR閘OG1之輸出信號成為H位準(“1”)，另一方面，若資料(A‧/B)以及(/A‧B)均為L位準，則OR閘OG1之輸出信號成為L位準(“0”)。來自該4輸入OR閘OG1之輸出信號，滿足根據輸入進位Cin為“0”時之資料(A‧/B)以及(/A‧B)之邏輯值而生成總和SUM之圖26所示的邏輯值表。因此，當輸入進位Cin為“0”時，可準確地生成總和SUM。
(II)輸入進位Cin為“1”時：於該狀態下，藉由字元閘電路100而將單位運算子單元UOE0以及UOE1均維持於非選擇狀態，且感測放大器SA0以及SA1之輸出信號為L位準。另一方面，字元閘電路102根據寫入字元線WWL以及讀出字元線RWLA以及RWLB上之信號，將對應之局部字元線群LWLG1驅動為選擇狀態。因此，各資料(/A，/B)以及(A，B)分別被儲存於單位運算子單元UOE2以及UOE3中並讀出該等資料。由此，讀出資料時之感測放大器SA2以及SA3之輸出信號分別成為記憶資料之AND運算結果(/A‧/B)以及(A‧B)。因此，OR閘OG1於資料/A‧/B或者A‧B為“1”時輸出H位準(“1”)之信號，由此將來自暫存器50之總和SUM設定為“1”。
另一方面，於資料/A‧/B以及A‧B均為“0”時(L位準時)，該4輸入OR閘OG1輸出L位準之信號。因此，將來自暫存器50之總和SUM設定為“0”。
即，如圖26所示之邏輯值表般，於輸入進位Cin為“1”時，根據邏輯積運算結果資料/A‧/B以及A‧B之邏輯值生成總和SUM，從而可準確地生成輸入進位Cin為“1”時之總和SUM。
藉此，根據圖25所示之1位元加算器之構成，可滿足圖26所示之邏輯值表中所示之輸入輸出關係，由此可生成輸入資料A以及B之1位元加算結果。
再者，圖25所示之構成中表示：字元閘電路100以及102係針對每一個資料通路運算單位組(44)而設置。然而，該等字元閘電路100以及102亦可針對1位元加算器中之各單位運算子單元而設置。
再者，於利用有該等字元閘電路100以及102之情形時利用如下構成：於執行加算運算以外之運算，即AND/OR/XOR/XNOR運算之情形時，將輸入進位Cin以及/Cin均設定為H位準。例如，利用接受輸入進位Cin以及控制信號之NAND閘作為反相器114。於加算運算以外之運算處理之情形時，將該控制信號設定為L位準，而於加算處理時，將控制信號設定為H位準。可利用上述以外之構成。於該狀態下，該等字元閘電路100以及102不會對字元線選擇帶來任何不良影響，因此可執行如上所述般所指定之各種邏輯運算處理。
[進位生成部之構成]
圖28係概略性地表示與圖25所示之1位元加算器一併使用而實現1位元全加算器之情形的進位生成部之構成圖。該圖28所示之進位生成部中，亦使用有資料通路運算單位組(44)內之四個資料通路單位區塊DPUB0-DPUB3。
圖28所示之進位生成部中，進行以下之資料傳遞路徑之設定。於資料通路單位區塊DPUB0中，多工器56以及57分別選擇輸入資料DINA(=A)以及DINB(=B)。因此，資料A以及B傳送至對應之總體寫入資料線WGLA0以及WGLB0上。
於資料通路單位區塊DPUB1中，多工器56選擇來自反相器52之輸入資料A之反轉值，且多工器57選擇輸入資料B。因此，資料/A以及B分別傳送至對應之總體寫入資料線WGLA1以及WGLB1上。
於資料通路單位區塊DPUB2中，多工器56選擇輸入資料A，且多工器57選擇來自反相器54之輸入資料B之反轉值。因此，資料A以及/B分別傳送至對應之總體寫入資料線WGLA2以及WGLB2上。
資料通路單位區塊DPUB3之輸入選擇態樣為隨意，而所對應之單位運算子單元UOE3並未用於進位生成中。
於運算子單元子陣列區塊中，對單位運算子單元UOE0設有字元閘電路120，且對單位運算子單元UOE1-UOE3設有字元閘電路122。字元閘電路120接受電源電壓VCC作為輸入進位，不管輸入進位Cin之邏輯值如何，均將寫入字元線WWL以及讀出字元線群RWLA/B上之信號傳送至對應之單位運算子單元UOE0上之局部字元線群LWLG0。讀出字元線對RWLA/B以及局部字元線群LWLG之構成與25所示之構成相同。
字元閘電路122根據輸入進位Cin之邏輯值，選擇性地將寫入字元線WWL以及讀出字元線對RWLA/B上之信號電位傳送至相對於單位運算子單元UOE1-UOE3而配置之局部字元線群LWLG1。即，字元閘電路122於輸入進位Cin為“0”時，將單位運算子單元UOE1-UOE3均維持於非選擇狀態。另一方面，於輸入進位Cin為“1”時，字元閘電路122將寫入字元線WWL以及讀出字元線對RWLA/B上之信號電位傳送至局部字元線群LWLG1。
對虛擬單元DMC供給虛擬單元選擇信號DCLB，而選擇串聯虛擬電晶體。於讀出埠選擇電路36中選擇埠B，而使讀出位元線RBLB分別結合於所對應之感測放大器SA0-SA3上。
組合邏輯運算電路26中選擇3輸入OR閘OG1，以接受主放大電路24中所包含之主放大器MA1以及MA2與未圖示之主放大器MA0之輸出信號。進位CY自該OR閘OG1經由暫存器50進行輸出。
圖29係一覽地表示輸入進位Cin、輸出進位CY、輸入資料A以及B之邏輯值之對應關係圖。
圖29中，於輸入進位Cin為“0”時，當資料A以及B均為“1”時輸出進位CY成為“1”。另一方面，當輸入進位Cin為“1”時，於資料(A，B)為(0，1)、(1，0)以及(1，1)之情況下輸出進位CY成為“1”。即，當輸入進位Cin為“0”以及“1”之任一者時，亦於資料A以及B均為“1”時輸出進位CY成為‘‘1”。因此，如圖28所示，於組合邏輯運算電路26中執行3種資料之組合、即關於三個感測放大器SA0-SA3之輸出資料之運算。
圖30係表示圖28所示之字元閘電路120以及122之構成之一示例之圖。圖30中，字元閘電路120包含對應於局部寫入字元線LWWL0、局部讀出字元線LRWLA0以及LRWLB0而設置之AND閘124a-124c。電源電壓VCC供給至該等AND閘124a-124c各自之第1輸入端，且各自之第2輸入端接受寫入字元線WWL、讀出字元線RWLA以及RWLB上之信號。來自該字元閘電路120之輸出信號，分別傳送至相對於單位運算子單元UOE0而配置之局部寫入字元線LWWL0以及局部讀出字元線LRWLA0、LRWLB0上。
字元閘電路122包含分別對應於局部寫入字元線LWWL1、局部讀出字元線LRWLA1以及LRWLB1而設置之AND閘126a-126c。將輸入進位Cin共通地供給至該等AND閘126a-126c之第1輸入端，且將寫入字元線WWL、讀出字元線RWLA、以及RWLB上之信號供給至各自之第2輸入端。該等字元閘電路122之輸出信號，經由局部字元線群LWLG1而供給至圖28所示之單位運算子單元UOE1-UOE3。局部字元線群LWLG1包含局部寫入字元線LWWL1、以及局部讀出字元線LRWLA1、LRWLB1。
因此，根據該圖30所示之字元閘電路120以及122之構成可明確得知，對於單位運算子單元UOE0而言，平時將根據寫入字元線WWL與讀出字元線RWLA以及RWLB之電位，傳送至對應之局部寫入字元線LWWL0以及局部讀出字元線LRWLA0以及LRWLB0。另一方面，單位運算子單元UOE1-UOE3於輸入進位Cin為“0”時被設定為非選擇狀態，而於輸入進位Cin為“1”時，根據寫入字元線WWL以及讀出字元線RWLA以及RWLB而被驅動為選擇狀態。
其次，參考圖29以及圖30對該圖28所示之進位生成部之動作進行說明。
字元閘電路120不管輸入進位Cin之邏輯值如何，均根據寫入字元線WWL之信號而將對應之單位運算子單元UOE0驅動為選擇狀態，且將傳輸至總體寫入資料線WGLA0以及WGLB0上之資料A以及B，寫入至單位運算子單元UOE0中。又，亦於讀出資料時，字元閘電路120根據讀出字元線RWLA以及RWLB上之信號，而將對應之單位運算子單元UOE0之局部讀出字元線LRWLA0以及LRWLB0驅動為選擇狀態，從而與該等資料A以及B之邏輯值對應之電流會流至讀出位元線RBLB。互補讀出位元線ZRBL上連接有虛擬單元DMC之兩個串聯虛擬電晶體(DTB0、DTB1)，與基準電壓Vref之電壓位準對應之電流會流至互補讀出位元線ZRBL。因此，感測放大器SA0之輸出資料係單位運算子單元UOE0之儲存資料之AND運算結果資料，資料A．B自感測放大器SA0輸出，並經由對應之主放大器(未圖示)而傳送至3輸入OR閘OG1。
另一方面，字元閘電路122根據輸入進位Cin之邏輯值而選擇性地將單位運算子單元UOE1-UOE3驅動為選擇狀態。於輸入進位Cin為“0”時，該等單位運算子單元UOE1-UOE3為非選擇狀態，並不進行資料之寫入/讀出。因此，該情形時，流經互補讀出位元線ZRBL之電流量多於流經對應之讀出位元線RBLB之電流量，感測放大器SA1-SA3之輸出信號成為“0”。即，於輸入進位Cin為“0”時，3輸入OR閘OG1之輸出信號成為與感測放大器SA0之輸出資料A‧B對應之電壓位準，自暫存器50輸出之進位CY取得與資料A‧B之邏輯值對應之邏輯值。因此，如圖29所示滿足如下條件：於輸入進位Cin為“0”時，當資料A以及B均為“1”時，自暫存器50輸出之輸出進位CY成為“1”，當為上述情形以外時輸出進位CY成為“0”。
另一方面，於輸入進位Cin為“1”時，亦對單位運算子單元UOE1-UOE3進行資料之寫入/讀出。因此，單位運算子單元UOE1中儲存有傳送至對應之總體寫入資料線WGLA1以及WGLB1上之資料/A以及B，且單位運算子單元UOE2中儲存有傳送至對應之總體寫入資料線WGLA2以及WGLB2之資料A以及/B。
選擇埠B，感測放大器SA1以及SA2輸出對應之單位運算子單元UOE1以及UOE2之記憶資料之AND運算結果。因此，感測放大器SA1以及SA2之輸出資料係資料/A‧B以及A‧/B。感測放大器SA0-SA2之輸出信號經由對應之主放大器MA0-MA2而供給至3輸入OR閘OG1。因此，來自3輸入OR閘OG1之輸出資料成為(A‧B＋A‧/B＋A‧/B)。
根據圖29所示之邏輯值表可明確得知，於資料/A‧B、A‧B以及A‧/B之任一者為“1”時輸出進位CY為“1”。且於此以外之情形時，即，資料A以及B均為“0”時，輸出進位CY成為“0”。藉此，可生成滿足圖29所示之輸出進位CY之邏輯值之關係的輸出進位CY。
如上所述，藉由使圖25以及28所示之加算器以及進位生成部平行地進行動作，而可於1個時脈週期內執行1位元全加算運算。又，於資料通路28以及組合邏輯運算電路26中設定資料傳遞路徑，又，藉由使字元線上之信號與輸入進位Cin相組合，從而無需變更內部構成便可執行組合邏輯運算及算術運算。
[1位元減算器之構成]
圖31係一覽地表示1位元減算器之輸入資料A以及B、輸入借位BRin、及減算值DIFF之邏輯值之對應關係圖。圖31中，於輸入借位BRin為“0”時，當資料(A，B)為(0，1)以及(1，0)時則減算值DIFF成為“1”。因此，只要實現若運算結果/A‧B以及A‧/B之任一者成為“1”則減算值DIFF成為“1”之構成，便可生成輸入借位BRin為“0”時之減算值DIFF。
另一方面，於輸入借位BRin為“1”時，當資料(A，B)為(0，0)或者(1，1)時則減算值DIFF成為“1”。因此，只要實現若運算結果/A‧/B以及A‧B之任一者為“1”則輸出值為“1”之構成，便可生成輸入借位BRin為“1”時之減算值DIFF。藉由在資料通路28中設定根據該輸入借位BRin之邏輯值所選擇之資料組，而實現1位元減算器。
圖32係概略性地表示本發明之實施形態2之半導體信號處理裝置之1位元減算器之構成圖。該圖32所示之構成中，1位元減算器亦利用有資料通路運算單位組44內所包含之四個資料通路單位區塊DPUB0-DPUB3。於運算子單元子陣列區塊中，對應於該等資料單位區塊DPUB0-DPUB3而配置有單位運算子單元UOE0-UOE3。對單位運算子單元UOE0以及UOE1而設有字元閘電路130，且對單位運算子單元UOE2以及UOE3而設有字元閘電路132。
字元閘電路130於輸入借位BRin為“1”時，將單位運算子單元UOE0以及UOE1維持為非選擇狀態。另一方面，於輸入借位BRin為“1”時，字元閘電路130將寫入字元線WWL以及讀出字元線對RWLA/B上之信號電位傳送至對應之局部字元線群LWLG0上。局部字元線群LWLG，與圖25所示之構成相同，係包含局部寫入字元線LWWL、以及局部之讀出字元線LRWLA以及LRWLB。讀出字元線對RWLA/B包含讀出字元線RWLA以及RWLB。
字元閘電路132於輸入借位BRin為“1”時根據寫入字元線WWL以及讀出字元線RWLA以及RWLB上之信號電位，將相對於單位運算子單元UOE2以及UOE3而配置之局部字元線群LWLG1驅動為選擇狀態。另一方面，於輸入借位BRin為“0”時，該字元閘電路132將相對於單位運算子單元UOE2以及UOE3之局部字元線群LWG1維持為非選擇狀態，並禁止對單位運算子單元UOE2以及UOE3進行資料之寫入/讀出存取。
作為字元閘電路130以及132之構成，其中一例係可藉由如下而實現：利用圖27所示之字元閘電路100以及102之構成，並輸入有輸入借位BRin來代替輸入進位Cin(該構成將於下文進行說明)。
對虛擬單元DMC供給虛擬單元選擇信號DCLB。因此，
於虛擬單元DMC中選擇兩個串聯連接之虛擬電晶體(DTB0、DTB1)。
於讀出埠選擇電路36中，選擇埠B(讀出埠RPRTB)而使讀出位元線RBLB分別結合於所對應之感測放大器SA0-SA3。
於組合邏輯運算電路26中，選擇4輸入OR閘OG2，將主放大電路24中所包含之主放大器MA0-MA3之輸出信號供給至該4輸入OR閘OG2。OR閘OG2之輸出信號係作為減算值DIFF而經由暫存器50向外部輸出。
圖33係概略性地表示圖32所示之字元閘電路130以及132之構成之一示例之圖。如圖33所示，字元閘電路130以及132之構成，除了供給輸入借位BRin代替輸入進位Cin之外，與圖27所示之字元閘電路100以及102之構成相同。因此，對該等字元閘電路130以及132與字元閘電路100以及102之相對應之構成元件附上相同元件符號並省略其詳細說明。
如圖33所示，於輸入借位BRin為“0”之情形時，將單位運算子單元UOE2以及UOE3維持於非選擇狀態，對單位運算子單元UOE0以及UOE1之資料執行寫入/讀出存取。另一方面，於輸入借位BRin為“1”時，將單位運算子單元UOE0以及UOE1維持於非選擇狀態，對單位運算子單元UOE2以及UOE3執行資料之寫入/讀出存取。
其次，適當地參考圖31以及圖33對該圖32所示之1位元減算器之動作進行說明。作為減算係執行(A-B)。
於輸入借位BRin為“0”時，藉由字元閘電路132而使單位運算子單元UOE2以及UOE3為非選擇狀態，另一方面，對單位運算子單元UOE0以及UOE1執行資料之寫入/讀出存取。因此，將總體寫入資料線WGLA0以及WGLB0上之資料A以及/B儲存於單位運算子單元UOE0中，且讀出該等資料。同樣，單位運算子單元UOE1中，亦寫入有總體寫入資料線WGLA1以及WGLB1上之資料/A以及B，且讀出該等資料。
對虛擬記憶體單元DMC供給虛擬單元選擇信號DCLB，又，選擇埠B。因此，感測放大器SA0以及SA1之輸出資料分別成為對應之單位運算子單元UOE0以及UOE1之記憶資料的AND運算結果A‧/B以及/A‧B。
另一方面，於感測放大器SA2以及SA3中，單位運算子單元UOE2以及UOE3為非選擇狀態，電流幾乎未流至讀出位元線RBLB上，藉由虛擬單元DMC而將電流供給至互補讀出位元線ZRBL上。因此，於該狀態下，感測放大器SA2以及SA3之輸出資料為“0”。感測放大器SA0-SA3將該等經由對應之主放大器MA0-MA3而供給至4輸入OR閘OG1。因此，經由暫存器50輸出之資料為(A‧/B)+(/A‧B)。如圖31所示之邏輯值表所示般，可生成滿足當輸入借位BRin為“0”時，於資料A以及B之一方為“1”而另一方為“0”時減算值DIFF成為“1”之條件的輸出資料。
另一方面，於輸入借位BRin為“1”時，藉由字元閘電路130而使單位運算子單元UOE0以及UOE1維持於非選擇狀態。另一方面，藉由字元閘電路132而對單位運算子單元UOE2以及UOE3，根據寫入字元線WWL以及讀出字元線RWLA以及RWLB上之信號電位，將局部字元線群LWG1驅動為選擇狀態，並執行資料之寫入以及讀出存取。因此，將對應之總體寫入資料線WGLA2以及WGLB2上之資料/A以及/B儲存於單位運算子單元UOE2中，而將對應之總體寫入資料線WGLA3以及WGLB3上之資料A以及B儲存於單位運算子單元UOE3中，且自讀出該等資料。
選擇埠B，又，根據虛擬單元選擇信號DCLB而選擇虛擬單元DMC中之兩個串聯虛擬電晶體，而來自感測放大器SA2以及SA3之輸出資料分別為單位運算子單元UOE2以及UOE3之記憶資料之AND運算結果(/A‧/B)以及(A‧B)。自感測放大器SA0以及SA1經由主放大器MA0以及MA1所輸出之資料為“0”。因此，自OR閘OG2經由暫存器50所輸出之資料成為(/A‧/B＋A‧B)。
根據圖31所示之邏輯表，該輸出資料滿足如下條件：於輸入借位BRin為“1”時，當資料A以及B均為“1”或者“0”時，減算值DIFF成為“1”。因此，於輸入借位BRin為“1”以及“0”之任一者時，均可根據圖32所示之構成而準確地生成輸入資料A以及B之減算值DIFF。藉此，與執行組合邏輯運算時相同，可於1個時脈週期內執行關於資料A以及B之1位元減算。
[借位生成部之構成]
圖34係一覽地表示1位元減算器中之輸入資料A、B、輸入借位BRin、及輸出借位BRout之邏輯值之對應關係圖。圖34中，當輸入借位BRin為“0”時，僅於資料(A，B)為(0，1)時輸出借位BRout成為“1”。因此，於資料/A‧B為“1”時，輸出借位BRout成為“1”。即，於輸入借位BRin為“0”時，輸出借位BRout由資料/A‧B供給。
另一方面，當輸入借位BRin為“1”時，於資料(A，B)為(0，0)、(0，1)、或者(1，1)時輸出借位BRout成為“1”。因此，於輸入借位BRin為“1”時，若資料(/A‧/B+/A‧B+A‧B)為“1”，則輸出借位BRout成為“1”。該情形時，不管輸入借位BRin之值如何，於AND運算結果/A‧B為“1”時，輸出借位BRout均成為“1”。因此，與生成輸出進位CY時相同，於生成輸出借位BRout之部分，亦可使用3種資料之組而生成輸出借位BRout。
圖35係概略性地表示本發明之實施形態2之1位元減算器之借位生成部之構成圖。該借位生成部中，亦於資料通路28上利用有資料通路運算單位組44中所包含之四個資料通路單位區塊DPUB0-DPUB3。但是，實際上並未利用資料通路單位區塊DPUB3，而對應之多工器56以及57之輸入選擇態樣為任意(隨意)。
於資料通路單位區塊DPUB0中，多工器56選擇來自反相器52之輸入資料DINA(=A)之反轉值，且多工器57選擇輸入資料DINB(=B)。因此，資料/A以及B被傳送至對應之總體寫入資料線WGLA0以及WGLB0上。
於資料通路單位區塊DPUB1中，多工器56以及57分別選擇輸入資料A以及B。因此，資料A以及B被傳送至總體寫入資料線WGLA1以及WGLB1上。
於資料通路單位區塊DPUB2中，多工器56以及57分別選擇由反相器52以及54所供給之輸入資料A以及B之反轉值/A以及/B。因此，資料/A以及/B被傳送至對應之總體寫入資料線WGLA2以及WGLB2上。
對與資料通路單位區塊DPUB0對應配置之單位運算子單元UOE0而設有字元閘電路140，對與資料通路單位區塊DPUB1-DPUB3對應設置之單位運算子單元UOE1-UOE3，共通地設有字元閘電路142。字元閘電路140不管輸入借位BRin之邏輯值如何，均將寫入字元線WWL以及讀出字元線對RWLA/B上之信號，傳送至單位運算子單元UOE0之寫入局部字元線群LWLG0上。另一方面，字元閘電路142根據輸入借位BRin之邏輯值，選擇性地將寫入字元線WWL以及讀出字元線對RWLA/B上之信號電位，傳送至局部字元線群LWLG1上。局部字元線群LWLG以及讀出字元線對之構成與1位元加算器之進位生成部之構成相同。
圖36係概略性地表示字元閘電路140以及142之構成之一示例之圖。圖36所示之字元閘電路140以及142之構成，除供給輸入借位BRin代替輸入進位Cin之外，與圖30所示之字元閘電路120以及122之構成相同。因此，圖36中，對與圖30所示之字元閘電路120以及122之構成元件相對應之構成元件附上相同元件符號，並省略其詳細說明。
該圖36所示之字元閘電路140以及142之構成中，於輸入借位BRin為“0”時，單位運算子單元UOE1-UOE3均維持於非選擇狀態。另一方面，於輸入借位BRin為“1”時，與單位運算子單元UOE1-UOE3相對之局部寫入字元線LWWL1、局部讀出字元線LRWLA1以及LRWLB1，根據寫入字元線WWL、讀出字元線RWLA以及RWLB上之信號電位而被驅動為選擇狀態，對該等單位運算子單元UOE1-UOE3執行資料之寫入以及讀出。
另一方面，不管輸入借位BRin之值如何，平時均根據寫入字元線WWL、以及讀出字元線RWLA、RWLB上之信號電位而將對應之局部寫入字元線LWWL0、局部讀出字元線LRWLA0以及LRWLB0驅動為選擇狀態，從而對單位運算子單元UOE0執行資料之寫入/讀出。其次，適當地參考圖34所示之邏輯值表以及圖36所示之字元閘電路之構成而說明圖35所示之借位生成部之動作。
於輸入借位BRin為“0”時，如上所述，藉由字元閘電路142而將單位運算子單元UOE1-UOE3均維持於非選擇狀態。於該狀態下，向單位運算子單元UOE0儲存傳送至總體寫入資料線WGLA0以及WGLB0上之資料/A以及B，並讀出該等資料。選擇埠B，且虛擬單元DMC根據虛擬單元選擇信號DCLB而選擇串聯虛擬電晶體。因此，來自感測放大器SA0之輸出資料成為傳輸資料之AND運算結果/A‧B。因單位運算子單元UOE1-UOE3均為非選擇狀態，故而感測放大器SA1-SA3輸出“0”資料。
該等感測放大器SA0-SA2之輸出信號(資料)經由對應之主放大器MA0-MA2供給至3輸入OR閘OG1。因此，自OR閘OG1輸出有與感測放大器SA0之輸出資料對應之資料，而來自暫存器50之輸出資料等同於資料/A‧B。該資料於圖34所示之邏輯值表中，滿足輸入借位BRin為“0”時之邏輯值關係，因此，可獲得輸入借位BRin為“0”時之輸出借位BRout。
另一方面，於輸入借位BRin為“1”時，字元閘電路142分別根據寫入字元線WWL以及讀出字元線對RWLA/B上之信號電位，將相對於單位運算子單元UOE1-UOE3而配置之局部字元線群LWLG1驅動為選擇狀態。因此，使總體寫入資料線WGLA1以及WGLB1上之資料A以及B寫入至單位運算子單元UOE1中，並讀出該等資料，且使資料/A以及/B寫入至單位運算子單元UOE2中，並讀出該等資料。單位運算子單元UOE3並未使用。自對應之感測放大器SA1-SA2輸出有資料A‧B以及/A‧/B。
對3輸入OR閘OG1供給來自感測放大器SA0-SA2之資料/A‧B、A‧B以及/A‧/B。因此，自OR閘OG1經由暫存器50所輸出之資料成為資料(/A‧B＋A‧B＋/A‧/B)。該資料滿足圖34所示之輸入借位BRin為“0”時之輸入資料與輸出借位之邏輯值關係，從而可生成輸入借位BRin為“0”時之輸出借位BRout。
因此，不管輸入借位BRin之邏輯值如何，均可生成滿足圖34所示之邏輯值關係之輸出資料，從而可準確地生成輸出借位BRout。
藉由使圖32所示之1位元減算器以及圖35所示之借位生成部而對共通之輸入資料平行地進行動作，而可實現1位元減算器，且可實現於1個時脈週期內對輸入資料執行減算之減算器。
於該減算操作中，亦與組合邏輯運算相同地，僅變更內部之資料傳遞路徑之連接態樣而無需變更內部構成，便可執行減算之算術運算。
再者，於該減算器中，埠之連接、組合邏輯運算電路輸入中之閘之選擇、以及資料通路中之資料傳遞路徑之選擇，亦分別根據對應之控制信號，並基於所指定之運算操作內容而設定。就該等控制信號而言，只要於資料通路中生成對進位/借位生成部之四個資料通路單位區塊之4系統切換控制信號、以及對加算/減算部之四個資料通路單位區塊之4系統切換控制信號即可。至於組合邏輯運算電路中之邏輯通路指示信號亦相同。
[變形例1]
圖37係概略性地表示本發明之實施形態2之半導體信號處理裝置之變形例之4位元全加算電路的構成圖。該圖37所示之4位元全加算電路亦可由圖9所示之4位元加算‧減算處理電路64構成，又，亦可另行設置。於圖9所示之4位元加算/減算電路處理電路64中，使用有8位元之主放大器輸出G<4(k+7)：4k>。將資料位元G<4k>以及G<4(k+1)>分別作為總和以及進位輸出而使用，藉此可實現圖37所示之4位元加算電路。1個資料通路運算單位組(44)分別對應於1位元全加算器之進位生成部以及加算部。因此，亦可將8個資料通路運算單位組之輸出資料位元作為圖9所示之位元G<4(k＋7)：4k>而執行加算/減算。然而，此處，實施形態2之4位元全加算電路係作為不同於圖9所示之4位元加算‧減算處理電路64而另行設置者而進行說明。
圖37中設有1位元全加算器FA0-FA6。該等1位元全加算器FA0-FA6各自包含圖25所示之1位元加算電路以及圖28所示之進位生成部。因此，該等1位元全加算器FA0-FA6各自對應於8個資料通路單位區塊(DPUB)而配置，且包含加算用之四個單位運算子單元、進位生成用之四個單位運算子單元、進位合成用之字元閘電路、對應之感測放大器、總和SUM生成用之4輸入OR閘、進位CY生成用之3輸入OR閘。如圖25以及圖28所示，該等部分對應於進位生成部以及加算部之構成，且於每個資料通路運算單位組中，根據所執行之處理而設定資料通路之資料傳輸路徑以及組合邏輯運算電路之單位運算區塊之資料傳輸路徑。
1位元全加算器FA0之進位輸入端CIN接受輸入進位Cin。對1位元全加算器FA1、FA3以及FA5之各自之進位輸入端CIN，平行地配置有開關元件SWN以及NTX。且對1位元全加算器FA2、FA4以及FA6之各自之進位輸入端CIN，平行地配置有開關元件SWN以及PTX。
開關元件SWN於1位元加算運算指示BIT1之設置時(H位準時)導通，將輸入進位Cin傳送至對應之1位元全加算器FA1-FA6之進位輸入端CIN。開關元件NTX於4位元加算運算指示BIT4活性化時(H位準時)導通，將接地電壓GND傳送至1位元全加算器FA1、FA3以及FA5之進位輸入端CIN。開關元件PTX於反轉4位元加算運算指示/BIT4活性化時(L位準時)導通，將電源電壓VCC傳送至對應之1位元全加算器FA2、FA4以及FA6之進位輸入端CIN。即，開關元件NTX導通時強制性地將輸入進位Cin設定為“0”，而開關元件PTX導通時強制性地將輸入進位Cin設定為“1”。
進位輸入端CIN結合於接受針對分別對應之字元閘電路之輸入進位Cin的節點。根據輸入進位之強制設定，設定各1位元全加算器FA0-FA6中所包含之字元閘電路之單位運算子單元之選擇/非選擇。藉由對1位元全加算器FA0-FA6強制地設定輸入進位Cin，而能於1位元全加算器FA1-FA6中，分別平行地執行於前段1位元全加算器所輸出之進位為“0”時以及為“1”時的加算運算。
資料通路中相對於該1位元全加算器FA0-FA6而設有解多工器(DEMUX)DX0-DX6。該等解多工器DX0-DX6對應於圖9所示之解多工器63，其等選擇對應之1位元全加算器FA0-FA6之總和生成用之4輸入OR閘的輸出資料(圖25之OG1)、或者進位生成用之3輸入OR閘(圖28之OG1)的輸出資料。
由解多工器DX0生成有最低位元之總和S<0>以及進位CY<0>。自解多工器DX1、DX3以及DX5輸出前段之進位CY為“0”時之總和S0<1>、S0<2>以及S0<3>與進位CY0<1>-CY0<3>。自解多工器DX2、DX4以及DX6輸出來自前段之1位元全加算器之輸出進位為“1”時之總和S1<1>-S1<3>以及進位CY1<1>-CY1<3>。
4位元加算處理電路145包含配置於組合邏輯運算電路26內且對應於解多工器DX1-DX6而設置之多工器147a-147f。自解多工器DX0輸出總和S<0>作為加算最低位元S<0>。多工器147a根據中間進位位元CY<0>而選擇總和S0<1>以及S1<1>之一方，生成加算位元S<1>。多工器147b根據中間進位位元CY<0>選擇進位CY0<1>以及CY1<1>之一方，並生成中間進位位元CY<1>。
多工器147c根據中間進位位元CY<1>選擇總和S0<2>以及S1<2>之一方，並生成加算位元S<2>。多工器147d根據中間進位位元CY<1>選擇中間進位位元CY0<2>以及CY1<2>之一方，並生成中間進位位元CY<2>。多工器147e根據中間進位位元CY<2>選擇總和S0<3>以及S1<3>之一方，並生成最高加算位元S<3>。多工器147f根據中間進位位元CY<2>選擇中間進位位元CY0<3>以及CY1<3>之一方，並生成輸出進位COUT。
即，預先平行地生成輸入進位為“0”以及為“1”時之進位以及總和後，於4位元加算處理電路145中藉由多工器147a-147f，並根據實際生成之中間進位位元CY<0>-CY<2>而選擇最終之總和以及進位。
於執行4位元加算運算時，將4位元加算指示BIT4以及/BIT4設定為活性狀態，且使4位元加算運算操作活性化，藉此可於1個時脈週期內執行4位元之加算處理。1位元全加算器FA0-FA6中，於分別單獨進行1位元全加算並將該加算結果輸出之情形時，使1位元加算指示BIT1活性化，並將輸入進位Cin結合於進位輸入端CIN。該情形時，單獨設定針對1位元全加算器FA0-FA6之輸入進位Cin(圖37之進位Cin之傳送線係根據1位元全加算器FA0-FA6而具有7位元寬度，且單獨設定各進位傳送線之電位)。
於該1位元全加算器FA0-FA6之各自中，位元串列地且資料平行地進行全加算之情形時，將所生成之進位回饋給對應之1位元全加算器之進位輸入端CIN。此處，「位元串列且資料平行」係表示對數個多位元資料平行地且對各資料以1位元為單位進行運算之態樣。
又，於該圖37所示之4位元全加算器之構成中，若將進位Cin替換為輸入借位BRin，且將進位CY<0>-CY1<3>替換為借位BR<0>-BR<3>，則可實現4位元減算器。該情形時，作為1位元減算器之構成，係利用圖32以及圖35所示之構成。
又，圖37所示之4位元加算處理電路145亦可作為圖9所示之4位元加算/減算處理電路64而使用。
[4位元加算器之變形例2]
圖38係概略性地表示本發明之實施形態2之4位元全加算器之變形例之運算子單元子陣列區塊的配置圖。圖38中，於運算子單元子陣列區塊內之列ROW<0>配置有8單元群GP00-GP06，且於列ROW<1>配置有8單元群GP10-GP16。該等對齊配置成2列8行之8單元群GP00-GP06以及GP10-GP16各自包含8個單位運算子單元，即，分別包含用以生成總和SUM之4個單位運算子單元以及用以生成進位之4個單位運算子單元。8單元群中之單位運算子單元之配置，與上述圖25以及圖28所示之配置相同，根據輸入進位Cin選擇性地將單位運算子單元設定為選擇狀態/非選擇狀態之字元閘電路係配置於進位以及總和生成部中。
將輸入進位Cin固定為“0”並傳送至8單元群GP00-GP06，且將輸入進位Cin固定為“1”並傳送至8單元群GP10-GP16。代替將不同之輸入進位Cin傳送至對齊配置成1列之單位運算子單元的構成，而對每個單位運算子單元列固定輸入進位Cin之值，從而使得輸入進位Cin傳送線之配置變得容易。
列ROW<0>中，對8單元群GP00、GP01、GP03以及GP05供給4位元加算指示BIT4，而對8單元群GP02、GP04以及GP06供給互補4位元加算指示/BIT4。
列ROW<1>中，對8單元群GP10、GP11、GP13以及GP15供給4位元加算指示/BIT4，而對8單元群GP12、GP14以及GP16供給4位元加算指示BIT4。
於該等8單元群GP00-GP06以及GP10-GP16之各自中設有圖25以及圖28所示之字元閘電路(100、102)，當將4位元加算指示BIT4設定為“H”而指示4位元加算運算時，執行根據輸入進位Cin之閘處理。又，若於執行4位元加算時將互補4位元加算運算指示/BIT4設定為“L”，則圖28所示之字元閘電路之輸出均固定為L位準。藉此，接受互補4位元加算運算指示/BIT4之8單元群平時係設定為非選擇狀態，且根據輸入進位Cin之值對接受4位元加算運算指示BIT4之8單元群執行寫入存取以及讀出存取。
對該等8單元群GP00-GP06以及GP10-GP16而設有感測放大器(SA)群SAG0-SAG6。該等感測放大器群SAG0-SAG6各自包含8個感測放大器，該等感測放大器群SAG0-SAG6之輸出資料將經由主放大器而供給至組合邏輯運算電路。於該組合邏輯運算電路中，如圖25以及圖28所示，對總和執行4輸入OR閘處理，且對進位執行3輸入OR閘處理。然後，於圖37所示之4位元加算處理電路145中執行最終之加算處理(選擇處理)而生成4位元加算結果。
於該圖38所示之構成中，根據4位元加算運算指示BIT4以及/BIT4，將配置於同一行中之8單元群(例如GP00、GP10)之一方設定為賦能狀態，而將另一方設定為去能狀態。藉此，即便選擇2列字元線(寫入字元線或者讀出字元線)而將列ROW<0>以及ROW<1>平行驅動為選擇狀態，亦可避免對應之讀出位元線上之電流產生衝突，而將所選擇之8單元群(圖38中以實線區塊表示)之資料傳送至對應之感測放大器群。又，至於寫入資料，亦可避免誤對非選擇8單元群進行寫入。
再者，將列ROW<0>以及ROW<1>平行地驅動為選擇狀態之構成，可藉由簡單地根據4位元加算運算指示BIT4將字元線位址之最低位元設定為退縮狀態(隨意狀態)而容易地實現。
利用該圖38所示之構成，可同樣地以位元平行態樣於1個時脈週期內實現4位元加算處理。即，於1個時脈週期內，對圖38中以實線所示之8單元群進行寫入，而於下一時脈週期內相同地，對以實線所示之8單元群進行讀出，從而能以位元平行態樣於總計2個時脈週期內實現4位元加算處理。
同一行之8單元群之一方為活性狀態且另一方為非活性狀態(單位運算子單元為非選擇狀態)，寫入資料以及讀出資料不會產生衝突。亦於該加算運算處理中，當於一個運算子單元子陣列區塊中執行資料之寫入時，自其他運算子單元子陣列區塊進行資料之讀出，藉此可流水線地執行4位元加算處理，同等地可於1個時脈週期內執行4位元加算處理。
再者，列ROM<0>以及ROW<1>亦可分別為各不相同之運算子單元子陣列區塊中所包含之單位運算子單元列。又，於利用有SOI電晶體之單位運算子單元中，資料寫入路徑與資料讀出路徑係不同。因此，亦可於對單位運算子單元群進行資料讀出並執行加算時，平行地對其他單位運算子單元群進行資料之寫入。
又，亦可於該圖38所示之配置中，藉由利用輸入借位BRin代替輸入進位Cin而實現4位元之位元平行且資料串列之減算處理。「位元平行且資料串列」係表示對一個多位元資料之所有位元平行地進行處理，並且依序處理各資料之態樣。
如上所述，根據本發明之實施形態2，於組合邏輯運算電路中執行對單位運算子單元之記憶值之組合邏輯運算處理，無需變更內部構成便可高速地執行加減算之算術運算。
又，將進位/借位之值設為固定，並預備性地預先求得加算/減算結果，且於最終段根據前段電路之實際進位/借位輸出而選擇該等預備加算/減算結果之一方，藉此可高速地以位元平行態樣執行數個位元之加算/減算處理。
[實施形態3]
圖39係表示本發明之實施形態3之單位運算子單元之電性等效電路圖。該圖39所示之單位運算子單元UOE之構成，於以下方面不同於圖1所示之單位運算子單元之構成。即，對P通道SOI電晶體PQ1以及PQ2而設有互不相同之寫入字元線WWLA以及WWLB。該圖39所示之單位運算子單元UOE之其他構成，與圖1所示之單位運算子單元之構成相同，對所對應之部分附上相同元件符號並省略其詳細說明。
於利用圖39所示之單位運算子單元UOE之情形時，可將寫入字元線WWLA以及WWLB交替驅動為選擇狀態，從而可單獨地對記憶節點SNA以及SNB進行資料之寫入。因此，例如，可藉由將資料保持於記憶節點SNA中、且將搜尋資料寫入至記憶節點SNB中，而識別出搜尋資料與各入口(由1列之單位運算子單元構成)之記憶資料之一致/不一致。
圖40係概略性地表示圖39所示之單位運算子單元UOE之平面布局圖。圖40中，於以虛線區塊所示之區域中形成有P通道SOI電晶體。於該P通道SOI電晶體形成區域中，於Y方向上對齊並配置有高濃度P型區域150a以及150b。於該高濃度P型區域150a以及150b之間配置有N型區域152a。該N型區域152a具有作為SOI電晶體PQ1之主體區域之功能。
在Y方向上與P型區域150b鄰接配置有P型區域154a。與該P型區域154a在Y方向上對齊且隔開配置有P型區域154b。與P型區域154b在Y方向上相接且對齊配置有高濃度P型區域150c，又，與P型區域150c在Y方向上對齊而配置有高濃度P型區域150d。P型區域150c以及150d之間配置有N型區域152b。該N型區域152b構成SOI電晶體PQ2之主體區域。P型區域154c係與P型區域150d相接而延伸配置於X方向上。
於P通道SOI電晶體形成區域外部，與P型區域150b鄰接配置有高濃度N型區域156a，與該N型區域156a沿著Y方向對齊且彼此隔開配置有高濃度N型區域156b以及156c。於N型區域156a以及156b之間，P型區域154a延伸配設於X方向上，又，於N型區域156b以及156c之間，P型區域154b沿著X方向延伸配置。
於N型區域152a上，閘極電極配線158a沿著X方向連續地延伸配置，又，於P型區域154a上，閘極電極配線158b以橫切N型區域156a以及156b間之區域的方式沿著X方向連續地配設。於P型區域154b上，以於N型區域156b以及156c間之區域上連續地沿著X方向延伸之方式配設有閘極電極配線158c。
於X方向上連續地延伸且彼此隔開地配設有第2金屬配線160a-160e。第2金屬配線162a與閘極電極配線158a對齊配置且電性連接(接點部並未圖示)，從而構成寫入字元線WWLA。第2金屬配線160b經由接點/通孔CVb以及中間配線與N型區域156a電性連接，從而構成源極線SL。第2金屬配線160c，與配設於其下層之閘極電極配線158b平行地配設且電性連接(接點部並未圖示)，從而構成讀出字元線RWLA。第2金屬配線160d與閘極電極配線158c對齊配置且電性連接，從而構成讀出字元線RWLB。第2金屬配線160e與閘極電極配線158d對齊配置且電性連接，從而構成寫入字元線WWLB。
沿著Y方向連續地延伸且彼此隔開配設有第1金屬配線162a-162d。此處，第1金屬配線係較第2金屬配線為更下層之金屬配線。
第1金屬配線162a經由接點/通孔CVd而與N型區域156c電性連接。第1金屬配線162b經由接點/通孔CVb而與N型區域156b電性連接。第1金屬配線162c經由接點/通孔CVa而與P型區域150a電性連接。第1金屬配線162d經由接點/通孔CVe而與P型區域150c電性連接。
第1金屬配線162a以及162b構成經由埠B以及埠A傳送資料DOUTB以及DOUTA之讀出位元線。第1金屬配線162c以及162d，構成傳送輸入資料DINA以及DINB之寫入埠以及總體寫入資料線。
將寫入字元線WWL以及WWLB配置為夾著讀出字元線RWLA以及RWLB，藉此無需大幅變更圖1所示之單位運算子單元UOE之布局，便可使SOI電晶體PQ1以及PQ2之閘極分別電性結合於不同之寫入字元線WWLA以及WWLB。
圖41係概略性地表示本發明之實施形態3之半導體信號處理裝置的資料通路以及組合邏輯運算電路之資料傳遞路徑之連接態樣之圖。該圖41所示之構成中，於組合邏輯運算電路26中選擇2輸入OR閘OG0。2輸入OR閘OG0接受主放大電路24中所包含之主放大器之輸出信號P<4i>以及P<4i＋1>。
資料通路28中，對各資料通路運算單位區塊44<0>-40<m>而共通地配置有匹配線ML。資料通路運算單位組44<0>-44<m>之各自中，對應於資料通路單位區塊DPUB0而設有放電電晶體TQ1。該放電電晶體TQ1由 N通道MOS電晶體或者SOI電晶體構成，且結合於匹配線ML，其根據對應之2輸入OR閘之輸出信號使匹配線ML放電。相對於匹配線ML而進一步設有根據預充電指示信號/PRE而將匹配線ML充電至電源電壓位準之P通道預充電電晶體PQ0、及對匹配線ML上之信號電位進行放大之放大電路AMP。
運算子單元陣列20中，輸入資料B及其反轉資料/B作為入口資料而儲存於與資料通路單位區塊DPUB0以及DPUB1對應配置之單位運算子單元之記憶節點SNB中。
開始搜尋後，於資料通路單位區塊DPUB0以及DPUB1中選擇資料A之反轉資料/A以及非反轉資料A，並儲存於對應之單位運算子單元之記憶節點SNA中，且進行資料之讀出。於對應之單位運算子單元中，進行資料(/A，B)以及(A，/B)之讀出。
自運算子單元陣列20之感測放大器輸出AND運算結果A‧/B以及/A‧B，並經由對應之主放大器供給至2輸入OR閘OG0。於資料A以及B相等之情形時，該等之AND運算結果A‧/B以及/A‧B為“0”，OR閘OG0之輸出為“0”。另一方面，於資料A以及B不一致之情形時，資料A‧/B以及/A‧B之一方成為“1”，且對應之OR閘OG0之輸出信號成為“1”。
因此，檢測出不一致之OR閘OG0之輸出信號成為“1”，對應之放電用電晶體TQ1成為導通狀態，而使匹配線ML放電。匹配線ML之電壓位準，於資料A以及B一致之情形時，係藉由預充電電晶體PQ0而預充電後所達到之電壓位準，於資料A以及B不一致之情形時，係藉由放電用電晶體TQ1而放電之低於預充電電壓之電壓位準。藉由放大電路AMP而將匹配線ML之電壓位準加以放大，藉此可根據其輸出信號SRSLT之邏輯位準而識別匹配線ML之電壓位準，由此，可判定搜尋資料A與先前儲存之搜尋對象資料(入口資料)B之一致/不一致。
圖42係概略性地表示將本發明之實施形態3之半導體信號處理裝置用作為CAM(Content Addressable Memory，內容可定址記憶體)而利用時之整體構成圖。於該圖42所示之半導體信號處理裝置中，設有位址計數器170。根據資料通路28中所包含之放大電路AMP之輸出資料SRSLT，對位址計數器170之遞增計數/計數停止進行控制。將位址計數器170之計數值作為位址信號，而列選擇驅動電路22依序於運算子單元陣列20內選擇入口ERY並執行搜尋動作。
圖43係表示本發明之實施形態3之半導體信號處理裝置之動作之流程圖。以下，參考圖43所示之流程圖，對圖39至圖43所示之半導體信號處理裝置之搜尋動作進行說明。
首先，輸入資料B作為搜尋對象資料，藉由資料通路28中之路徑選擇處理而將資料B以及反轉資料/B分別儲存於入口ERY之單位運算子單元(UOE0以及UOE1)中(步驟SP1)。該情形時，僅選擇寫入字元線WWLB，於單位運算子單元中向圖39所示之SOI電晶體NQ2之主體區域、即記憶節點SNB儲存資料。此時，將位址計數器170設定在初始值。列選擇驅動電路22根據該位址計數器170之計數值而選擇對應之入口，並對所選擇之入口執行資料B以及/B之寫入。
其次，根據時脈信號(未圖示)依序對位址計數器170進行更新，且依序更新運算子單元陣列20之入口，並依序儲存搜尋對象資料(步驟SP2)。
將所需之搜尋對象資料全部儲存於運算子單元陣列20中之後，開始對資料A進行搜尋動作(步驟SP3)。於開始搜尋動作時，將位址計數器170重置為初始值。資料通路28中，使用輸入資料(搜尋資料)A而對資料通路單位區塊DPUB0以及DPUB1生成反轉資料/A以及資料A，並傳送至對應之單位運算子單元中。於寫入該搜尋資料時，將寫入字元線WWLB維持於非選擇狀態，且僅將寫入字元線WWLA驅動為選擇狀態。其次，藉由列選擇驅動電路22而平行地選擇出選擇入口之讀出字元線RWLA以及RWLB，並經由埠B執行資料之讀出。
自感測放大器SA輸出資料A‧/B以及A‧/B，並經由對應之主放大器傳送至對應之2輸入OR閘OG0。根據該2輸入OR閘OG0之輸出信號，藉由放電用電晶體TQ1而選擇性地使匹配線ML放電。根據將匹配線ML之電壓加以放大之放大電路AMP的輸出信號SRSLT，未圖示之控制電路(30)識別是否產生了一致(步驟SP4)。
於檢測出呈一致之情形時，停止位址計數器170之計數動作，將其計數值加以保持並輸出(步驟SP5)。將位址計數器170之計數值作為位址索引而使用，根據該半導體信號處理裝置所適用之用途而適當地執行規定之處理。
另一方面，於選擇入口之儲存資料與搜尋資料A不一致之情形時，首先判定是否已對所有入口完成搜尋(步驟SP6)。於並未對所有入口進行搜尋之情形時，更新位址計數器170之計數值(步驟SP8)，藉由列選擇驅動電路22選擇下一入口並執行搜尋(步驟SP9)。
另一方面，若於步驟SP6中判定為已對所有入口完成搜尋，則會因運算子單元陣列20中所儲存之搜尋對象資料全部與搜尋資料A不一致，故而執行產生不一致時之必需處理(步驟SP7)。
於搜尋處理中，依序選擇各入口並執行搜尋。因此，雖然與通常之TCAM(Three-value Content Addressable Memory，三位元內容可定址記憶體)般之平行搜尋動作相比，處理速度係較慢，但與通常之利用SRAM單元之TCAM相比卻能大幅降低單位運算子單元之布局面積。
又，TCAM中，通常係各單元中配置有判定一致/不一致之XOR電路，又，對應於各入口而配置有匹配線，各匹配線藉由對應之XOR電路而放電。因此，會產生因匹配線之充放電而消耗之電流增大之問題。
本實施形態3中，資料通路28以及組合邏輯運算電路26共通地設於數個入口上，從而可大幅降低該匹配線之充放電電流，又，可大幅降低配置用來判定一致之構成元件之部分的布局面積。
圖44係概略性地表示本發明之實施形態3中所利用之半導體信號處理裝置之控制電路(30)之構成之一示例的圖。圖44中，控制電路30包含：對來自外部之指令CMB進行解碼之指令解碼器70；根據來自該指令解碼器70之運算操作指示OPLOG而分別動作之連接控制電路272；寫入控制電路274；讀出字元控制電路276；以及資料讀出控制電路278。
於來自指令解碼器70之運算操作指示OPLOG係指示向各入口寫入搜尋對象資料時，與XOR運算時相同地，連接控制電路272將切換控制信號MXAS以及MXBS設定為如下狀態，即，以於相鄰接之資料通路單位區塊中生成互補資料之方式形成連接路徑，又，將邏輯通路指示信號LGPS設定為選擇2輸入OR閘之狀態。
於運算操作指示OPLOG係指示向入口寫入搜尋對象資料時，寫入控制電路274使寫入字元線活性化信號WWLENB以及寫入活性化信號WREN活性化，且將寫入字元線活性化信號WWLENA維持於非活性狀態。另一方面，於該運算操作指示OPLOG指示開始搜尋之情形時，寫入控制電路274指示寫入字元線活性化信號WWLENB為非活性化狀態，且將寫入活性化信號WREN以及寫入字元線活性化信號WWLENA驅動為活性狀態。
於運算操作指示表示寫入搜尋對象資料之情形時，讀出字元控制電路276將讀出活性化信號RREN、讀出字元線活性化信號RWLENA以及RLENB設為非活性狀態，又，指示主埠選擇信號PRMXM為非活性狀態。另一方面，於運算操作指示OPLOG指示開始搜尋之情形時，讀出字元控制電路276於寫入字元線活性化信號WWLENA活性化之後，以既定時序將讀出活性化信號RREN、讀出字元線活性化信號RWLENA、以及RWLENB驅動為活性狀態。
於運算操作指示OPLOG指示寫入搜尋對象資料之情形時，資料讀出控制電路278將感測放大器活性化信號SAEN、主放大器活性化信號MAEN以及讀出區塊選擇活性化信號CLEN均維持於非活性狀態。另一方面，於運算操作指示OPLOG指示開始搜尋之情形時，讀出字元控制電路276於讀出字元線活性化之前，將主埠選擇信號PRMXM設定為選擇埠B(讀出埠RPTB)之狀態，又，根據讀出字元控制電路276之讀出字元線選擇時序，將感測放大器活性化信號SAEN(/SOP以及SON)驅動為活性狀態，其次，使主放大器活性化信號MAEN活性化。此時，又，於感測放大器活性化之前或之後，使讀出閘選擇時序信號CLEN活性化。
圖45係概略性地表示本發明之實施形態3之列選擇驅動電路中所包含的列驅動電路XDRi之構成之一示例之圖。圖45中，一併表示列選擇驅動電路22中所包含之讀出單元子陣列區塊埠連接以及子陣列區塊選擇部之構成。
列驅動電路XDRi包含驅動讀出字元線之讀出字元線驅動電路280、選擇虛擬單元之虛擬單元選擇電路282、及驅動寫入字元線之寫入字元線驅動電路284。
讀出字元線驅動電路280響應於讀出活性化信號RREN之活性化而被賦能，接受來自位址計數器(170)之計數值作為位址信號AD以及區塊位址信號BAD並加以解碼之後，以讀出字元線活性化信號RWLENA以及RWLENB所規定之時序，將相對於所指定之入口而配置之讀出字元線RWLA以及RWLB驅動為選擇狀態。
虛擬單元選擇電路282響應於讀出活性化信號RREN之活性化而被賦能，接受來自位址計數器170之區塊位址信號BAD並加以解碼之後，根據讀出字元線活性化信號RWLENA以及RWLENB而將虛擬單元選擇信號DCLA以及DCLB中之一者驅動為選擇狀態。虛擬單元選擇電路282於僅有讀出字元線活性化信號RWLENA活性化時，將虛擬單元選擇信號DCLA驅動為選擇狀態，而於讀出字元線活性化信號RWLENA以及RWEANB雙方均活性化時，將虛擬單元選擇信號DCLB驅動為選擇狀態。
寫入字元線驅動電路284於寫入活性化信號WREN活性化時被賦能，對來自位址計數器170之位址信號AD以及BAD進行解碼之後，以寫入字元線活性化信號WWLENA以及WWLENB之活性化時序，將寫入字元線WWLA以及WWLB驅動為選擇狀態。
子陣列選擇驅動電路290包含選擇讀出閘之讀出閘選擇電路292、及進行埠連接之埠連接控制電路294。讀出閘選擇電路292於讀出活性化信號RREN活性化時被賦能，對來自位址計數器170之區塊位址信號BAD進行解碼後，根據解碼結果將與對應之運算子子陣列區塊對應之讀出閘選擇信號CSL，以讀出閘選擇時序信號CLEN之活性化時序而驅動為選擇狀態。
埠連接控制電路294根據讀出活性化信號RREN之活性化而被賦能，其根據主埠選擇信號PRMXM與區塊位址信號BAD，以設定對應之運算子單元子陣列區塊之埠連接的方式而設定埠選擇信號/PRMXA以及/PRMXB之狀態。該等埠選擇信號/PRMXA以及/PRMXB對應於上述之埠選擇信號PRMX。於進行搜尋動作時，埠連接控制電路294以選擇埠B之方式，將埠選擇信號/PRMXA以及/PRMXB中之埠B選擇信號/PRMXB驅動為L位準。
藉由利用圖44以及圖45所示之控制電路以及列選擇驅動電路，而即便於使該半導體信號處理裝置作為CAM進行動作之情形時，亦可執行使搜尋對象資料向入口中儲存、及使用搜尋資料搜尋每個入口。
又，於圖44以及圖45所示之構成中，當使用位址計數器170生成上述區塊位址BAD以及位址AD時，若以指定不同之運算子單元子陣列之方式而生成區塊位址BAD，則可於流水線態樣下向不同之運算子單元子陣列區塊進行存取，於一個運算子單元子陣列區塊中進行讀出時，對其他運算子單元子陣列區塊進行資料之寫入。藉此，可藉由在各時脈週期內於不同之運算子單元子陣列區塊中平行地執行資料之寫入與讀出，而流水線地執行運算處理。
為能實現該流水線態樣之資料處理，作為一示例可利用以下構成。即，將位址信號BAD以及AD與施加至寫入字元線驅動電路284相比，延遲1個時脈週期而施加至讀出字元線驅動電路280、虛擬單元選擇電路282以及埠連接控制電路290。藉此，可於下一週期對進行寫入之運算子單元子陣列區塊進行資料之讀出。資料通路28中，資料之寫入路徑與讀出路徑係分開，即便平行地設置寫入時之資料傳輸路徑以及讀出時之資料傳輸路徑，亦不會產生任何問題。藉此，可於流水線態樣下高速地執行處理。
又，亦可於同一之運算子單元子陣列區塊中對不同之入口平行地執行寫入與讀出。該情形時，與讀出時相比，於寫入時延遲1個時脈週期施加字元線位址。從而可於下一週期中對進行寫入之入口執行資料之讀出。該構成亦可利用圖44以及圖45所示之構成而實現。
如上所述根據本發明之實施形態3，該半導體信號處理裝置構成為：於數個入口上共通地設有一致判定部，將搜尋對象資料儲存於各入口中之後，根據搜尋資料且經由資料通路而生成互補資料並進行寫入/讀出。因此，可於1個時脈週期內執行對1個入口之檢索動作，又，可降低記憶體單元陣列之布局面積以及消耗電流。
[實施形態4]
圖46係概略性地表示本發明之實施形態4之半導體信號處理裝置之運算資料之排列圖。圖46中，對運算子單元陣列20而設有運算資料輸入輸出/處理電路300。該運算資料輸入輸出/處理電路300包含主放大電路24、組合邏輯運算電路26以及資料通路28。
運算資料輸入輸出/處理電路300分割成運算單位區塊302a、302b、…。運算單位區塊302a、302b、…各自包含組合邏輯運算電路之單位運算區塊(UCL)以及資料通路運算單位組(44)。
於位元串列態樣下對運算資料輸入輸出/處理電路300供給資料字元A、B、C、D，且將該等資料之運算處理(＊)之結果資料DOUT以位元串列態樣輸出至外部。圖46中表示之一示例係各資料字元A、B、C以及D之位元寬度為(n＋1)位元，又，輸出資料DOUT之位元寬度為(n＋1)之情形時的位元串列傳輸態樣。
藉由資料行轉換電路310而執行於該位元串列且資料字元平行之態樣下施加資料行。資料行轉換電路310依序儲存位元平行且資料串列地供給之資料字元A、B、C…，並將該等儲存資料以位元串列且資料字元平行之態樣加以傳輸。
如上所述，「位元串列且資料字元平行」之傳輸係表示依序傳輸構成資料字元之位元，且平行地傳輸各資料字元之態樣。「位元平行且資料字元串列」係表示串列地傳輸資料字元且平行地傳輸構成資料字元之數個位元之態樣。
資料行轉換電路310之構成可藉由利用通常之正交轉換電路而容易地實現。又，表示的是資料行轉換電路310設置於該半導體信號處理裝置之外部，但亦可設於該半導體信號處理裝置之內部，例如設置於資料通路28內。
藉由列選擇驅動電路22而選擇入口，以位元串列且資料字元平行之態樣執行所指定之運算處理。
圖46中代表性地表示於運算子單元陣列20中相對於運算單位區塊302a而設置之總和生成單位以及進位生成單位。該等總和生成單位以及進位生成單位各自包含4個單位運算子單元，且對來自對應之運算單位區塊302a之傳輸資料執行實施形態2中所說明之1位元加算/減算。對其他運算單位區塊302b、…亦配置有相同之總和以及進位生成單位。單位運算子單元之構成與實施形態1之情形相同。
圖47係概略性地表示圖46所示之運算資料輸入輸出/處理電路300中所包含之組合邏輯運算電路26之處理單位(單位運算區塊UCL)之構成圖。該圖47中代表性地表示有一個處理單位之單位運算區塊UCL4k之構成。該圖47所示之單位運算區塊UCL4k之構成與圖9所示之單位運算區塊之構成於以下方面不同。即，對多工器(MUX)60a進一步設有AND/OR複合閘AOCT0。該AND/OR複合閘AOCT0接受對於對應之單位運算區塊而設置之主放大器之輸出資料位元P<4k>、P<4k＋1>以及P<4k＋2>。AND/OR複合閘AOCT0於位元P<4k＋2>為H位準且位元P<4k＋1>為L位準時，或者於位元P<4k>為H位準時，輸出H位準之信號。利用該AND/OR複合閘AOCT0，生成位元串列態樣下之加算時之進位。
又，對多工器62a進一步設有接受對應之主放大器之輸出位元P<4k＋1>以及<4k＋2>之2輸入OR閘OG10。於位元串列態樣下生成總和SUM時，則利用該2輸入OR閘OG10。
圖47所示之單位運算區塊UCL4k之其他構成與圖9所示之單位運算區塊之構成相同，對相對應之部分附上相同元件符號並省略其詳細說明。再者，圖47中，一併表示有鄰接之單位運算區塊UCL<4k＋1>之構成，但於該區塊UCL<4k＋1>中並未表示AND/OR複合閘AOCT0之構成，而單位運算區塊UCL4k、UCL(4k＋1)、…具有相同之構成。
圖48係概略性地表示圖46所示之運算資料輸入輸出/處理電路300中所包含之資料通路28之構成圖。該圖46所示之資料通路28之構成於以下方面不同於圖7所示之資料通路28之構成。即，於資料通路單位區塊DPUB0中設有AND/OR複合閘AOCT1、及多工器(MUX)320。AND/OR複合閘AOCT1接受來自對應之組合邏輯運算電路之單位運算區塊的位元Q0以及Q2、與供給至鄰接資料通路而配置之資料通路運算單位組(對應於圖46之對應之進位生成單位而配置)中所包含的資料通路單位區塊之位元Q2(-1)以及Q3(-1)。該AND/OR複合閘AOCT1同等地包含：第1AND閘，其接受位元Q2及鄰接配置之資料通路運算單位組之位元Q3(-1)(=/CY_old)；第2AND閘，其接受供給至對應之資料通路單位區塊DPUB0之位元Q0及供給至鄰接配置之資料通路運算單位組之位元Q2(-1)(CY_old)；以及2輸入OR閘，其接受該等第1以及第2AND閘之輸出信號。此處，CY_old表示於前一加算週期中所生成之進位。利用該AND/OR複合閘AOCT1而生成加算時之總和或者減算時之減算值。
多工器230根據運算切換信號OPAX選擇來自該AND/OR複合閘AOCT1以及對應之單位運算區塊之位元Q0的一方，並將該輸出信號供給至暫存器50。暫存器50之輸出信號經由緩衝器51作為外部資料DOUT<0>而輸出，又，回饋給同一資料通路運算單位組內之各資料通路單位區塊DPUB0-DPUB3。
該圖48所示之資料通路單位區塊之構成，即資料通路運算單位組44之其他構成，與圖7所示之資料通路運算單位組之構成相同，對相對應之部分附上相同元件符號並省略其詳細說明。
於進行該位元串列之加算以及減算之情形時，亦利用對應於各資料通路運算單位組(44)而配置之進位生成單位以及總和生成單位，執行1位元加算以及減算。
此處，於該位元串列態樣下之加算/減算處理中並未使用如下之字元閘電路，該字元閘電路係根據進位/借位之值選擇性地進行信號之傳送，以供選擇與單位運算子單元對應之讀出字元線以及寫入字元線。與執行XOR運算或者XNOR運算時相同，執行單位運算子單元之選擇以及寫入/讀出存取。
圖49係概略性地表示生成進行位元串列加算運算時之進位CY之部分(與圖46所示之進位生成單位對應)之資料路徑之連接的圖。圖49中，資料通路(28)之資料通路運算單位組44中，資料通路單位區塊DPUB0之多工器56以及57分別選擇輸入資料DINA(=A)以及DINB(=B)。因此，將資料A以及B傳輸至對應之總體資料線WGLA0以及WGLB0，並儲存於對應之單位運算子單元UOE0中。
於資料通路單位區塊DPUB1中，多工器56選擇經由反相器52供給之輸入資料A之反轉值/A，且多工器57選擇經由反相器54供給之輸入資料B之反轉值/B。資料/A以及/B經由對應之總體寫入資料線對WGLA1以及WGLB1傳輸，並儲存於對應之單位運算子單元UOE1中。
於資料通路單位區塊DPUB2中，多工器56以及57選擇自暫存器50傳輸之進位CY。因此，資料CY經由對應之總體寫入資料線對WGLA2以及WGLB2傳輸，並儲存於對應之單位運算子單元UOE2中。
於資料通路單位區塊DPUB3中，多工器56以及57分別選擇經由反相器53以及55供給之來自暫存器50之進位CY之反轉值/CY。因此，資料CY經由對應之總體寫入資料線對WGLA3以及WGLB3傳輸，並儲存於對應之單位運算子單元UOE3中。
自暫存器50傳送之進位CY係於前一週期中進行運算處理而生成之進位，其係根據1位元低位之加算結果而生成之進位，且與當前週期中之輸入進位Cin等價。將該進位CY再次寫入單位運算子單元中且讀出該資料，藉此可將前一週期中所生成之進位作為輸入進位Cin(=CY_o1d)而生成新的進位。
運算子單元陣列中，對虛擬單元DMC供給虛擬單元選擇信號DCLB。因此，選擇兩個串聯虛擬電晶體(DTB0、DTB1)。針對單位運算子單元UOE0-UOE3之讀出以及寫入字元線之配置，與實施形態1之情形相同，將傳送至對應之總體寫入資料線WGLA以及WGLB之資料寫入至各單位運算子單元UOE0-UOE3，然後讀出該資料。
讀出埠選擇電路36中，根據埠切換信號PRMXB選擇埠B。因此，感測放大器SA0-SA3之輸出信號表示對應之單位運算子單元UOE0-UOE3之儲存資料的AND運算結果。即，自感測放大器SA0輸出資料A‧B，且自感測放大器SA1輸出資料(/A‧/B)。自感測放大器SA2輸出資料CY‧CY=CY，且自感測放大器SA3輸出資料(/CY‧/CY)=/CY。
即，自感測放大器SA2以及SA3輸出與前一週期所生成之中間進位CY對應之值。該等感測放大器SA2以及SA3之輸出位元，經由緩衝器BFF2以及BFF3供給至鄰接配置之總和生成用之資料通路運算單位組，將前一週期中所生成之進位、即藉由1位元低位之運算而生成之進位作為輸入進位Cin(=CY_old)而生成總和。
將來自分別對應於感測放大器SA0-SA2而配置之未圖示之主放大器的輸出位元P0-P2，供給至AND/OR複合閘AOCT0。
因此，自該AND/OR複合閘AOCT0生成下式所示之進位CY而作為進位CY：
CY=A‧B＋(/(/A)‧(/B))‧CY_old=A‧B＋(A＋B)‧CY_old.
此處，進位CY_old係於前一週期中所生成之中間進位，而成為當前週期中之輸入進位(Cin)。
根據圖29所示之邏輯表可明確得知，當輸入進位CY_old為“0”時，於資料A‧B為“1”時輸出進位CY成為“1”。又，當輸入進位CY_old為“1”時，於資料A以及B均為“0”時輸出進位CY成為“0”。因此，如該圖49所示，藉由AND/OR複合閘AOCT0之複合運算處理，而可生成滿足該圖29所示之邏輯值關係之進位CY，且可於每個時脈週期中生成中間進位CY。
圖50係概略性地表示執行位元串列態樣下之1位元加算之部分之構成圖。該1位元串列加算部對應於圖46所示之與進位生成單位鄰接而配置之總和生成單位。因此，作為資料通路運算單位組，而使用有與構成進位生成單位之資料通路運算單位組鄰接之資料通路運算單位組的資料通路單位區塊DPUB4-DPUB7。
於運算子單元陣列中，對虛擬單元DMC供給虛擬單元選擇信號DCLB而選擇串聯虛擬電晶體。對於單位運算子單元UOE4-UOE7而言，與上述實施形態1之情形相同，分別依序選擇讀出字元線以及寫入字元線後，對兩個記憶節點(SNA以及SNB)執行寫入以及讀出。
資料通路運算單位組44中，於資料通路單位區塊DPUB4中，多工器(MUXA)56選擇輸入資料DINA(=A)，且多工器(MUXB)57選擇來自反相器54之輸入資料DINB(=B)之反轉值/B。因此，使資料A以及/B傳送至對應之總體寫入資料線WGLA4以及WGLB4上，並儲存於對應之單位運算子單元UOE4中。
於資料通路單位區塊DPUB5中，多工器56選擇來自反相器52之輸入資料A之反轉值/A，且多工器57選擇輸入資料B。因此，使資料/A以及B傳送至對應之總體寫入資料線WGLA5以及WGLB5上，並儲存於對應之單位運算子單元UOE5中。
於資料通路單位區塊DPUB6中，多工器56以及57分別選擇自反相器52以及54供給之輸入資料A以及B之反轉值/A以及/B。因此，使資料/A以及/B傳送至對應之總體寫入資料線WGLA6以及WGLB6上，並儲存於對應之單位運算子單元UOE6中。
於資料通路單位區塊DPUB7中，多工器56以及57選擇輸入資料A以及B。因此，對應之總體寫入資料線WGLA7以及WGLB7上之資料成為資料A以及B，且儲存於對應之單位運算子單元UOE7中。
讀出資料時，於讀出埠選擇電路36中選擇埠B，從而選擇埠B之讀出位元線(RBLB)。因此，感測放大器SA4-SA7分別生成對應之單位運算子單元中所記憶之兩個資料之AND運算結果。感測放大器SA4-SA7之輸出資料經由未圖示之主放大器而傳送至組合邏輯運算電路26中。
於組合邏輯運算電路26中，選擇2輸入OR閘OG0以及OG10。2輸入OR閘OG0輸出對應於感測放大器SA4以及SA5而配置之主放大器之輸出信號P<4>以及P<5>的邏輯和運算結果。2輸入OR閘OG10生成對應於感測放大器SA6以及SA7而設置之主放大器之輸出信號P＜6＞以及P＜7＞的邏輯和運算結果。該等2輸入OR閘OG0以及OG10之輸出位元，與來自對應之進位生成部之前一週期中所生成的中間進位CY_old以及/CY_old一併地供給至資料通路內所配置之AND/OR複合閘AOCT1，該AND/OR複合閘AOCT1之輸出資料經由暫存器50以及未圖示之緩衝器進行輸出。來自該緩衝器(51)之輸出與總和SUM相等，該總和SUM由下式表示。
SUM=(A‧(/B)＋(/A)‧(B))‧(/CY_old)＋(A‧B＋(/A)‧(/B))‧CY_old‧
參考圖26所示之總和SUM之邏輯值表得知，當輸入進位CY_old為“1”時，於資料A‧B以及/A‧/B之任一者為“1”時總和SUM成為“1”。另一方面，當輸入進位CY_old為“0”時，於資料A以及B之邏輯值不一致時總和SUM成為“1”。於資料A以及B不一致時，資料A‧/B以及/A‧B之一方成為“1”，因此，由緩衝器(51)生成滿足該圖26所示之總和SUM之邏輯關係的值。
如上所述，於進行1位元串列加算之情形時，將進位生成部中所生成之進位作為輸入進位而執行運算操作，藉此，與執行XOR運算(或者XNOR運算)時相同地，可生成總和SUM。
該情形時，當進行資料位元之寫入以及資料位元之讀出時，將前一週期中所生成之進位位元CY作為輸入進位位元CY_old而利用，因此直至確定進位位元CY為止會產生時間延遲。然而，若於半個時脈週期內確定進位位元CY，則可利用該半個時脈週期之時間延遲而流水線地以位元串列態樣執行加算處理。
於生成進位CY時利用4單位運算子單元，又，於生成總和SUM時利用4單位運算子單元。因此，例如，於入口之位元寬度為1024位元時，可平行地對128對資料進行處理，若資料字元之位元寬度為m位元，則可於2‧m個週期內對128個資料字元進行處理(寫入以及讀出分別需要1個時脈週期之情形)。於通常之作為硬體之m位元加算器在1個時脈週期內執行m位元加算時，為能對128個資料進行處理，而必需用到128個時脈週期。若資料之位元寬度m為32位元，則根據本實施形態，而能以更高速執行加算處理。藉由擴大入口之位元寬度而可擴大平行處理之資料組，從而可實現更高速之加算處理。
[位元串列減算器之構成]
圖51係具體表示生成本發明之實施形態4之位元串列減算器之借位BR之部分的構成圖。圖51中，於該借位生成部中，亦於資料通路28中使用資料通路運算單位組44中所包含之資料通路單位區塊DPUB0-DPUB3。於運算子單元陣列中，對應於該資料通路單位區塊DPUB0-DPUB3而配置有單位運算子單元UOE0-UOE3。單位運算子單元UOE0-UOE3之構成與實施形態1之構成相同，且與實施形態1相同地對該等單位運算子單元UOE0-UOE3執行資料之寫入以及讀出。對虛擬單元DMC供給虛擬單元選擇信號DCLB，於讀出埠選擇電路36中選擇埠B。對應之感測放大器SA0-SA3之輸出資料係單位運算子單元UOE0-UOE3之記憶值的AND運算結果。
於資料通路單位區塊DPUB0中，多工器(MUXA)56選擇來自反相器52之輸入資料DINA(=A)之反轉值/A，且多工器(MUXB)57選擇輸入資料DINB(=B)。因此，資料/A以及B傳送至對應之總體寫入資料線WGLA0以及WGLB0上，並儲存於對應之單位運算子單元UOE0中。
於資料通路單位區塊DPUB1中，多工器56選擇輸入資料A，且多工器57選擇來自反相器54之輸入資料B之反轉值/B。因此，使資料A以及/B傳送至對應之總體寫入資料線WGLA1以及WGLB1上，並儲存於對應之單位運算子單元UOE1中。
於資料通路單位區塊DPUB2中，多工器56以及57選擇來自暫存器50之資料。自該暫存器50傳送前一週期之借位BR。因此，使前一週期之借位BR(=BR_old)以及BR傳送至對應之總體寫入資料線WGLA2以及WGLB2上，並儲存於對應之單位運算子單元UOE2中。
於資料通路單位區塊DPUB3中，多工器56以及57經由反相器53以及55而選擇對應之暫存器50之儲存值的反轉值。因此，使借位BR之反轉值/BR(=/BR_old)以及/BR傳送至對應之總體寫入資料線WGLA3以及WGLB3上，並儲存於對應之單位運算子單元UOE3中。
於組合邏輯運算電路26中，選擇AND/OR複合閘AOCT0，又，選擇緩衝器BFF2以及BFF3。AND/OR複合閘AOCT0中，對應於感測放大器SA1而設置之主放大器之輸出位元P<1>被供給至AND閘之負輸入端，且對應於感測放大器SA2而設置之主放大器之輸出位元P<2>被供給至該AND閘之非反轉輸入端。而獲得該AND閘之輸出位元、與來自對應於感測放大器SA0之主放大器之輸出位元P<0>的邏輯和。因此，自該複合閘AOCT0經由暫存器50輸出之資料係由下式而供給：
(/A‧B)+/((A)‧(/B))‧BR_old.
根據圖34所示之輸出借位BRout之邏輯值關係，當輸入借位BRin(=BR_old)為“0”時，於資料/A‧B為“1”時輸出借位BR(=BRout)成為“1”。又，當輸入借位BR_old為“1”時，於資料A為“1”且資料B為“0”時輸出借位BR成為“0”，於上述情形以外時，輸出借位BR(BRout)成為“1”。
因此，自圖51所示之暫存器50輸出之資料BR滿足圖34所示之借位之邏輯值關係，於進行1位元串列減算時，可於每個週期，將前一週期所生成之借位BR、即於1位元低位側之運算中所生成之借位作為輸入借位BR_old，而準確地生成輸出借位(中間借位)。
又，來自緩衝器BFF2以及BFF3之借位BR‧BR=BR以及/BR‧/BR=/BR，作為前一週期之借位、即輸入借位BR_old以及/BR_old而傳送至構成鄰接之減算器之資料通路運算單位組。
[1位元串列減算器之構成]
圖52係概略性地表示1位元串列減算器之構成圖。該1位元串列減算器鄰接於圖51所示之1位元串列借位生成部而配置。因此，於資料通路28中，鄰接之資料通路運算單位組44中所包含之資料通路單位區塊DPUB4-DPUB7係用於1位元串列減算。對虛擬單元DMC供給虛擬單元選擇信號DCLB，而選擇兩個串聯虛擬電晶體。讀出埠選擇電路36中，選擇埠B而使埠B之讀出位元線(RBLB)結合於對應之感測放大器SA4-SA7。
單位運算子單元UOE4-UOE7之構成與實施形態1之構成相同，將對應之總體寫入資料線上之資料平行寫入至兩個記憶節點(SNA以及SNB)中，又，將串聯連接之記憶節點SNA以及SNB之記憶資料加以讀出。因此，亦於執行該減算時，各感測放大器之輸出信號為對應之單位運算子單元之記憶資料之AND運算結果。
資料通路運算單位區塊44中，於資料通路單位區塊DPUB4中，多工器(MUXA)56選擇輸入資料DINA(=A)，且多工器(MUXB)57選擇來自反相器54之輸入資料DINB(=B)之反轉值。因此，使資料A以及/B分別傳輸至對應之總體寫入資料線WGLA4以及WGLB4上，並儲存於對應之單位運算子單元UOE4中。
於資料通路單位區塊DPUB5中，多工器56選擇來自反相器52之輸入資料A之反轉值，且多工器57選擇輸入資料B。因此，使資料/A以及B分別傳送至對應之總體寫入資料線WGLA5以及WGLB5上，並儲存於對應之單位運算子單元UOE5中。
於資料通路單位區塊DPUB6中，多工器56以及57分別經由反相器52以及54選擇輸入資料A以及B之反轉值。因此，使資料/A以及/B傳送至對應之總體寫入資料線WGLA6以及WGLB6上，並儲存於對應之單位運算子單元UOE6中。
於資料通路單位區塊DPUB7中，多工器56以及57分別選擇輸入資料A以及B。因此分別傳送對應之總體寫入資料線WGLA7以及WGLA7上之資料A以及B，並儲存於對應之單位運算子單元UOE7中。
於組合邏輯運算電路28中，選擇2輸入OR閘OG0以及OG10。OR閘OG0接受對應於感測放大器SA4以及SA5而配置之主放大器之輸出信號。OR閘OG10接受對應於感測放大器SA6以及SA7而配置之主放大器之輸出信號。
感測放大器SA4-SA7之輸出信號表示對應之單位運算子單元UOE4-UOE7之儲存值之AND運算結果。因此，自OR閘OG0輸出資料(A‧/B)+(/A‧B)，且自OR閘OG10輸出資料(/A‧/B)+(A‧B)。
於資料通路之讀出路徑中，選擇AND/OR複合閘AOCT1，將2輸入OR閘OG0以及OG10之輸出信號供給至AND/OR複合閘AOCT1。該AND/OR複合閘AOCT1接受與圖51所示之來自借位生成部之位元P<2>以及P<3>對應之輸入借位BR_old以及/BR_old。因此，自AND/OR複合閘AOCT1經由暫存器50以及緩衝器(51)，輸出以下式表示之資料：
(A‧(/B)＋(/A)‧(B))‧/BR_old＋((A‧B)＋(/A)‧(/B))‧BR_old.
參考圖31所示之減算值DIFF之邏輯值表可得知，當輸入借位BRin(=BR_old)為“0”時，於資料/A‧B以及A‧/B之任一者為“1”時減算值DIFF成為“1”。上式中，根據第1項滿足如下關係：於輸入借位BR_old為“0”時若資料A以及B不一致，則減算值DIFF成為“1”。
另一方面，當輸入借位BRin(=BR_old)為“1”時，根據圖31所示之邏輯值表，於資料/A‧/B以及A‧B之一方為“1”時減算值DIFF成為“1”。即，於資料A以及B相等時，減算值DIFF成為“1”。根據上式之第2項滿足此關係。因此，藉由圖52所示之1位元串列減算器，而可於每個時脈週期中生成滿足圖31所示之減算值之邏輯值表之邏輯的減算值DIFF。
於位元串列態樣下之減算時，使在前一週期中所生成之借位BR_old經由單位運算子單元延遲1個時脈週期而進行傳輸，藉此可將前一週期中所生成之借位作為輸入借位而執行減算處理。
再者，於執行位元串列加算/減算時，於最低位元之運算時將輸入進位設定為“0”。此係藉由將暫存器50之儲存值重置為“0”而實現。又，雖然直至確定借位為止產生時間延遲，但與加算時相同地，可流水線地以位元串列態樣執行減算處理。
根據本實施形態4，能以位元串列態樣執行加算/減算。於1個入口包含512位元線對之情形時，能以位元串列態樣且資料平行地對64個資料執行加算/減算。於資料位元寬度為例如32位元之情形時，可於32個時脈週期中對64個資料組執行加算/減算。因此，與資料串列且位元平行地依序對資料組進行加算/減算處理時所必需的64個時脈週期相比，可大幅縮短處理時間。又，於內部僅對讀出運算子單元進行資料之寫入以及讀出即可，從而可實現高速之加算/減算。
[變形例]
圖53係概略性地表示本發明之實施形態4之變形例之主要部分構成圖。圖53中概略性地表示運算子單元陣列20之構成。於該運算子單元陣列20中，於數個入口ERY0-ERYn之各個上，設有進位生成單位以及總和生成單位。進位生成單位包含進位生成用之四個單位運算子單元，又，總和生成單位亦包含四個總和生成用之單位運算子單元。
於該運算子單元陣列20外部配置有未圖示之組合邏輯運算電路以及資料通路。資料通路以及組合邏輯運算電路之構成與圖47以及圖48所示之構成相同。
於執行位元串列加算時，將各資料通路以及組合邏輯運算電路之資料傳遞路徑之連接，對於進位生成單位以及總和生成單位，分別設定為圖49以及圖50所示之態樣。於執行串列加算時，首先對暫存器50進行重置，將輸入進位設定為“0”，且將最低位元A<0>以及B<0>與該輸入進位一併寫入至入口ERY0中，然後讀出該等。藉此，生成最初之總和SUM<0>與進位CY<0>。
其次，於資料通路中，將進位生成用之暫存器中所儲存之進位(輸入進位)、與下一高位之資料位元A<1>以及B<1>一併寫入至下一入口ERY1，然後讀出該等。以下，參考上述圖49以及圖50所說明之位元串列加算係依序利用不同之入口而執行。
藉此，可高速地以位元串列態樣執行1位元加算。運算中所使用之區域分散配置於運算子單元陣列中，因此可避免因局部區域之連續使用而導致產生誤動作或者不良情況。
只要對應於資料之組而於運算子單元陣列內配置進位生成單位以及總和生成單位即可，該等入口ERY0-ERYn亦可分別分散配置於不同之運算子單元子陣列區塊中。
又，於圖53所示之構成中，可藉由將進位生成單位以及總和生成單位分別替換為借位生成單位以及減算值生成單位，而實現位元分割態樣之減算器。
作為該實施形態4中之半導體信號處理裝置之整體構成以及控制電路之構成，可利用與實施形態1相同之構成。
如上所述，根據本發明之實施形態4，可切換運算子單元陣列、組合邏輯運算電路以及資料通路之資料傳遞路徑，並執行位元分割運算，從而可於內部執行加算/減算處理，執行高速之位元分割運算，且大幅縮短位元分割運算週期。又，即便於變更運算對象之資料位元寬度之情形時，僅簡單地根據資料位元寬度而變更運算週期便可應對，且即便對於數種資料位元寬度亦無需變更內部構成便能應對。
[實施形態5]
圖54係概略性地表示本發明之實施形態5之半導體信號處理裝置之主要部分構成圖。該圖54所示之半導體信號處理裝置之子陣列區塊之構成，於以下方面不同於圖6所示之半導體信號處理裝置之子陣列區塊之構成。即，與相對於單位運算子單元UOE0、UOE1、…之源極線SL不同，而設有共通源極線SLC。圖54中表示該共通源極線SLC在與位元線正交之方向上，共通地配置於各位元線對上，但源極線SL係與讀出字元線平行配置，故而對應於各行而單獨配置之源極線SL亦可作為共通源極線SLC而利用。
對共通源極線SLC，分別對應於B埠讀出位元線RBLB0、RBLB1而設有開關電路SWT0、SWT1…。該等開關電路SWT0、SWT1、…根據模式設定信號MDSEL，選擇性地使對應之B埠讀出位元線RBLB0、RBLB1結合於共通源極線SLC。此時，埠連接電路PRSW0以及PRSW1根據埠選擇信號PRMX，使A埠位元線RBLA0、RBLA1、…結合於與對應之感測放大器SA0、SA1…相對之讀出位元線RBL0、RBL1、…。
圖54所示之半導體信號處理裝置之其他構成，與圖6所示之半導體信號處理裝置之構成相同，對相對應之部分附上相同元件符號並省略其詳細說明。
圖55係表示圖54所示之開關電路SWT(SWT0、SWT1)以及埠選擇電路之連接態樣之圖。該圖55所示之配置中，於讀出資料時，將讀出字元線RWLA驅動為選擇狀態(H位準)，另一方面，將讀出字元線RWLB維持於L位準之非選擇狀態。使A埠讀出位元線RBLA經由圖54所示之埠選擇電路PRSW(PRSW0、PRSW1)而結合於感測讀出位元線RBL。對連接於互補讀出位元線ZRBL之虛擬單元DMC供給虛擬單元選擇信號DCLA。因此，於虛擬單元DMC中，使一個虛擬電晶體(DTA)設定為導通狀態。
於該圖55所示之電壓施加態樣下，電流根據記憶資料而自源極線SL經由SOI電晶體NQ1而流至感測讀出位元線RBL。相同地，來自虛擬單元DMC之參考電流亦流至互補讀出位元線ZRBL。因此，可藉由感測放大器SA而獲得與記憶節點SNA中所儲存之資料對應之資料，且可藉由在組合邏輯運算電路中選擇反相器，而將該SOI電晶體NQ1之主體區域(記憶節點SNA)中所儲存之資料的NOT運算結果讀出至外部。
該情形時，於圖55所示之連接態樣下，B埠讀出位元線RBLB與共通之源極線間的連接態樣為任意。B埠讀出字元線RWLB為非選擇狀態，因此SOI電晶體NQ2不會對記憶節點SNA之記憶資料讀出帶來任何不良影響。
圖56係概略性地表示該圖54所示之配置中之其他電壓施加態樣的圖。於該圖56所示之電壓施加態樣下，與圖55所示之構成相同地，A埠讀出位元線RBLA連接於感測讀出位元線RBL。又，亦對虛擬單元DMC供給虛擬單元選擇信號DCLA，於虛擬單元DMC中選擇一個虛擬電晶體(DTA)。
將A埠讀出字元線RWLA維持於非選擇狀態之L位準，另一方面，將B埠讀出字元線RWLB驅動為選擇狀態之H位準。又，使B埠讀出位元線RBLB經由開關電路(SWT)結合於共通源極線SLC。對該共通源極線SLC與源極線SL施加相同位準之電壓。因此，於圖56所示之電壓施加態樣下，藉由SOI電晶體NQ2而使與該記憶節點NSB中所儲存之資料對應之電流，自共通源極線SLC經由A埠讀出位元線RBLA而傳送至感測讀出位元線RBL。因此，可藉由感測放大器SA而讀出該記憶節點SNB中所儲存之資料。
因此，如圖55以及圖56所示，於寫入資料時，將寫入字元線WWL設定為選擇狀態(L位準)，藉此可經由SOI電晶體PQ1以及PQ2將資料寫入至記憶節點SNA以及SNB。於讀出時，將讀出字元線RWLA以及RWLB之一方設為選擇狀態，而將另一方設為非選擇狀態，藉此可將記憶節點SNA以及SNB中所儲存之資料選擇性地讀出至A埠。而能以1位元為單位讀出該單位運算子單元中所儲存之資料。因此，可將單位運算子單元視作同等之分別具有寫入埠與讀出埠之2埠記憶體單元。
再者，於圖55以及圖56中，對SOI電晶體PQ1以及PQ2共通地供給寫入字元線WWL上之信號電位。然而，亦可與實施形態3相同地，對該等SOI電晶體PQ1以及PQ2分別設有寫入字元線WWLA以及WWLB。
圖57係概略性地表示本發明之實施形態5之半導體信號處理裝置中所包含之控制電路之主要部分構成圖。圖57中，控制電路(30)包含對來自外部之指令CMD進行解碼之指令解碼器350、設定讀出位元線與感測放大器之連接之模式設定電路352、及選擇性地使讀出字元線活性化之讀出字元線控制電路354。
模式設定電路352根據來自指令解碼器350之運算操作指示OPLOG，將模式設定信號MDSEL以及埠選擇信號PRMX設定為指定之狀態。即，於運算操作指示OPLOG係指示進行1位元讀出之情形時，模式設定電路352將埠選擇信號PRMX設定為使埠A、即讀出位元線RBLA結合於感測放大器之狀態。又，將模式設定信號MDSEL設定為使共通源極線SLC與B埠位元線RBLB相連接之態樣。
於運算操作指示OPLOG係指示通常之運算操作之情形時，模式設定電路352根據所指定之運算操作，以使埠A以及埠B之任一者與感測放大器結合之方式而設定埠選擇信號PRMX，且將模式選擇信號MDSEL維持於非選擇狀態(於NOT運算以外之運算操作時選擇B埠)。
讀出字元線控制電路354根據運算操作指示OPLOG，生成虛擬單元選擇活性化信號DCLAEN、以及DCLBEN與讀出字元線活性化信號RWLAEN以及RWLBEN。讀出字元線控制電路354根據運算操作指示OPLOG所指示之操作內容，於指定進行1位元資料讀出之情形時，使虛擬單元選擇活性化信號DCLAEN活性化，且將虛擬單元選擇活性化信號DCLBEN維持於非活性狀態。又，讀出字元線控制電路354根據該運算操作指示OPLOG中所包含之埠指示資訊，將讀出字元線活性化信號RWLAEN以及RWLBEN之任一者驅動為選擇狀態。藉此。於指定1位元讀出模式，且運算操作指示OPLOG指定將單位運算子單元中所包含之各2位元資訊之各位元讀出至外部的模式時，可設定該模式下之連接態樣。於該1位元讀出模式時，組合邏輯電路以及資料通路對感測放大器之輸出信號進行反轉或者非反轉之處理後加以輸出。
於執行通常之運算操作之情形時，讀出字元線控制電路354將根據運算操作指示OPLOG所指定之運算內容，執行使讀出字元線活性化信號RWLAEN活性化、使讀出字元線活性化信號RWLAEN及RWLBEN活性化、以及選擇性地使虛擬單元選擇活性化信號DCLAEN及DCLBEN活性化。藉此，於執行組合邏輯運算或者算術運算時，可選擇B埠而對單位運算子單元之兩個記憶資料進行運算。
該實施形態5中之半導體信號處理裝置之整體構成，與上述實施形態1中參考圖4所示之構成相同，又，組合邏輯運算電路以及資料通路之構成，亦與此前之實施形態中所說明者之構成相同。
根據本發明之實施形態5，可將構成單位運算子單元之SOI電晶體之記憶節點中之資料單獨讀出至外部，因此除組合邏輯運算以及算術運算功能以外，進而亦可作為記憶裝置而利用。
[實施形態6]
圖58係表示本發明之實施形態6之單位運算子單元之電性等效電路圖。該圖58所示之單位運算子單元UOE之構成與圖1所示之單位運算子單元之構成於以下方面不同。即，於SOI電晶體NQ1與讀出埠RPRTB(埠B)之間，與SOI電晶體NQ2平行地設有N通道SOI電晶體NQ3。又，設有P通道SOI電晶體PQ3，其根據寫入字元線WWL上之信號電位將寫入資料DINC傳送至SOI電晶體NQ3之記憶節點(主體區域)SNC。
該圖58所示之單位運算子單元之其他構成，與圖1所示之單位運算子單元之構成相同，對相對應之部分附上相同元件符號並省略其詳細說明。
於為圖58所示之單位運算子單元之構成之情形時，SOI電晶體NQ2以及NQ3並聯連接，對讀出埠RPRTB(埠B)供給與該等SOI電晶體NQ2以及NQ3之記憶資料之OR運算結果對應的電流。因此，可藉由該等三個SOI電晶體NQ1-NQ3而實現A‧(B＋C)之運算。
圖59係概略性地表示圖58所示之單位運算子單元之平面布局圖。圖59所示之平面布局之構成，與圖2所示之單位運算子單元之平面布局之構成於以下方面不同。即，為能形成SOI電晶體PQ3，使高濃度P型區域1e以及1f於圖左側之以虛線區塊所示之P型電晶體形成區域中，沿著Y方向對齊配置。該等P型區域1e以及1f之間設有N型區域2c。
又，於P型電晶體形成區域外部，高濃度N型區域3d以及3e沿著Y方向對齊配置，且於該等N型區域3d以及3e之間，配置有P型區域4c。該P型區域4c與P型區域1f電性連接。N型區域3d經由在X方向上延伸之N型區域與N型區域3b電性連接，並經由中間配線以及接點/通孔8d而與第1金屬配線7b電性連接。
N型區域3e經由接點/通孔8f以及中間配線而與第1金屬配線7a電性連接。P型區域1e經由接點/通孔8g以及中間配線而與在Y方向上連續地延伸之第1金屬配線7e電性連接。藉由P型區域1e以及1f與N型區域2c形成SOI電晶體PQ3，且藉由N型區域3d以及3e與P型區域4c形成SOI電晶體NQ3。藉由P型區域1f以及4c而使SOI電晶體PQ3之源極/汲極節點結合於SOI電晶體NQ3之主體區域(P型區域4c)。第1層金屬配線7e傳送輸入資料DINC。
圖59中，其他SOI電晶體PQ1、PQ2、NQ1以及NQ2之布局，與圖2所示之單位運算子單元之布局相同，對相對應之部分附上相同元件符號並省略其詳細說明。
圖60係概略性地表示本發明之實施形態6之半導體信號處理裝置之記憶體單元陣列部的構成圖。該圖60所示之陣列部之構成，與圖6所示之實施形態1之記憶體單元陣列部之構成於以下方面不同。即，總體寫入資料線WGLC0以及WGLC1、…作為寫入埠而對應於各單位運算子單元UOE(UOE0、UOE1、…)之行而配置。該等總體寫入資料線WGLC0、WGLC1、…分別經由對應行之單位運算子單元UOE(UOE0、UOE1)之寫入埠WPRTC而結合於圖58所示之SOI電晶體PQ3。該圖60所示之記憶體單元陣列部之其他構成，與圖6所示之記憶體單元陣列部之構成相同，對相對應之部分附上相同元件符號並省略其詳細說明。
如圖60所示，對應於各單位運算子單元行而配置有總體寫入資料線，於總體寫入資料線組WGLS0、…中可平行地傳輸3個資料。此處，總體寫入資料線組WGLS表示總體寫入資料線WGLA、WGLB以及WGLC之組。
圖61係概略性地表示本發明之實施形態6之半導體信號處理裝置之資料通路28的構成圖。該資料通路28中，藉由兩個資料通路單位區塊DPUB0以及DPUB1而執行1位元資料之運算處理。該實施形態6中，為能對三個資料進行處理，於各資料通路單位區塊中設有多工器(MUXC)400。對該多工器400設有使來自暫存器50之資料反轉之反相器402、使來自外部之輸入資料位元DINA<0>反轉之反相器404、以及接受來自外部之資料位元DINA<0>與來自反相器54之反轉資料位元/DINB<0>之AND閘406。該多工器400所選擇之信號，經由總體寫入驅動器414而傳送至總體寫入資料線WGLC0上。
又，亦對多工器57設有接受反相器404之輸出信號及來自外部之輸入資料位元DINB<0>之AND閘408。對於多工器56設有使於下文說明之資料C(對應於進位/借位)反轉之反相器410。根據切換控制信號MXAS以及MXBS而設定該等多工器56、57以及400之連接態樣。資料通路單位區塊BPUB0之其他構成，與圖7所示之資料通路中之資料通路單位區塊BPUB0之構成相同，對相對應之部分附上相同元件符號並省略其詳細說明。
資料通路單位區塊DPUB1亦設有與上述資料通路單位區塊DPUB0相同之構成。但是資料通路單位區塊DPUB1中並未設有暫存器50。
藉由該等資料通路單位區塊DPUB0以及DPUB1而生成內部寫入資料後，分別驅動總體寫入資料線組WGLS0以及WGLS1，而執行所指定之運算處理。
組合邏輯運算電路之構成，與實施形態1所示之構成相同(參考圖9)。因此，此處，尤其是不對組合邏輯運算電路之構成作重複說明。
圖62係概略性地表示本發明之實施形態6之半導體信號處理裝置中，執行1位元加算運算時之進位生成時的資料傳遞路徑之連接態樣的圖。
圖62中，於資料通路28中，使用兩個資料通路單位區塊DPUB0以及DPUB1。於資料通路單位區塊DPUB0中，多工器(MUXC)400選擇輸入資料DINA(=A)，且多工器(MUXB)57選擇輸入資料DINB(=B)。多工器(MUXA)56選擇自暫存器50傳送之輸出進位CY。因此，使資料A、B以及進位CY_old傳送至對應之總體寫入資料線WGLC0、WGLB0、以及WGLA0上，並分別儲存於對應之單位運算子單元UOE0之記憶節點SNC、SNB以及SNA中。此處，與實施形態4之情形相同，進位CY_old係於前一週期之運算中所生成之進位，且對應於輸入進位。
於資料通路單位區塊DPUB1中，多工器400選擇來自暫存器50之進位CY，且多工器57選擇輸入資料DINB。多工器56選擇輸入資料A。因此，使資料CY_old、B以及A分別傳輸至對應之總體寫入資料線WGLC1、WGLB1以及WGLA1上，並分別儲存於對應之單位運算子單元UOE1之記憶節點SNC、SNB以及SNA中。
於記憶體單元陣列32中，對虛擬單元DMC供給虛擬單元選擇信號DCLB。因此，互補讀出位元線ZRBL0、ZRBL1之各自上連接有兩個串聯虛擬單元電晶體(DTB0、DTB1)。
於讀出埠選擇電路36中選擇埠B。因此，讀出位元線RBLB0以及RBLB1分別結合於感測放大器帶38之對應之感測放大器SA0以及SA1。
於組合邏輯運算電路26中選擇2輸入OR閘OG1。該2輸入OR閘OG1接受對應於感測放大器SA0以及SA1之主放大電路24中所設置之主放大器之輸出信號。感測放大器SA0以及SA1分別生成(SNB＋SNC)．SNA之運算結果。此處，以同一符號表示記憶節點及其中所儲存之資料。
因此，自2輸入OR閘OG1經由暫存器50傳送之進位CY由(A＋B)．CY_old＋(CY_old＋B)．A供給。
根據布林代數(Boolean algebra)之公式，為A＋A=A，上式可轉換為下式：CY=(A＋B)．CY_old＋A．B.
根據上述圖29所示之進位CY之邏輯值表，於資料A．B為“1”時，或者當輸入進位Cin(=CY_old)為“1”時且於資料A以及B之一方為“1”時，輸出進位CY成為“1”。因此，上式滿足圖29所示之邏輯值關係，可藉由使用圖62所示之資料傳遞路徑，而於1個時脈週期中求得輸入資料A以及B進行加算時之進位CY。
圖63係概略性地表示本發明之實施形態6之半導體信號處理裝置中，1位元全加算器之生成總和(SUM)之部分的資料傳遞路徑之連接態樣的圖。圖63中，於生成總和SUM之情形時，資料通路28中，與生成進位時相同地使用兩個資料通路單位區塊DPUB3以及DPUB4。來自鄰接配置之進位生成部之進位CY係作為圖61所示之資料C，而傳送至該等資料通路單位區塊DPUB3以及DPUB4中。
於資料通路單位區塊DPUB3中，多工器(MUXC)400選擇AND閘406之輸出信號。該AND閘406接受輸入資料A與來自反相器54之輸入資料B之反轉值。多工器57接受AND閘408之輸出信號。該AND閘408接受來自反相器404之輸入資料A之反轉值與輸入資料B。多工器(MUXA)56接受來自反相器410之進位CY之反轉值。因此，使資料A‧/B、/A‧B以及/CY_old傳送至總體寫入資料線WGLC3、WGLB3、WGLA3上，並分別儲存於單位運算子單元UOE3之記憶節點SNC、SNB以及SNA中。
於資料通路單位區塊DPUB4中，多工器400選擇AND閘411之輸出信號。該AND閘211接受輸入資料A以及B。多工器(MUXB)57選擇AND閘412之輸出資料。該AND閘412接受來自反相器54以及404之輸入資料B之反轉值以及進位CY之反轉值。多工器(MUXA)56選擇進位CY。因此，使資料A‧B、/A‧B以及CY_old傳送至對應之總體寫入資料線WGLC4、WGLB4以及WGLA4上，並分別儲存於對應之單位運算子單元UOE4之記憶節點SNC、SNB以及SNA中。
與生成進位時相同地，對虛擬單元DMC供給虛擬單元選擇信號DCLB。又，於讀出埠選擇電路36中選擇埠B，使讀出位元線RBLB3以及RBLB4分別結合於對應之感測放大器帶38中之感測放大器SA3以及SA4。因此，根據單位運算子單元UOE3中所儲存之資料，由感測放大器SA3生成資料(A‧/B+/A‧B)‧/CY_old。由感測放大器SA4生成資料(A‧B+/A‧/B)‧CY_old。
自感測放大器SA3以及SA4，經由主放大電路24中所包含之對應主放大器，對組合邏輯運算電路26中所包含之2輸入OR閘OG1，供給該等之OR/AND運算結果。因此，自OR閘OG1經由暫存器50向裝置外部輸出之資料SUM係由下式而表示。
SUM=((A‧/B)+(/A‧B))‧/CY_old+((A‧B)+(/A‧/B))‧CY_old
上述總和SUM之式係與圖50所示之1位元加算器生成的總和SUM之式為相同之式，因此，可利用兩個資料通路單位區塊，於1個時脈週期內生成1位元加算運算時之總和SUM。
可藉由利用該等圖60至圖63所示之加算器之構成，而於位元串列態樣下進行加算運算，且能以與資料位元寬度對應之時脈週期數而獲得加算結果。
再者，對於減算結果，亦如圖51以及圖52所示，可藉由借位BRout代替進位CY，且將輸入進位CY_old替換為輸入借位BR_old而執行減算處理(其中，減算時有時必需以反轉值/A替換資料A)。
[變形例]
圖64係概略性地表示本發明之實施形態6之半導體信號處理裝置之變形例之主要部分構成圖。圖64中，於運算子單元陣列20中設有數個入口ERY0-ERYn。於各個入口ERY0-ERYn上成對地對齊配置有2單元/進位生成單位CYG0-CYGm、及2單元/總和生成單位SUG0-SUGm。該2單元/進位生成單位CYG0-CYGm各自包含兩個單位運算子單元，且用於生成進位(參考圖62)。另一方面，2單元/總和生成單位SUG0-SUGm包含兩個單位運算子單元，且用於生成總和SUM。藉由2單元/進位生成單位CYGi以及2單元/總和生成單位SUGi，而執行關於一個資料位元A<i>以及B<i>之全加算運算。因此，於一個入口，位元平行地執行加算運算。
對該運算子單元陣列20而設置之讀出埠選擇電路、感測放大器帶以及主放大電路之構成，與上述實施形態1之構成相同，又，資料通路28之構成與圖61所示之構成相同。組合邏輯運算電路(26)之構成與實施形態1之構成相同，於生成進位以及總和時，於組合邏輯運算電路中使用有2輸入OR閘(OG1)。
於該圖64所示之構成中，對資料位元A<0>-A<m>以及B<0>-B<m>之(m＋1)位元之資料A以及B執行全加算處理。
圖65係概略性地表示圖64所示之使用有運算子單元陣列之位元平行加算構成之2單元/進位生成單位以及2單元/總和生成單位的配置圖。於該圖65所示之配置中說明的是：2單元/進位生成單位CYG0-CYGm以及2單元/總和生成單位SUG0-SUGm中，對應設置有組合邏輯運算電路中之單位運算區塊(UCL)以及資料通路單位中之運算區塊(DPUB)。
圖65中，自2單元/進位生成單位CYG0-CYGm生成之進位CY<0>-CY<m-1>被傳送至高位之2單元/進位生成單位CYG1-CYGm。2單元/進位生成單位CYG1-CYGm選擇來自前段之進位生成單位、即來自1位元低位側(由暫存器50生成)之進位，並生成對應之進位。
對2單元/總和生成單位SUG1-SUGm，相同地一併供給來自1位元低位側之2單元/進位生成單位CYG0-CYG(m-1)之進位CY<0>-CY<m-1>，及輸入資料A<0>、B<0>-A<m>、B<m>。自該等2單元/總和生成單位SUG0-SUGm生成總和位元S<0>-S<m>，且自最終段之2單元/進位生成單位CYGm輸出進位CY。
對於最低位元之2單元/進位生成單位CYG0以及2單元/總和生成單位SUG0，將輸入進位設定為“0”。
圖66係表示圖64以及圖65所示之位元平行加算器之加算動作之流程圖。以下，參考圖66對上述圖64以及圖65所示之位元平行加算器之動作進行說明。
首先，當供給有加算開始指示時(步驟SP10)，控制電路將運算對象之輸入資料A以及B保持於輸入暫存器(未圖示)中，且以能隨時位元平行地供給至資料通路之方式而保持著該等輸入資料A以及B(步驟SP11)。
根據該加算開始指示，對應於2單元/進位生成單位CYG0-CYGm而設置之資料通路中，以選擇前段(1位元低位側)之輸出進位之方式設定其路徑(步驟SP12)。又，於圖62所示之配置中，改變為暫存器50之輸出，將對於前段之2單元/進位生成單位而設置之資料通路單位區塊(DPUB0)所生成之進位作為資料C而選擇。又，於對應之資料通路單位區塊中，藉由設定多工器之選擇態樣而設定圖62所示之資料傳遞路徑，作為內部之寫入資料傳遞路徑。
該狀態下，利用圖62所示之資料傳遞路徑，重複(m＋1)次之運算操作(步驟SP13)。
於該加算操作時，首先根據輸入資料位元A<0>以及B<0>而確定對於最低位元而設置之2單元/進位生成單位CYG0之進位CY<0>。於下一存取週期中，2單元/進位生成單位CYG1根據所生成並已確定之進位CY<0>與資料位元A<1>以及B<1>，而生成對應之進位CY<1>。於2單元/進位生成單位CYG1中所生成之進位CY<1>係儲存於對應之暫存器中。依序自低位元側起，進位成為確定狀態。藉由使該進位生成操作重複(m+1)次，而將進位CY<0>-CY<m>均設定為確定狀態，並儲存於對應之暫存器(50)中。
使該進位生成操作重複(m+1)次後，於2單元/總和生成單位SUG0-SUGm中，根據自1位元低位側所供給之進位與輸入資料位元A<0>、B<0>-A<m>、B<m>而執行總和生成操作(圖63)。該加算操作時，於對應之資料通路之資料通路單位區塊DPUB3以及DPUB4中設定圖63所示的資料傳遞路徑，又，亦於組合邏輯運算電路中選擇2輸入OR閘。
該加算操作時，對所有來自低位元側之進位進行確定，且對位元A<0>、B<0>-A<m>、B<m>平行地執行1位元加算，並生成表示加算結果之總和位元S<0>-S<m>，及最終進位CY(步驟SP14)。然後輸出加算結果(步驟SP15)。
該情形時，對一個入口重複(m+2)次之加算操作，藉此可對(m+1)位元之資料進行全加算。藉由使總和生成單位SUG以及進位生成單位CYG平行地動作，而亦對於總和SUM於每個時脈週期自低位元側起確定總和位元SUM<i>之值，且與生成最終進位CY時平行地生成最高位之總和位元SUM<m>，該情形時，能以(m+1)個週期獲得加算結果。
如上所述，即便於運算子單元陣列中以入口為單位而位元平行地執行加算之情形時，僅切換資料通路連接路徑便可位元平行地執行加算。又，藉由切換入口並執行加算，而可避免集中於局部進行存取之情況，從而可防止誤動作等。
再者，於圖64以及圖65所示之構成中，以借位生成單位以及總和減算值生成單位替換進位生成單位以及總和生成單位，藉此可實現位元平行之減算器。
如上所述，根據本發明之實施形態6，於一個單位運算子單元中配置有3個記憶電晶體，可執行記憶資料之OR以及AND之複合運算，從而使用少數單位運算子單元便可高速地執行加減運算操作。
[實施形態7]
圖67係表示本發明之實施形態7之單位運算子單元之電性等效電路圖。該圖67所示之單位運算子單元之構成，於以下方面不同於圖58所示之實施形態6之單位運算子單元之構成。即，SOI電晶體PQ2根據寫入字元線WWLB而被驅動為選擇狀態，SOI電晶體PQ1以及PQ3根據寫入字元線WWLA上之信號而被驅動為選擇狀態。圖67所示之單位運算子單元之其他構成，與圖59所示之單位運算子單元之構成相同，對相對應之部分附上相同元件符號並省略其詳細說明。
圖68係概略性地表示圖67所示之單位運算子單元UOE之平面布局圖。該圖68所示之平面布局之配置，於以下方面不同於圖59所示之平面布局之配置。即，第1金屬配線6a係作為寫入字元線WWLA而使用，而構成寫入字元線WWLB之第1金屬配線6e，進一步與構成B埠讀出字元線RWLB之第1金屬配線6d平行地設於圖之下部。
藉由該寫入字元線WWLB而選擇SOI電晶體PQ2，因此與P型區域4b在Y方向上對齊地配置有高濃度P型區域1g以及1h。於該等P型區域1g以及1h之間，配置有N型區域2d。於N型區域2d上配設有於X方向上延伸之閘極電極配線5e。該閘極電極配線5e與上層之第1金屬配線6e電性連接(未表示接點部)。
鄰接P型區域1h而配設有於X方向上延伸之高濃度P型區域1i。該高濃度P型區域1i經由接點/通孔8h與上層之第2金屬配線7d電性連接。即，構成SOI電晶體PQ2之活性區域不同於圖59所示之布局，其係與構成SOI電晶體PQ1之P型區域1g以及1d在Y方向上對齊地配置。
該圖68所示之平面布局之其他配置，與圖59所示之平面布局之配置相同，對相對應之部分附上相同元件符號，並省略其詳細說明。亦於圖68中，以虛線表示之區域為P型雜質之注入區域(於形成有電晶體之活性區域間設有元件分離區域)。
藉此，當單位運算子單元UOE中配置有3個資料記憶用SOI電晶體之情形時，無需大幅變更布局便可單獨進行向記憶節點SNB之資料寫入，與對記憶節點SNA以及SNC之資料寫入。
利用圖67以及圖68所示之單位運算子單元之情形之運算子單元陣列內的配置，與圖60所示之運算子單元陣列之配置相同。不同之處僅在於配置有2根寫入字元線WWLA以及WWLB而作為寫入字元線。因此，此處，並不對本發明之實施形態7之運算子單元陣列之配置作特別說明。
圖69係概略性地表示本發明之實施形態7之半導體信號處理裝置之資料通路28，以及組合邏輯運算電路26的資料傳遞路徑之連接態樣之圖。圖69所示之半導體信號處理裝置中，與上述實施形態3之情形相同，於資料通路運算單位組44<0>-44<m>各自之資料通路單位區塊DPUB0中，配置有用以使匹配線ML放電之放電電晶體TQ1。組合邏輯運算電路26中，對各資料通路運算單位組44<0>-44<m>選擇2輸入OR閘OG0，又，於資料通路單位區塊DPUB0中選擇反相器420，使2輸入OR閘OG0之輸出信號反轉。根據反相器420之輸出信號而使對應之放電電晶體TQ1選擇性地成為導通狀態。
與上述實施形態3相同地，對該匹配線ML而設有預充電用之電晶體PQ0以及將搜尋結果放大之放大電路AMP。又，資料通路28以及組合邏輯運算電路26各自之構成，與上述實施形態3中參考圖41所說明之構成相同。又，作為該等資料通路以及組合邏輯運算電路之構成，亦可利用實施形態4或者6所示之構成。
本實施形態7中，於運算子單元陣列20中，根據寫入字元線WWLA以及WWLB上之信號而將資料單獨地寫入至單位運算子單元之記憶節點SNA以及SNB中。因此，例如，於執行搜尋動作時，可藉由將旗標FLG儲存於記憶節點SNC中，而將資料位元A設定為隨意狀態。即，只要將旗標FLG設定為“1”，則例如，來自感測放大器之運算結果資料A‧(B＋FLG)以及/A‧(/B＋FLG)分別成為A以及/A，且2輸入OR閘OG0之輸出信號成為“1(=A＋/A)”。於旗標FLG為“0”時，感測放大器SA0以及SA1之輸出資料成為資料A‧B以及/A‧/B，且OR閘OG0之輸出信號成為資料(A‧B＋/A‧/B)，從而表示資料A以及B之一致結果。因此，可藉由旗標FLG遮蔽資料位元A而進行搜尋。以下，對該搜尋動作作具體說明。
圖70係表示本發明之實施形態7之半導體信號處理裝置之搜尋動作的流程圖。以下，參考圖70對上述圖67以及圖69所示之半導體信號處理裝置之搜尋動作進行說明。
首先，根據操作開始指示而指示將搜尋對象資料儲存於運算子單元陣列內(步驟SP20)。根據該搜尋對象資料之儲存指示，首先進行資料通路之設定(步驟SP21)。該情形時，作為一示例，以如下方式設定路徑：於資料通路單位區塊DPUB0中選擇資料B之反轉值/B，而於資料通路單位區塊DPUB1中選擇資料B(=DINB)。當設定好該路徑之後，選擇寫入字元線WWLB，將搜尋對象資料寫入至對應之單位運算子單元UOE0以及UOE1之SOI電晶體NQ2之記憶節點(主體區域)SNB中(步驟SP22)。
然後，判定是否已對所有搜尋對象資料執行寫入(步驟SP23)。於並未完成對所有搜尋對象資料之寫入之情形時，更新入口位址(步驟SP24)，再次選擇所選擇之入口之寫入字元線WWLB，並寫入下一搜尋對象資料。
根據步驟SP23中之判定而判定為已完成對所有搜尋對象資料之寫入時，半導體信號處理裝置等待自外部供給搜尋指示(步驟SP24)。
當供給有搜尋指示後，進行資料通路以及邏輯通路(組合邏輯運算電路之資料傳遞路徑)之設定，又，對入口位址進行初始化(步驟SP25)。
於資料通路中，進行搜尋資料A(=DINA)以及旗標FLG之傳輸路徑之設定。將非反轉資料A傳送至儲存有資料B之單位運算子單元(UOE0)，又，將反轉資料/A傳輸至儲存有資料/B之單位運算子單元(UOE1)中，以如此方式設定關於資料A之傳遞路徑。而關於旗標FLG，則以將旗標FLG之非反轉值分別傳送至記憶節點SNC之方式設定旗標FLG之傳遞路徑。
其次，對該所指定之入口執行搜尋資料以及旗標之寫入以及讀出(步驟SP26)。首先，將寫入字元線WWLA驅動為選擇狀態，向記憶節點SNA以及SNC寫入資料以及旗標。因此，對於儲存有資料B之單位運算子單元UOE0而言，將資料A儲存於記憶節點SNA中，且將旗標FLG儲存於記憶節點SNC中。另一方面，對於儲存有反轉資料/B之單位運算子單元UOE1而言，將資料/A寫入至記憶節點SNA中，且將旗標FLG儲存於記憶節點SNC中。
其次，將讀出字元線RWLA以及WRLB平行驅動為選擇狀態，讀出該等單位運算子單元UOE0以及UOE1中所儲存之資料。於未圖示之讀出埠選擇電路中選擇B埠，因此，感測放大器生成資料A‧(FLG＋B)以及/A‧(FLG＋/B)，將該等資料經由對應之主放大器傳送至對應之2輸入OR閘OG0。
於旗標FLG為“1”時，2輸入OR閘OG0之輸出資料為A＋/A=“1”。因此，藉由反相器420而使OR閘OG0之輸出信號(資料位元)反轉，該反相器420之輸出信號成為“0”，而設定為表示呈一致之狀態。另一方面，於旗標FLG為“0”時，2輸入OR閘OG0之輸出資料為A‧B＋/A‧/B。於資料A以及B相等之情形時，OR閘OG0之輸出信號成為“1”(H位準)，由此反相器420之輸出信號成為“0”(L位準)。因此，將旗標FLG設定為“1”之搜尋資料(位元)並不會影響到匹配線ML之電位。另一方面，於資料A以及資料B不一致之情形時，2輸入OR閘之輸出信號成為“0”，反相器420之輸出信號成為“1”，對應之放電電晶體TQ1成為導通狀態而使匹配線ML放電。因此，搜尋資料A(DINA<m：0>)與搜尋對象資料B(DINB<m：0>)即便有1位元不一致，則會使匹配線ML放電。
因此，於將匹配線ML維持於預充電狀態之情形時，表示呈一致之狀態，已對匹配線ML進行放電之狀態下則表示呈不一致。以放大電路AMP將該匹配線ML之電位加以放大，將搜尋結果指示SRSLT設定為“0”或者“1”，藉此識別搜尋資料A與搜尋對象資料B之一致/不一致(步驟SP27)。
當檢測出資料不一致時，首先判定是否已藉由位址計數器而對最終之入口進行搜尋(步驟SP29)。於尚未對最終之入口進行搜尋之情形時，更新入口位址(步驟SP30)，執行自步驟SP26起之搜尋資料以及旗標之寫入以及讀出存取。
另一方面，於步驟SP29中，當判定為已對最終之入口執行搜尋且並未檢測出呈一致時，執行必需之不一致處理(步驟SP31)。該產生不一致時之處理可根據該半導體積體裝置所適用之用途而適當地規定。另一方面，當步驟SP27中檢測出呈一致時，保持此時之一致位址(入口位址)並輸出至外部(步驟SP28)。該情形時，亦可將入口位址(位址索引)輸出至外部，並根據該輸出至外部之入口位址而進一步讀出必需之資訊，又，於檢測出呈一致時，亦可不管該入口位址之值如何均執行既定之處理。
如圖67所示，將寫入字元線分別設為對記憶節點SNB之寫入字元線，及對記憶節點SNA以及SNC之寫入字元線，藉此可於搜尋操作時實現經進行遮蔽之搜尋動作。
再者，本發明之實施形態7之半導體信號處理裝置之整體構成，與實施形態3之構成相同，將圖42所示之構成之位址計數器170作為入口位址產生電路而利用，藉此可於本實施形態7之三個記憶節點SNA、SNB以及SNC係設於單位運算子單元中之情形時實現3值CAM動作。
圖71係表示該搜尋資料以及旗標之構成之一示例之圖。搜尋資料DINA<m：0>由資料A<m：0>構成，旗標(位元)FLG由屏蔽資料DINC<m：0>構成。對搜尋資料位元A<0>-A<p-1>，將對應之屏蔽資料DINC之位元(FLG)設定為“1”，而對搜尋資料之位元A<p>-A<q>，將對應之屏蔽資料DINC之位元(旗標FLG)設定為“0”。又，相對於搜尋資料之其餘位元A<q＋1>-A<m>，將屏蔽資料DINC之對應位元設定為“1”。
於該圖71所示之相對於搜尋資料之屏蔽資料之位元排列之情形時，對搜尋資料中之位元A<p>-A<q>進行搜尋，其餘位元A<0>-A<c-1>以及A<q＋1>-A<m>之狀態為「隨意」。因此，可藉由設定屏蔽資料DINC之位元(旗標FLG)之值，而適當地設定搜尋資料之有效位元寬度而執行搜尋動作。
例如，亦可適用於對資料通訊中之IP位址(Internet Protocol address，網際通訊協定位址)對於資料封包之下一位址進行檢索，又，可進行有效負載之字符串檢索。
[實施形態8]
圖72係概略性地表示本發明之實施形態8之半導體信號處理裝置之主要部分構成圖。於該圖72所示之半導體信號處理裝置中，運算子單元陣列20中分別設有用以進行AND運算之AND運算陣列OARA、用以進行全加算之全加算陣列OARF。於該等AND運算陣列OARA以及全加算陣列OARF，共通地配置有主放大電路24、組合邏輯運算電路26以及資料通路28。
AND運算陣列OARA中，作為單位運算子單元UOE，使用上述實施形態5中所示之具有三個記憶節點SNA、SNB以及SNC之構成。該情形時，可將寫入埠WA、WB以及WC平行地驅動為選擇狀態，又，如實施形態7般，亦可將寫入埠WB與寫入埠WA以及WC分開而單獨驅動為選擇狀態。寫入埠WA、WB以及WC係分別結合於記憶節點SNA、SNB以及SNC之寫入埠WPRT。AND運算陣列中，平時向寫入埠WB以及WC之一方傳送資料位元“0”，或者向寫入埠WC以及WB傳送相同之資料。
AND運算陣列OARA中，於感測放大器帶38上，對記憶體單元陣列32之各位元線對設有感測放大器。AND運算陣列OARA中進行AND運算時之態樣，與上述實施形態1之情形相同，選擇讀出埠B(RPRPB)，對單位運算子單元中所儲存之資料位元執行邏輯積運算(例如A‧B)。
另一方面，全加算陣列OARF中，由兩個單位運算子單元構成之進位生成單位(圖72中表示為進位)以及由兩個單位運算子單元構成之總和生成單位(圖72中表示為總和)係作為一個1位元全加算單位而使用。亦於該全加算陣列OARF中，單位運算子單元UOE之構成與AND運算陣列之單位運算子單元UOE之構成相同。但是，經由該等寫入埠WA、WB以及WC單獨地進行運算資料之儲存。再者，為能進行全加算陣列OARF中之全加算，且於資料通路28中亦可進一步進行乘算時之部分乘積之移位操作，該構成不同於圖61所示之實施形態6之資料通路之構成。與實施形態6之情形相同，作為組合邏輯運算電路26之構成係使用與圖61所示之構成相同之構成。
圖73係概略性地表示該實施形態8之半導體信號處理裝置之資料通路28之構成圖。圖73中，全加算運算單位區塊由兩個資料通路單位區塊DPUBa以及DPUBb構成。藉由一個全加算運算單位MUB而構成進位生成單位部、或者總和生成部。因此，1位元之全加算器由兩個全加算運算單位構成。
於一個全加算運算單位MUB1中之兩個資料通路單位區塊DPUBa以及DPUBb上，分別配置有單位運算子單元UOEk以及UOE(k＋1)而生成總和。藉由鄰接之全加算運算單位MUB(1+1)中之資料通路單位區塊DPUBa以及DPUBb，而對由高位元之全加算運算單位MUB(1＋2)所構成之總和生成部生成進位。對全加算運算單位MUB1之進位C係自未圖示之低位元部分傳輸，且輸出進位係根據輸入資料位元DINA<1>以及DINB<1>而生成。
該圖73所示之資料通路單位區塊DPUBa以及DPUBb之構成，於以下方面不同於圖61所示之資料通路之構成。即，係設有暫時暫存器450及多工器(MUX2)454；上述暫時暫存器450進一步根據未圖示之時脈信號而傳輸配置於資料通路單位區塊DPUBa(DPUB0)中之暫存器50之輸出資料位元；上述多工器(MUX2)454接受暫時暫存器450之儲存值與來自外部之資料位元DINB<1>。將該暫時暫存器450之輸出值傳輸至低位元側之總和生成用之全加算運算單位MUB(1-2)(下移)。
相對於高位元之全加算運算單位MUB(1＋2)之暫時暫存器450之輸出值，於各寫入資料通路單位區塊DPUBa以及DPUBb中分別設有反相器456、457以及458。反相器456、457以及458之輸出資料位元分別供給至多工器400、57以及56。因此，可利用該全加算運算單位MUB1將已下移之資料位元自暫時暫存器450傳輸至對應之位元運算子單元UOEk及/或UOE(k＋1)。
該資料通路單位區塊DPUBa以及DPUBb之其他構成，與圖61所示之資料通路單位區塊之構成相同，對相對應之部分附上相同元件符號並省略其詳細說明。
使用圖73所示之資料通路中之全加算運算單位進行AND運算以及全加算運算，且執行乘算時之部分乘積之生成以及部分乘積之加算，而生成最終乘算結果。
圖74係表示本發明之實施形態8之半導體信號處理裝置中，乘算操作之一示例的圖。圖74中，作為一示例而表示有進行4位元被乘數X<3：0>與4位元乘數Y<3：0>之乘算之情形。於乘算操作中，使被乘數X<3：0>與乘數Y<3：0>之各位元Y<0>-Y<3>相乘(進行AND運算)，而生成部分乘積PP0-PP3。生成該等部分乘積PP0-PP3之後，於各位元位置上對部分乘積PP0-PP3進行加算而生成8位元最終乘積P<7：0>。
於通常之並聯乘法器中，為能生成各部分乘積而配置有乘算單元陣列。利用圖72所示之AND運算陣列OARA以及全加算陣列OARF實現該操作。即，根據對AND運算陣列以及全加算陣列之存取，而設定資料通路之資料傳遞路徑，並依序執行部分乘積之生成、及部分乘積之加算。以下，參考圖75A-圖75C、圖76A以及圖76B、以及圖77A以及圖77B，對該圖74中作為一示例而表示之4位元乘算操作進行說明。
如圖75A所示，於AND運算陣列OARA中使用AND單元LPC0-LPC7。AND單元LPC0係為能使對AND單元LPC1-LPC7之路徑切換控制成為完全相同而冗餘設置者。於各AND單元LPC0-LPC7中，兩個單位運算子單元UOE0以及UOE1配置為與進位生成部以及總和生成部相同，而由總計四個單位運算子單元UOE構成，其中，使用一個單位運算子單元UOE0對記憶節點SNA以及SNB中所儲存之輸入資料執行AND運算(於讀出埠選擇電路中選擇B埠作為讀出埠)。於記憶節點SNC中儲存有資料“0”或者資料B。
就該AND運算而言，以於未圖示之資料通路之對應之全加算運算單位中執行AND運算之方式，選擇輸入資料A以及B之非反轉資料。又，分別將被乘數位元X<0>-X<3>作為輸入資料A，而供給至AND單元LPC4-LPC7。又，將乘數位元Y<0>作為寫入資料B，而供給至該等AND單元LPC4-LPC7中。將資料“0”作為資料A而供給至AND單元LPC0-LPC3中。亦可將資料“0”作為來自外部之寫入資料B，而供給至該等AND單元LPC0-LPC3中。
進行該AND運算之結果，於AND單元LPC4-LPC7中，藉由對應之感測放大器而分別生成被乘數位元X<0>-X<3>與乘數位元Y<0>之AND運算結果，並分別儲存於對應之資料通路單位區塊之暫存器50中。另一方面，於AND單元LPC0-LPC3中，AND運算結果為“0”，而對應之暫存器50中儲存有資料“0”。藉此，生成圖74所示之部分乘積PP1之各位元。
其次，如圖75B所示，在保持有被乘數位元X<0>-X<3>之狀態下，將乘數位元切換為位元Y<1>，並再次供給至AND單元LPC4-LPC7中。向AND單元LPC0-LPC3施加之資料，與圖75A所示之情形相同。因此，其結果，AND單元LPC4-LPC7生成乘數位元Y<1>與被乘數位元X<0>-X<3>之AND運算結果，並分別儲存於對應之暫存器50中。另一方面，將前一週期中所生成之AND運算結果(示於圖75A中)分別儲存於暫時暫存器450中。藉此，因已生成有圖74所示之部分乘積PP0以及PP1之各位元，故而使該等部分乘積PP0以及PP1位數對齊而執行加算。即，AND單元LPC4-LPC7對應之暫時暫存器450中所儲存之位元，向低位方向移位1位元，作為寫入資料B而進行傳送(利用自圖73之高位元之暫時暫存器450中輸出之資料)。另一方面，作為寫入資料A，係利用暫存器50中所儲存之資料。
於全加算陣列OARF中，與AND單元相同地，使用全加算(FADD)單元FDC0-FDC7。全加算單元FADD包含用來進行1位元全加算之進位生成用單位運算子單元以及總和生成用單位運算子單元，圖73所示之加算運算單位MUB，係為能生成進位以及總和而對於各全加算單元設置。資料通路之單位區塊係於AND單元以及全加算單元中共通地利用。因此，AND單元LPC0-LPC7與全加算(FADD)單元FDC0-FDC7於行方向上對齊配置。
對該等FADD單元FDC0-FDC7，選擇1位元高位之暫時暫存器450中所儲存之資料作為寫入資料B，另一方面，選擇對應之資料通路單位區塊中所包含之暫存器50之輸出資料作為寫入資料A。藉由該向低位方向移位1位元而實現部分乘積加算時之位數對齊。
其次，於全加算陣列OARF中，向FADD單元FDC0-FDC7進行存取，並進行全加算之進位以及總和之生成(參考實施形態6)。藉此，如圖75C所示，將部分乘積PP0以及PP1之加算結果儲存於FADD單元FDC3-FDC7之各自對應之暫存器50中。該加算時，將資料“0”作為寫入資料B而供給至最高位元之FADD單元FDC7。
其次，如圖76A所示，選擇被乘數位元X<0>-X<3>作為輸入資料A，又，將乘數位元Y<2>作為寫入資料B進行供給，並再次對AND運算陣列OARA執行存取(資料通路中以執行AND運算之方式而變更路徑)。藉此，自AND單元LPC4-LPC7生成被乘數位元X<0>-X<3>與乘數位元Y<2>之AND運算結果，並儲存於對應之暫存器50中。藉此，將部分乘積PP2之各位元儲存於AND單元LPC4-LPC7對應之暫存器50中。圖75C所示之部分乘積PP0以及PP1之加算結果之各位元，分別儲存於暫時暫存器450中。
對AND單元LPC0-LPC3之輸入資料A為“0”，且對應之暫存器50中儲存有資料“0”。
其次，如圖76B所示，為能進行部分乘積加算，利用暫時暫存器450執行-1位元移位(向低位方向移位1位元)，並分別選擇移位資料作為寫入資料B。選擇對應之資料通路單位區塊內之暫存器50之儲存資料作為寫入資料A。該狀態下，對全加算陣列OARF進行存取，藉由FADD單元FDC0-FDC7而進行全加算操作(進行進位以及總和生成)。自FADD單元FDC2-FDC7生成部分乘積PP0-PP2之加算結果，並將部分乘積PP0-PP2之加算結果儲存於對應之暫存器50中。將資料“0”儲存於FADD單元FDC1以及FDC0之對應之暫存器50中。
該情形時，圖76B中，如表示暫存器50之儲存值般，將圖74所示之部分乘積PP0-PP2之各位數之加算結果準確地儲存於FADD單元FDC2-FDC7之對應之暫存器中。
其吹，如圖77A所示，於資料通路中，再次選擇被乘數位元X<0>-X<3>作為對AND單元LPC4-LPC7之寫入資料A，又，選擇乘數位元Y<3>作為對該等AND單元LPC4-LPC7之寫入資料B。將“0”作為寫入資料A而供給至AND單元LPC0-LPC3中。於該狀態下，對AND運算陣列OARA進行存取，進行被乘數位元X<0>-X<3>與乘數位元Y<3>之AND運算。藉此，使該等被乘數X<3：0>與乘數位元Y<3>之AND運算結果儲存於AND0LPC4-LPC7之對應之暫存器50中，生成部分乘積PP3，並將部分乘積PP3之各位元儲存於對應之暫存器50中。暫時暫存器450中儲存有圖76B所示之部分乘積PP0-PP2之加算值。
其次，如圖77B所示，資料通路中，再次進行-1位元移位操作，使暫時暫存器450之儲存資料向低位之總和生成用全加算運算單位移位1位元。藉此，生成各運算單位之寫入資料B。選擇對應之暫存器50中所儲存之資料作為寫入資料A。
再次，對全加算陣列OARF進行存取，於FADD單元FDC0-FDC7中進行全加算操作(生成進位以及總和)。其結果，將部分乘積PP0-PP3之最終加算結果儲存於FADD單元FDC1-FDC7對應之暫存器50中。經由緩衝器將來自FADD單元FDC1-FDC7之暫存器50之輸出資料取出至外部，藉此可生成資料A以及B之乘算結果之乘算位元P<0>-P<7>。且未將FADD單元FDC0對應之暫存器50之資料作為對外部之乘算位元而利用。藉此，可於5個時脈週期內執行4位元乘算。
又，於運算子單元陣列中，使用3輸入單位運算子單元，於AND單元以及FADD單元FDC0-FDC7中僅分別配置有四個單位運算子單元。無需針對各部分乘積之各位元配置進行AND運算以及加算以及進位移位之乘算單元，從而以較小之佔有面積便可對多位元資料執行乘算。
圖78係表示本發明之實施形態8之半導體信號處理裝置之乘算操作之流程圖。以下，參考圖78，對本發明之實施形態8之半導體信號處理裝置之乘算操作進行說明。
首先，等待供給乘算指示(步驟SP40)。當指定乘算時，保持乘算資料X以及Y(步驟SP41)。
其次，將計數器之計數值i設定為0，又，於資料通路(28)中以執行AND運算之方式進行設定。該情形時，將圖73所示之多工器56以及57設定為選擇經由多工器452以及454所供給之輸入資料DINA以及DINB之狀態(步驟SP42)。
然後，供給被乘數資料X以及乘數位元Y<i>，對AND運算陣列進行存取而生成AND運算結果(步驟SP43)。
其次，判定計數器之計數值i是否為0(步驟SP44)。於計數器之計數值i為0之情形時，因僅形成有最初之部分乘積，故而使計數器之計數值i增加1(步驟SP45)，然後，執行自步驟SP43起之處理。
當步驟SP44中判定為計數器之計數值i不為0時，因最少已生成有兩個部分乘積，故而進行全加算操作。該情形時，於各資料通路單位區塊中，藉由多工器452以及56而選擇暫存器(50)之資料作為寫入資料A，又，將來自高位元之暫時暫存器(450)之值選擇作為寫入資料B(藉由多工器57)。又，當將資料通路以及邏輯通路(組合邏輯運算電路)之路徑設定成加算用時，對全加算陣列進行存取，進行全加算操作而生成進位以及總和(步驟SP46)。
完成該全加算操作之後，判定計數器之計數值i是否達到最大值MAX(步驟SP47)。於計數器之計數值i達到最大值MAX之情形時，對乘數Y之最高位元Y<MAX>執行部分乘積之全加算，故而將該全加算結果作為乘算結果加以輸出(步驟SP48)。
另一方面，於計數器之計數值i並未達到最大值MAX之情形時，返回至步驟SP45，使計數器之計數值i增加1，再次重複執行自步驟SP43起之操作。
因此，最初生成兩個部分乘積後，對該等部分乘積進行全加算，然後重複執行AND運算以及全加算運算。當對N位元寬度之資料進行乘算時，以2‧N＋1個時脈週期便能獲得乘算結果。
圖79係概略性地表示針對該實施形態8之半導體信號處理裝置，生成寫入資料之輸入介面之構成之一示例的圖。圖79中，輸入介面470包含對來自外部之被乘數資料X<m：0>進行鎖存之鎖存電路472、及接受並儲存來自外部之乘數資料Y<m：0>之移位暫存器474。將該鎖存電路472之鎖存資料X<m：0>平行地供給至資料通路。另一方面，自移位暫存器474依序每次移位1位元Y<i>並加以輸出，且供給至資料通路之寫入對象之埠(輸入寫入資料B之埠)。
如上所述，平時自鎖存電路472對資料通路之寫入對象之運算單位供給被乘數資料X<m：0>，且可每次移位1位元而供給被乘數資料。
再者，該乘算時之動作控制係藉由圖4所示之控制電路30而執行。根據乘算命令(指令)，以重複執行AND陣列存取以及全加算陣列存取之方式生成各控制信號。於AND陣列以及全加算陣列中使用同一列之入口執行AND運算以及全加算運算，藉此可切換使字元線位址固定且指定陣列之區塊位址，並依序對AND陣列以及全加算陣列進行存取。因此，作為控制電路之構成，可利用實施形態1以及6中所利用之控制電路。
如上所述，根據本發明之實施形態8，將運算子單元陣列分割為執行AND運算之AND運算陣列(運算子單元子陣列區塊)以及進行全加算運算之全加算陣列(運算子單元子陣列區塊)，且根據各運算內容切換資料通路以及組合邏輯運算電路之資料通路，而執行全加算以及AND運算。藉此，可使用佔有面積較小之陣列執行多位元資料之乘算。
[實施形態9]
圖80係概略性地表示本發明之實施形態9之半導體信號處理裝置之單位運算子單元之電性等效電路之構成圖。圖80中設有兩個單位運算子單元UOEA以及UOEB。該等單位運算子單元UOEA以及UOEB分別對應於不同之資料通路單位區塊而設置，且對應於一個資料通路運算單位組而配置。
單位運算子單元UOEA包含P通道SOI電晶體PQA1以及PQA2、與N通道SOI電晶體NQA1以及NQA2，單位運算子單元UOEB包含P通道SOI電晶體PQB1以及PQB2、與N通道SOI電晶體NQB1以及NQB2。
P通道SOI電晶體PQA1以及PQB1根據寫入字元線WWLB上之信號電位，分別將總體寫入資料線上之資料/DINB以及DINB傳送至N通道SOI電晶體NQA2以及NQB2之主體區域(記憶節點)SNB中。P通道SOI電晶體PQA2以及PQB2，響應於局部寫入字元線WWLA以及SWWLA上之信號電位，將寫入資料線上之資料DINA以及/DINA分別傳送至SOI電晶體NQA1以及NQB2之主體區域(記憶節點SNA)中。
第1局部寫入字元線WWLA配置於與寫入字元線WWLB正交之方向上，第2局部寫入字元線SWWLA配置於與該第1局部寫入字元線WWLA正交之方向上，且與其電性連接。第2局部寫入字元線SWWLA與在列方向上對齊配置之單位運算子單元UOEA以及UOEB之MOS電晶體PQA2以及PQB2之閘極電性連接。該等局部寫入字元線WWLA以及SWWLA於對應之運算子單元子陣列區塊內延伸配置。下文對局部寫入字元線之階層配置進行說明。
SOI電晶體NQA1以及NQB1之源極分別結合於源極線SL。單位運算子單元UOEA以及UOEB中之讀出部之SOI電晶體之連接態樣，與圖1所示之單位運算子單元之連接態樣相同。因此，關於該等單位運算子單元UOEA以及UOEB之讀出部之構成，對與圖1所示之構成相對應之部分附上同一元件符號，並省略該等之詳細說明。
SOI電晶體NQA1以及NQB1響應於讀出字元線RWLA上之信號電位，並根據其記憶資料而選擇性地導通，SOI電晶體NQA2以及NQB2響應於讀出字元線RWLB上之信號電位，並根據其記憶資料而選擇性地導通。
於各單位運算子單元UOEA以及UOEB中，當執行NOT運算時則利用資料DOUTA，而當得出AND運算結果時則利用資料DOUTB。不同之讀出位元線分別結合於單位運算子單元UOEA以及UOEB。因此，對該等單位運算子單元UOEA以及UOEB平行地進行資料之讀出。
圖81係概略性地表示圖80所示之單位運算子單元UOEA以及UOEB之平面布局圖。圖81中，於中央部之以虛線區塊所示之P型電晶體形成區域中，對稱性地配置有該等單位運算子單元UOEA以及UOEB。
於P型電晶體形成區域內，在Y方向上對齊地配置有高濃度P型區域500a以及500b。於該等P型區域500a以及500b之間，配置有N型區域502a。對P型區域500b在Y方向對齊且鄰接配置有P型區域504a。
又，於該等P型區域500a、500b以及504a中，在Y方向上對齊地配置有P型區域504b、以及高濃度P型區域500c以及500d。於P型區域500c與500d之間，配置有N型區域502b。
於P型電晶體形成區域外部，與P型區域500b鄰接地配置有N型區域506a，於該N型區域506a中在Y方向上對齊地配置有高濃度N型區域506b以及506c。於N型區域506a以及506b之間，P型區域504a於X方向上連續地延伸配置。又，P型區域504b於該等N型區域506b以及506c間之區域，在X方向上連續地延伸配置。
又，於P型電晶體形成區域中，在Y方向上對齊地配置有高濃度P型區域500e以及500f。於該等P型區域500e以及500f之間，配置有N型區域c。沿著Y方向與P型區域500f對齊且鄰接地配置有P型區域504c。
與該等P型區域500e、500f、504e在Y方向上對齊地配置有P型區域504d、以及高濃度P型區域500g以及500h。於高濃度P型區域500g以及500h之間，配置有N型區域502d。
於該P型電晶體形成區域外部，與P型區域500f鄰接地配置有高濃度N型區域506d，在該N型區域506d與Y方向上對齊地配置有高濃度N型區域506e以及506f。於N型區域506d與506e之間，P型區域504c自P型電晶體形成區域於X方向上連續地延伸配置。又，於N型區域506e與506f之間，P型區域504d自P型電晶體形成區域於X方向上延伸配置。
於X方向上連續地延伸、且以與N型區域502a以及502c重合之方式配置有閘極電極配線508a，以與P型區域504a以及504c重合之方式於X方向上連續地延伸配置有閘極電極配線508b。以與P型區域504b以及504d重合之方式於X方向上連續地延伸配置有閘極電極配線508c，且以與N型區域502b以及502d重合之方式於X方向上連續地延伸，並配置有閘極電極配線508d。
於Y方向上連續地延伸之第1金屬配線510a-510g彼此隔開而配置。第1金屬配線510a經由接點/通孔VV11與N型區域506f電性連接。第1金屬配線510b經由接點/通孔VV10與N型區域506e電性連接。第1金屬配線510c經由接點/通孔VV8與P型區域500h電性連接。
第1金屬配線510d經由接點/通孔VV6，與在X方向上延伸配置之第2金屬配線512g電性連接。該第2金屬配線512g，於未圖示之區域中與平行地配置於下層之閘極電極配線508a電性連接。圖81中表示的是：為能加強該等配線之電性連接，而使閘極電極配線502a、第1金屬配線510d以及第2金屬配線512g，於同一部位上經由共通之接點/通孔VV6而彼此電性連接。當該局部寫入字元線WWLA連接於其他列之記憶體單元之情形時，於該區域中，僅將構成局部寫入字元線WWLA之第1金屬配線510d、以及構成第2局部寫入字元線SWWLA之第2金屬配線512g簡單地交叉配置，並未設有接點/通孔VV6。
第1金屬配線510e經由接點/通孔VV5與P型區域500d電性連接。第1金屬配線510f經由接點/通孔VV3與N型區域506b電性連接。第1中間配線510g經由接點/通孔VV與N型區域506c電性連接。
第1金屬配線510a以及510b分別構成B埠以及A埠之位元線，第1金屬配線510c構成傳送寫入資料DINB之寫入埠。第1金屬配線501d構成局部寫入字元線WWLA，第1金屬配線510e傳送寫入資料DINB。第1金屬配線510f構成讀出A埠位元線並傳送資料DOUTA。第1金屬配線510g構成B埠讀出位元線並傳送資料DOUTB。
於X方向上連續地延伸之第2金屬配線512a-512g彼此隔開而配置。第2金屬配線512a經由接點/通孔VV1以及中間配線而與P型區域500a電性連接。第2金屬配線512b經由接點/通孔VV7以及中間配線而與P型區域500e電性連接。第2金屬配線512c經由接點/通孔VV9以及中間配線而與N型區域506d電性連接，又，經由接點/通孔VV2而與N型區域506a電性連接。第2金屬配線512d，與在X方向上連續地延伸之閘極電極配線508b平行地配置，且於未圖示之部分電性連接。
第2金屬配線512e配置為與閘極電極配線508c重合，且於未圖示之部分與閘極電極配線508c電性連接。第2金屬配線512f以與閘極電極配線508d平行地重合之方式而配置，且於未圖示之部位上與閘極電極配線508d電性連接。
第2金屬配線512a以及512b分別傳送輸入資料/DINA以及DINA。第2金屬配線512c構成源極線SL，第2金屬配線512d與下層之閘極電極配線508b一併構成讀出字元線RWLA。第2金屬配線512e與下層之閘極電極配線508c一併構成讀出字元線RWLB。第2層金屬配線512f與下層之閘極電極配線508d一併構成寫入字元線WWLB。第2金屬配線512g構成第2局部寫入字元線SWWLA。
使該A埠局部寫入字元線WWLA於Y方向上連續地延伸，且於各運算子單元子陣列區塊中在對應之記憶體單元列上使第2局部寫入字元線SWWLA於X方向上延伸，並與閘極電極配線連接。藉此，進行以下所說明之搜尋動作時，於數個運算子單元子陣列區塊之所選擇之運算子單元子陣列區塊中平行地選擇同一列，而進行搜尋動作。之所以要利用局部寫入字元線WWLA以及SWWLA，係如以下所說明般，係為能於搜尋動作時藉由總體寫入字元線而指定子陣列區塊之列，且根據搜尋資料位元寬度，而調整所選擇之運算子單元子陣列區塊之數量。
圖82係概略性地表示本發明之實施形態9之半導體信號處理裝置之整體構成圖。圖82中，與實施形態1相同，運算子單元陣列被分割為數個運算子單元子陣列區塊OAR0-OAR31。於各運算子單元子陣列區塊OAR0-OAR31中，行列狀地排列有單位運算子單元，又，對應於各單位運算子單元行而配置有虛擬單元。對應於單位運算子單元列而配置有寫入字元線WWLB、以及讀出字元線RWLA、RWLB，又，配置有第2局部寫入字元線SWWLA0-SWWLAm。該等第2局部寫入字元線SWWLA0-SWWLAm分別與對應之局部寫入字元線WWLA0-WWLAm連接。
又，於感測放大器帶38中，對應於單位運算子單元行而設有感測放大電路。埠選擇用之開關電路以及讀出閘之配置，與此前之實施形態中所示者相同，但感測放大電路之輸出部構成不同於此前實施形態所示者，其係以根據感測資料選擇性地將電流單向地供給至總體讀出資料線之方式，對總體讀出資料線進行驅動(下文對該輸出部之構成進行說明)。
將A埠寫入字元線用解碼器520共通地設於該等運算子單元子陣列區塊OAR0-OAR31中。A埠寫入字元線用解碼器520包含A埠寫入字元線驅動器522。根據讀出用之A埠字元線位址，並藉由寫入字元線驅動器522而分別對位址所指定之總體寫入字元線WWLA<0>、WWLA<1>…進行驅動。於搜尋動作時，於各搜尋週期中依序對選擇之總體字元線進行更新。
對應於各運算子單元子陣列區塊OAR0-OAR31而設有子解碼器帶525。於該子解碼器帶525中，對應於各總體寫入字元線WWLA<0>-WLLA<m>而設有子解碼器523。該子解碼器523根據對應之總體寫入字元線WWLA<i>上之信號與列選擇驅動電路22之區塊選擇信號BSk，將對應之局部寫入字元線WWLAi驅動為選擇狀態，且將與對應之第2局部寫入字元線SWWLAi連接之1列之單位運算子單元驅動為選擇狀態。
於運算子單元子陣列區塊OAR0-OAR31中，根據區塊選擇信號BS所選擇之運算子單元子陣列區塊中，將相同列之第2局部寫入字元線SWWLA驅動為選擇狀態。將A埠之寫入字元線設為總體以及局部字元線之階層構造，藉此，即便於搜尋資料之位元寬度於每個時脈週期中有所變更之情形時，亦可根據搜尋資料之位元寬度而選擇搜尋對象資料型式(pattern)，並進行一致檢測。
主放大電路24、組合邏輯電路26以及資料通路28，與上述實施形態1至4中所說明構成之任一者相同。資料通路28中，利用生成來自外部之資料DINB之非反轉資料之構成。資料通路28中設有總體寫入驅動器524以及526，藉由該等驅動器524以及526而分別將資料/DINB以及DINB傳送至總體寫入資料線WGLZ以及WGL上。經由資料通路28傳輸(m＋1)位元寬度之資料DINB<m：0>以及輸出資料DOUT<m：0>。
於列選擇驅動電路22中，分別對應於運算子單元子陣列區塊OAR0-OAR31而設有列/資料線選擇驅動電路XXDR0-XXDR31。對該等列/資料線選擇驅動電路XXDR0-DDXR31供給位元寬度可變搜尋資料DINA#x。
位元寬度可變搜尋資料DINA#x(x為搜尋資料之編號)之位元寬度w，於資料通訊用途中係記述於封包表頭中，藉由對該表頭進行解析，而檢測各搜尋週期時之搜尋資料DINA<1：0>之位元寬度w。各搜尋資料位元分散傳輸至各運算子單元子陣列區塊OAR31-OAR(31-1)。根據該檢測出之搜尋資料之位元寬度資訊w，決定藉由控制電路600而驅動為選擇狀態之區塊選擇信號BS，在與搜尋資料之位元寬度對應之數量之運算子單元子陣列中，選擇1列之單位運算子單元並執行一致檢索。
各列/資料線選擇驅動電路XXDR0-XXDR31包含：字元線驅動電路530，其根據未圖示之位址信號將讀出字元線RWLA、RWLB以及寫入字元線WWLB驅動為選擇狀態；以及資料線驅動電路534，其根據所供給之搜尋資料之對應位元DINAx<i>生成互補資料DINA以及/DINA。
字元線驅動電路530對應於所對應之運算子單元子陣列區塊之各單位運算子單元列而配置。於運算子單元子陣列區塊OAR0-OAR31中，可單獨且平行地將讀出字元線RWLA、RWLB、以及寫入字元線WWLB驅動為選擇狀態。
又，對資料通路28進一步設有旗標暫存器540。資料通路28中，如下文所說明般設有一致檢測電路，針對各搜尋動作而將該一致檢測結果儲存於旗標暫存器540之暫存器中。
圖83係概略性地表示圖82所示之列/資料線選擇驅動電路之構成之一示例的圖。圖82中，字元線驅動電路530包含驅動寫入字元線WWLB之寫入字元線驅動電路541、將讀出字元線RWLA驅動為選擇狀態之A埠讀出字元線驅動電路542、及將B埠讀出字元線RWLB驅動為選擇狀態之B埠讀出字元線驅動電路544。寫入字元線驅動電路541接受位址信號AD與B埠寫入賦能信號WENB，並驅動寫入字元線WWLB。A埠讀出字元線驅動電路542接受位址信號AD與A埠讀出賦能信號RENA，並將讀出字元線RWLA驅動為選擇狀態。B埠讀出字元線驅動電路544接受位址信號AD與B埠讀出賦能信號RENB，並將B埠讀出字元線RWLB驅動為選擇狀態。位址信號AD指定運算子子陣列區塊OAR0-OAR31各自之列。
驅動電路541、542以及544於對應之賦能信號活性化時被賦能，而對位址信號AD進行解碼，並根據其解碼結果將對應之字元線WWLB、RWLA以及RWLB驅動為選擇狀態。
資料線驅動電路534包含：接受資料位元DINA<i>、讀出賦能信號REN、及位址信號AD，並生成反轉資料位元/DINA之閘電路546；及使閘電路546之輸出信號反轉而生成資料位元DINA之反相器548。
讀出賦能信號REN於A埠讀出賦能信號RENA以及B埠讀出賦能信號RENB均為活性狀態時成為活性狀態。閘電路546為NAND型解碼電路，其於讀出賦能信號REN活性化時被賦能而對位址信號AD進行解碼，且於選擇對應之列時作為反相器進行動作，以使資料位元DINA<i>反轉。
在與B埠寫入字元線WWLB以及讀出字元線RWLA、RWLB正交之方向上，配置有第1局部寫入字元線WWLAj，該第1局部寫入字元線WWLAj傳送來自圖82所示之子解碼器帶525之子解碼器523之A埠寫入字元線選擇信號。該第1局部寫入字元線WWLAj上之寫入字元線選擇信號，傳送至與局部寫入字元線WWLB平行配設之第2A埠局部寫入字元線SWWLAj。因此，經由圖82所示之總體A埠寫入字元線所傳送之寫入字元線選擇信號WWLA<j>，被傳送至經由子解碼器帶525選擇之運算子單元子陣列區塊中配置於列方向上之第2局部寫入字元線SWWLAj。
藉由將該A埠寫入字元線設為階層構造，而於運算子單元子陣列區塊OAR0-OAR31中，根據搜尋資料之位元寬度所選擇之各運算子單元子陣列區塊中，將同一列之第2局部寫入字元線SWWLA平行地驅動為選擇狀態。
圖83所示之構成係於各運算子單元子陣列區塊OAR0-OAR31中對應於各列而配置。
圖84係表示圖82所示之感測放大器帶38中所包含之感測放大器以及讀出閘之構成之一示例的圖。圖84中，感測放大器SA與讀出閘CSG之間，設有P通道電晶體550以及N通道電晶體552。該等電晶體550以及552可為SOI電晶體，又，可為塊體電晶體。該等電晶體550以及552由與感測放大器SA之構成元件相同構造之電晶體所構成。感測放大器SA具有與實施形態1相同之構成。藉由感測放大器SA以及電晶體550以及552構成感測放大電路560。
P通道電晶體550根據感測放大器SA之輸出信號/SOUT選擇性地導通，且於導通時傳送電源電壓。N通道電晶體552根據感測放大器SA之輸出信號SOUT而導通，且於導通時傳送接地電壓。作為一示例，總體讀出資料線RGL以及ZRGL被預充電至接地電壓。該情形時，電晶體552於導通時，僅簡單地將對應之總體讀出資料線ZRGL維持於預充電電壓位準。此時，電晶體550亦導通，而將電流供給至總體讀出資料線RGL上，故而此處，使互補總體讀出資料線ZRGL具有作為對總體讀出資料線RGL之遮蔽線之功能。然而，亦可採用如下構成：將總體讀出資料線RGL以及ZRGL預充電至中間電壓位準，且於主放大器中根據總體讀出資料線RGL以及ZRGL雙方之電壓位準而生成與感測放大器SA之輸出信號之電壓位準對應之信號。
於來自對應之單位運算子單元之資料/A‧B或者A‧/B為“1”之情形時，即資料A以及B不一致之情形時，感測放大器SA將其之輸出信號SOUT驅動為H位準(“1”)。該情形時，電晶體550以及552均導通，經由讀出閘CSG對總體讀出資料線RGL供給電流，並使其電壓位準升高。
反之，於資料A‧/B以及/A‧B為“0”時，即資料A以及B一致時，感測放大器SA之輸出信號SOUT以及/SOUT分別成為L位準以及H位準，電晶體550以及552成為斷開狀態，因此，感測放大器SA同等地成為輸出高阻抗狀態，從而不會對總體讀出資料線RGL以及ZRGL之電位帶來任何影響。
搜尋對象資料型式對齊配置成一行，將關於各位元之一致檢測結果讀出至對應之總體讀出資料線RGL上。因此，若儲存有與供給之搜尋資料相一致之資料型式，則全運算子單元陣列區塊之對應之感測放大電路560成為輸出高阻抗狀態，對應之總體讀出資料線RGL維持於預充電電壓位準。另一方面，若搜尋資料與對應之搜尋對象資料即便有1位元不一致，則對應之總體讀出資料線RGL之電位會成為H位準。
圖85係概略性地表示該圖82所示之資料通路28之一致檢測部之構成之一示例的圖。圖85中，於資料通路運算單位組44<0>-44<m>各自之資料通路單位區塊DPUB0中，匹配線ML與接地節點間串聯連接有N通道電晶體TQ10以及TQ11。對各資料通路運算單位組44<0>-44<m>之電晶體TQ10之閘供給屏蔽位元MASK<0>-MASK<m>，且電晶體TQ11之閘極經由反相器420接受對應之暫存器50之輸出信號的反轉信號。
於組合邏輯運算電路26中選擇2輸入OR閘，取得主放大器之輸出信號P<4i>以及P<4i＋1>之邏輯和。因此，於對應之屏蔽位元MASK<i>為“1”，且對應之主放大器之輸出信號P<4i>以及P<4i＋1>之一方為“1”時，即於資料A以及B不一致時，反相器420之輸出信號成為L位準，而不使匹配線ML放電。另一方面，於主放大器之輸出信號P<4i>以及P<4i＋1>均為“0”時，即於資料A以及B之型式一致時，反相器420之輸出信號成為H位準，而使匹配線ML放電。於屏蔽位元MASK<i>為“0”時，電晶體TQ10成為斷開狀態，將一致判定進行屏蔽，從而不會對匹配線ML之電壓位準帶來影響。
該圖85所示之資料通路28之其他構成，與圖69所示之資料通路之構成相同，對相對應之部分附上相同元件符號並省略其詳細說明。
圖86係概略性地表示該一致檢索動作時之運算子單元子陣列區塊OAR31-OAR0之資料讀出部之構成圖。圖86中表示於搜尋資料DINA<1：0>為8位元資料DINA<7：0>之情形時選擇並使用之8個運算子單元子陣列區塊OAR31、OAR30、…、OARA24。該8位元搜尋資料DINA<7：0>之各位元分別分配給運算子單元子陣列區塊OAR31、OAR30、…、OARA24。
又，表示生成資料位元P<0>以及P<1>之主放大器而作為主放大電路中所包含之主放大器MA。該等主放大器MA分別對基準電壓VREF與對應之總體讀出資料線RGL(RGL<0>、RGL<1>、…)之電位進行比較。該圖86所示之主放大器MA之構成中，主放大器MA並未利用互補總體讀出資料線ZRGL，故而於圖86中並未表示。藉由放電電晶體570並根據預充電指示信號PRE而將總體讀出資料線RGL(以及ZRGL)放電至接地電壓位準。
各運算子單元子陣列區塊OAR31-OAR24之感測放大電路560包含圖84所示之感測放大器SA以及電晶體550、552。其次，對圖86所示之資料讀出部之動作進行說明。
於進行搜尋動作之前，預先向運算子單元子陣列區塊OAR31-OAR0中儲存搜尋對象資料型式。將1位元搜尋對象資料B之互補資料位元(DINB以及/DINB)分別儲存於單位運算子單元UOEA以及UOEB中。一個搜尋對象資料型式係藉由運算子單元子陣列區塊OAR31-OAR24之同一位置(同一列且同一行)之單位運算子單元對而形成。
於搜尋動作時，將總體寫入資料線WWLA<i>驅動為選擇狀態，對應於搜尋資料DINA<7：0>之位元寬度，並根據區塊選擇信號BS31-BS24而選擇8個運算子單元子陣列OAR31-OAR24。對選擇運算子單元子陣列OAR31-OAR24之選擇列(由局部字元線WWLA以及sWWLA選擇)，藉由資料線驅動電路534而分別傳送資料位元DINA<0>-DINA<7>、/DINA<7>，並寫入傳送至藉由對應之第2局部子字元線而選擇之單位運算子單元中之資料。於寫入搜尋資料之後，於運算子單元子陣列區塊OAR31、…OAR24中，藉由讀出字元線RWLA以及RWLB將同一列之單位運算子單元UOEA以及UOEB平行驅動為選擇狀態，讀出選擇列之單位運算子單元之記憶資料。
藉由讀出埠選擇電路(36)而選擇B埠。向單位運算子單元UOEA中寫入資料A並將資料A以及/B讀出，向單位運算子單元UOEB中寫入資料/A並將資料A以及B讀出。藉由對該單位運算子單元UOEA以及UOEB進行寫入以及讀出存取，而自對應之感測放大器輸出AND運算結果資料A‧/B以及/A‧B(並未示於圖中，而將虛擬單元設置成與目前為止之實施形態中所示者相同，將虛擬單元之電流設為參考電流並藉由感測放大電路而進行感測動作)。
對與該等運算子單元子陣列區塊OAR31-OAR24相對之讀出閘CSG31-CSG24，將讀出閘選擇信號CSL#31-CSL#24全部驅動為選擇狀態。
於資料A以及B不一致之情形時，資料A./B以及/A.B之任一者成為“1”，對應之感測放大器SA之輸出信號/SOUT成為L位準，電流(i#31-i#24)自對應於單位運算子單元UOEA以及UOEB之任一者而配置之感測放大電路560(經由圖84之電晶體550)而傳送至對應之總體讀出資料線RGL上。總體讀出資料線RGL被預充電至接地電壓位準，藉由不一致之運算子單元陣列子區塊中之感測放大電路560，而使對應之總體讀出資料線RGL<j>之電位自接地電壓位準升高。
主放大器MA中，當對應之總體讀出資料線RGL<j>之電壓位準高於基準電壓VREF時，將對應之輸出位元P<j>驅動為H位準。由此，圖85所示之OR閘OG0之輸出信號Q成為H位準，故而反相器420之輸出信號成為L位準，匹配線ML藉由預充電電晶體PQ0而維持於經預充電之電壓位準。
另一方面，於資料A以及B呈一致之情形時，資料A./B以及/A.B均成為“0”，故而自對應於單位運算子單元UOEA以及UOEB而配置之感測放大電路560，對所對應之總體讀出資料線RGL<j>以及RGL<j+1>並未供給電流，因此總體讀出資料線RGL<j>維持於接地電壓位準。因此，主放大器MA之輸出信號成為L位準，OR閘OG0之輸出信號亦成為L位準，由此，反相器420之輸出信號成為H位準。該狀態下，當屏蔽位元MSK<k>(j=0-m)為H位準(“1”)時，使已藉由預充電電晶體PQ0而進行預充電之匹配線ML放電。
於屏蔽位元MASK<j>為“0”時，不使匹配線ML放電而維持於預充電電壓位準。
如上所述，當對應於讀出資料線對RGL<j>以及RGL<j+1>而配置之單位運算子單元UOEA以及UOEB中所記憶之資料型式，與輸入搜尋資料DINA<7：0>之型式相一致時，使匹配線ML放電，而於不一致之情形時不使匹配線ML放電。因此，運算子單元子陣列區塊OAR31-OAR24中，可平行地對與讀出字元線RWLA以及RWLB連接之單位運算子單元之記憶資料型式進行判定。
即，平行地對每個運算子單元子陣列區塊之1列單位運算子單元之記憶資料位元進行一致/不一致判定，於即使僅存在有一個為一致之資料型式之情形時，使匹配線ML放電，而當與所有搜尋對象資料型式均不一致時，使匹配線ML維持於預充電電壓位準。因此，可於1週期內執行對數個搜尋對象資料型式之搜尋動作。藉由圖85所示之放大電路AMP而將該搜尋結果放大後，將搜尋結果儲存於旗標暫存器(540)中。
圖87係概略性地表示本發明之實施形態9之半導體信號處理裝置之檢索動作的圖。圖87中，根據搜尋資料之位元寬度而利用運算子單元子陣列區塊OAR0-OARk。於運算子單元子陣列區塊OAR0-OARk之各列中，分別針對各位元而配置有搜尋對象資料。該配置係於運算子單元子陣列區塊OAR0-OARk之同一列以及同一行上配置有一個搜尋對象資料之各位元。例如，對於搜尋對象資料DINB#1<k：0>而言，將對應之位元a11，b11，…，h11配置於運算子單元子陣列區塊OAR0-OARk之第1列第1行中。
對1位元資料利用兩個單位運算子單元UOEA以及UOEB，且該等單位運算子單元UOEA以及UOEB中儲存有互補資料位元。因此，圖87所示之總體讀出資料線RGL1-RGLm分別對應於圖86所示之兩個總體讀出資料線RGL<j>以及RGL<j＋1>之對。
於搜尋時，運算子單元子陣列區塊OAR0-OARk中，依據搜尋資料DINA之位元寬度並根據區塊選擇信號而選擇運算子單元子陣列，於所選擇之各運算子單元子陣列中選擇1列單位運算子單元，對數個搜尋對象資料型式進行搜尋。
圖87中以如下情形為一示例而表示：作為搜尋資料，假定遍及1個週期依序供給資料DINA#1-DINA#1，並儲存有搜尋對象資料。數個搜尋對象資料之同一位元位置之資料儲存於一個運算子單元子陣列區塊中。例如，假定有搜尋資料DINA#1-DINA#1，且將該等搜尋資料之最低位元DINA#1<0>-DINA#1<0>儲存於運算子單元子陣列OAR0之各列中。於第1搜尋週期中，對搜尋資料之最低位元DINA#1<0>、與運算子單元子陣列OAR0之第一列之資料位元行{a11，a12，…，a1m}的各位元進行比較。於接著之第2搜尋週期中，對搜尋資料之最低位元DINA#2<1>、與運算子單元子陣列OAR0之第2列之資料位元行{a21，a22，…，a2m}的各位元是否一致進行比較。
各搜尋週期中所傳輸之搜尋資料DINA之位元寬度為可變化。根據位元寬度選擇運算子單元子陣列，藉此將對應於所選擇之運算子單元子陣列之相同總體讀出線而配置之資料位元行、例如{a11，b11，…}選擇為對輸入搜尋資料DINA之搜尋對象資料並檢索是否一致。
圖88係表示本發明之實施形態9之半導體信號處理裝置之搜尋動作之流程圖。以下，參考圖88而說明對圖87所示之搜尋對象資料型式之搜尋動作。
分別預先將各搜尋對象資料位元儲存於單位運算子單元中。首先，供給搜尋動作指示(步驟SP50)。該搜尋動作指示可為指令，又，亦可根據資料通訊時之資料封包表頭之解析結果而生成。以下之說明中，搜尋資料並未限定於此，作為其之一示例對如下之資料型式進行說明，該資料型式係用來識別通訊網路中所傳輸之封包中包含之存取許可/拒絕。
根據該搜尋動作指示，首先，進行位址(字元線位址)以及旗標暫存器等之初始化(步驟SP51)。亦進行資料通路以及組合邏輯運算電路之路徑設定，又，於記憶體單元陣列中之選擇埠係設定為B埠。
當開始搜尋動作後，根據對表頭進行解析而識別第1週期內之搜尋資料之位元寬度(w1＋1)，且一併傳輸表示該位元寬度(w1＋1)之位元寬度資訊w及最初之搜尋資料行DINA#1<w1：0>。此處，(w1＋1)係第1搜尋週期內之位元寬度，位元寬度資訊w所示之位元寬度於各搜尋週期中為可變。圖87所示之構成中，搜尋資料之位元寬度資訊w所示之位元寬度係1至(k＋1)中之任一者。根據搜尋資料之位元寬度，以選擇(w1＋1)個運算子單元子陣列之方式設定區塊選擇信號。
於所選擇之運算子單元子陣列區塊OAR0-OARw1中，將寫入字元線WWLA以及SWWLA驅動為選擇狀態，自搜尋資料行DINA#1<w1：0>之各位元生成互補位元後，將其傳輸至對應之運算子單元子陣列區塊之選擇列之單位運算子單元(UOEA以及UOEB)，進行資料之寫入以及讀出(步驟SP52)。藉此，平行地選擇各運算子單元子陣列區塊OAR0-OARw1之同一位置(第1列)之單位運算子單元，並進行資料之寫入以及讀出。
根據各感測放大電路之輸出信號，依據(w1＋1)位元之資料型式<a11，b11，…>、<a12，b12，…>、…、<a1m，b1m，…>與輸入搜尋資料行DINA#1<w1：0>之型式的一致判定結果，將電流選擇性地流至各總體讀出資料線RGL1-RGLm，使總體讀出資料線RGL1-RGLm之電壓位準升高得高於基準電壓(不一致時)，或者維持於經預充電之接地電壓位準(一致時)。
當該等總體讀出資料線RGL1-RGLm之任一者為預充電電壓位準之L位準時，某一搜尋對象資料型式與輸入搜尋資料行DINA#1<x：0>之型式呈一致。該情形時，藉由OR閘OG0、暫存器50以及反相器420，而使得匹配線ML自電源電壓位準之預充電電壓起進行放電。藉由對該匹配線ML上之電壓進行放大之放大電路AMP所輸出的例如L位準之旗標SRSLT，而表示與搜尋資料行DINA#1<w1：0>相一致之資料型式儲存於運算子單元子陣列區塊OAR0-OARw1中。
另一方面，當總體讀出資料RGL1-RGLm均為基準電壓位準以上之電壓位準時，搜尋對象資料型式均與輸入搜尋資料行DINA#1<w1：0>不一致，該情形時，OR閘OG0之輸出信號成為H位準，由此反相器420之輸出信號成為L位準，匹配線維持著預充電電壓之電源電壓位準。放大電路AMP之輸出旗標SRSLT表示呈不一致，而成為與一致時不同之例如H位準。
當屏蔽位元MASK<j>為“0”時，使對所對應之搜尋對象資料型式之搜尋動作停止，並自搜尋候補除去。根據該屏蔽位元MASK<m：0>設定搜尋對象候補型式、即設定搜尋範圍。
當該週期內檢測出呈一致時，根據來自放大電路AMP之搜尋結果旗標SRSLT，於旗標暫存器540中設置一致旗標(步驟SP53)。
接著，判定是否已完成對最終搜尋資料之檢索(步驟SP54)，當並未完成對所有搜尋資料之檢索時，更新字元線位址(步驟SP55)，重複自步驟SP52起之動作。且因尚未完成最終搜尋，故而於下一時脈週期中，當一併傳輸有其他搜尋資料行DINA#2<w2：0>及位元寬度資訊w時，於所選擇之(w2＋1)個運算子單元子陣列中選擇下一列之寫入字元線WWLA以及讀出字元線RWLA以及RWLB，並對(w2＋1)位元之搜尋對象資料型式{a21，b21，…}、…、{a2m，…}執行型式檢索。
重複執行該動作，當於各搜尋週期內匹配線ML為表示呈一致之狀態時，於圖82所示之旗標暫存器540中設置一致旗標。該情形時，當各搜尋週期內表示呈一致時，將一致旗標設置於旗標暫存器540之分配於各搜尋週期之不同暫存器中。
步驟SP54中，當判定為已完成對所有輸入搜尋資料之搜尋時，即，例如當判定為已對第1搜尋週期內之搜尋資料型式{a11，b11，…}、…、{a1m，b1m，…}完成型式檢索時，對旗標暫存器540之一致旗標之狀態進行判定(步驟SP56)。當對所有輸入搜尋資料行檢測出呈一致時，而分配於旗標暫存器(540)之各搜尋週期之一致旗標為已全部設置的狀態(例如為“1”)，則表示所傳輸之搜尋資料行DINA#1<w1：0>-DINA1<w1：0>均與運算子單元子陣列區塊OAR0-OARk中所儲存之搜尋對象資料型式相一致。根據該一致/不一致檢測結果，根據應用有該半導體信號處理裝置之系統而採取所需之處理(步驟SP57、SP58)。
該情形時，於例如NIDS(Network Intrusion Detection System，網路入侵偵測系統)中，可識別是否傳輸有禁止存取之資料行。
再者，上述之說明中，該檢索對象之資料型式行之位元寬度可於各搜尋週期中有所變更。然而，該搜尋資料DINA亦可為位元寬度固定之固定位元寬度之資料。該情形之位元寬度只要根據所應用之用途而適當地規定即可。又，作為圖82所示之控制電路600之構成，只要以實現圖88所示之動作流程之方式由狀態機(state machine)或者序列控制器(sequence controller)或者硬體構成即可。
如上所述，根據本發明之實施形態9，將搜尋資料之各位元分散配置於運算子子陣列區塊中，使同一搜尋對象資料之搜尋結果結合於共通之總體讀出資料線，對根據該總體資料線上之電位而供給之搜尋資料與搜尋對象資料型式之一致/不一致進行判定。藉此，可高速地進行搜尋動作。
[實施形態10]
圖89係概略性地表示本發明之實施形態10之半導體信號處理裝置之整體構成圖。該圖89所示之半導體信號處理裝置之構成，於以下方面不同於圖4所示之實施形態1之半導體信號處理裝置之構成。即，並未利用主放大電路24與資料通路28間所配置之組合邏輯電路26之組合邏輯功能。僅簡單地利用該緩衝器(BFF)，於圖89中，並未表示有該組合邏輯電路(26)。該圖89所示之半導體信號處理裝置之其他構成，與圖4所示之半導體信號處理裝置之構成相同，對相對應之部分附上同一元件符號並省略其詳細說明。
作為單位運算子單元UOE之構成，使用圖1至3所示之單位運算子單元之構成。因此，此處，並未表示單位運算子單元UOE之構成，但單位運算子單元UOE包含2個P通道SOI電晶體PQ1以及PQ2、及2個N通道SOI電晶體NQ1以及NQ2，且該等之主體區域係作為記憶節點而利用。
控制電路30根據指令CMD以及位址ADD，對所指定之運算以及運算子單元子陣列執行既定之控制動作。該位址ADD包含指定運算子單元子陣列區塊之區塊位址，以及指定單位運算子單元之列位址AD。
圖90係概略性地表示本發明之實施形態10之半導體信號處理裝置之運算子單元子陣列區塊之構成圖。圖90中代表性地表示屬於單位運算子單元列<i>之單位運算子單元UOEI0以及UOEI1、屬於單位運算子單元列<j>之單位運算子單元UOEJ0以及UOEJ1、及屬於單位運算子單元列<k>之單位運算子單元UOEK0以及UOEK1所相關之部分之構成。
圖90中，對單位運算子單元UOEI0以及UOEI1配設有讀出字元線RWLAi、讀出字元線RWLBi以及寫入字元線WWLi；對單位運算子單元UOEJ0以及UOEJ1設有讀出字元線RWLAj、讀出字元線RWLBj以及寫入字元線WWLj。對單位運算子單元UOEK0以及UOEK1而設有讀出字元線RWLAk、讀出字元線RWLBk以及寫入字元線WWLk。
對單位運算子單元UOEI0、UOEJ0以及UOEK0、即對於單位運算子單元行<0>，設有位元線RBLA0以及RBLB0與總體寫入資料線WGLA0以及WGLB0。該總體寫入資料線WGLA0以及WGLB0分別結合於單位運算子單元UOEI0、UOEJ0以及UOEK0各自之寫入埠WPRTA以及WPRTB。該單位運算子單元UOEI0、UOEJ0以及UOEK0各自之讀出埠RPRTA以及RPRTB分別結合於位元線RBLA0以及RBLB0。
虛擬單元DMC0以及DMC1分別對應於單位運算子單元行而配置。該等虛擬單元DMC0以及DMC1之構成，與圖6所示之實施形態1之構成相同，對相對應之部分附上同一元件符號並省略其詳細說明。
為能對該等虛擬單元DMC0以及DMC1傳送基準電壓而設有開關DMSW1。開關DMSW1根據運算節點，將來自基準電壓源VREF1之基準電壓VREF1(以同一元件符號表示電源與供給電壓)、與來自基準電壓源VREF2之基準電壓VREF2之一方，供給至虛擬單元DMC0以及DMC1。
基準電壓源VREF1供給單位運算子單元UOEI0中所包含之SOI電晶體NQ1以及NQ2於高臨限值電壓以及低臨限值電壓時所分別供給之電流量間之電流。基準電壓VREF1係設定為例如未滿電源電壓VCC之1/2。將基準電壓VREF2設定為如下電壓位準：供給比單位運算子單元之串聯電晶體NQ1以及NQ2之一方於高臨限值電壓時供給至位元線之電流為大的電流，且供給比該等串聯電晶體NQ1以及NQ2均於低臨限值電壓時供給至位元線之電流為小的電流。
讀出埠選擇電路36包含對應於單位運算子單元列而設置之數個開關電路PRSWC。例如，對位元線RBLA0以及RBLB0設有開關電路PRSWC0。開關電路PRSWC0包含開關PRSWA以及PRSWB。開關PRSWA根據埠選擇信號PRMX，將位元線RBLA0以及RBLB0之一方連接於感測位元線RBL0。虛擬單元所連接之互補位元線ZRBL0結合於感測放大器SA0。
又，開關PRSWB根據埠選擇信號PRMX，選擇性地使位元線RBLB0與共通源極線SLC連接。藉此，如下文所說明般，可選擇性地讀出單位運算子單元UOE中之SOI電晶體NQ1之記憶資料、SOI電晶體NQ2之記憶資料、及SOI電晶體NQ1以及NQ2之記憶資料彼此之邏輯運算結果。
對於單位運算子單元UOEI1、UOEJ1以及UOEK1、即相對於單位運算子單元行<1>，亦設有虛擬單元DMC1以及開關電路PRSWC1，且亦進行相同之連接控制。
再者，埠選擇信號PRMX為多位元信號，針對每個位元線對而設定其連接。
感測放大器帶38之構成，與圖6所示之實施形態1之情形相同，對相對應之部分附上同一元件符號並省略其詳細說明。
列驅動電路XDR將1列或者數列之單位運算子單元列平行地驅動為選擇狀態。又，列驅動電路XDR將與平行選擇之1列或者數列之單位運算子單元列相對應之數個虛擬單元DMC平行驅動為選擇狀態。所選擇之1個或者數個虛擬單元DMC，根據所選擇的是虛擬單元選擇信號DCLA以及DCLB中之哪一個，將2種參考電流之任一種供給至對應之互補位元線ZRBL。因此，記憶體單元陣列MLA中，對與1個或者數個入口對應之數個單位運算子單元UOE平行地進行讀出記憶資料，又平行地執行寫入該等資料。
圖91係概略性地表示選擇單位運算子單元中之兩個N通道SOI電晶體之情形時，電晶體相對於感測放大器之連接態樣的圖。該圖91所示之單位運算子單元相對於感測放大器SA之連接態樣，與圖10所示之SOI電晶體NQ1、NQ2、DTB0以及DTB1相對於感測放大器SA之連接態樣係相同。藉由開關電路DMSW1選擇基準電壓VREF1來作為基準電壓VREF。埠選擇電路36中開關電路PRSWC(PRSWC0、PRSWC1)使B埠位元線RBLB與感測位元線RBL相結合。其他構成與圖10所示之構成相同，對相對應之部分附上同一元件符號並省略其詳細說明。
讀出資料時之動作波形與圖11所示之動作波形相同，根據SOI電晶體NQ1以及NQ2之狀態，流經位元線RBL以及ZRBL之電流量不同，且感測放大器SA之輸出信號亦不同。該動作與圖11所示之實施形態1之情形相同。再者，亦於以下之說明中，使SOI電晶體NQ1以及NQ2為高臨限值電壓之狀態對應於記憶有資料“0”之狀態，且使其為低臨限值電壓之狀態對應於記憶有資料“1”之狀態。
圖92係一覽地表示圖91所示之單位運算子單元以及虛擬單元之連接態樣下，記憶資料與感測放大器之輸出信號之邏輯值的關係圖。如圖92所示，作為SOI電晶體NQ1以及NQ2之記憶資料之組合，存在四種狀態。狀態S(0，0)係SOI電晶體NQ1以及NQ2之記憶資料均為資料“0”。狀態S(1，0)係SOI電晶體NQ1以及NQ2之記憶資料分別為資料“1”以及資料“0”。狀態S(0，1)係SOI電晶體NQ1以及NQ2之記憶資料分別為資料“0”以及資料“1”。狀態S(1，1)係SOI電晶體NQ1以及NQ2之記憶資料均為資料“1”。
圖93係表示與讀出資料時流經位元線RBL以及ZRBL之電流對應之讀出電位之關係圖。圖93中，縱軸表示位元線RBL以及ZRBL之電位，橫軸表示時間。
開關電路DMSW選擇基準電壓VREF1。該基準電壓VREF1具有供給至源極線SL之電壓(電源電壓VCC位準)與位元線預充電電壓VPC間之電壓位準。
源極線SL上之電壓為例如電源電壓VCC位準，較供給至虛擬單元DMC之基準電壓VREF1為高之電壓位準。
當SOI電晶體NQ1以及NQ2之至少任一方儲存有資料“0”之情形時(狀態S(1，0)、狀態S(0，1)以及狀態S(0，0))，至少一個SOI電晶體之臨限值電壓為較高，因此流經單位運算子單元之電流量少於流經虛擬單元DMC之電流量。
另一方面，當SOI電晶體NQ1以及NQ2儲存有資料“1”之情形時(狀態S(1，1))，SOI電晶體NQ1以及NQ2雙方之臨限值電壓均較低，故而經由單位運算子單元而供給至位元線之電流量多於流經虛擬單元DMC之電流量。
該狀態下，將感測放大器活性化信號/SOP以及SON設定為邏輯低位準(L位準)以及邏輯高位準(H位準)，使感測放大器SA活性化。讀出至位元線RBL以及ZRBL上之資料(電位或者電流量)，係藉由感測放大器SA而進行差動放大。
然後，根據讀出閘選擇信號CSL選擇圖90所示之讀出閘CSG後，將感測放大器SA之輸出信號傳送至對應之主放大器MA。
因此，如圖92所示，與實施形態1相同地，單位運算子單元UOE僅於狀態S(1，1)時，即僅於SOI電晶體NQ1以及NQ2均儲存有資料“1”時，感測放大器之輸出信號SOUT成為“1”。另一方面，於狀態S(1，0)、S(0，1)以及S(0，0)即SOI電晶體NQ1以及NQ2之至少一方儲存有資料“1”之情形時，感測放大器SA之輸出信號SOUT成為“0”。因此，該感測放大器SA之輸出信號SOUT表示SOI電晶體NQ1以及NQ2之記憶資料之AND運算結果。又，若使感測放大器SA之輸出信號SOUT反轉，則可獲得單位運算子單元之兩個記憶資料之NAND運算結果。
圖94係概略性地表示SOI電晶體相對於感測放大器之其他連接態樣之圖。圖94中，源極線SL與位元線RBL之間，連接有一個SOI電晶體NQ1。另一方面，亦於虛擬單元DMC中，使虛擬單元選擇信號DCLA活性化，使虛擬電晶體DTA連接於基準電壓源VREF與互補位元線ZRBL之間。
該情形時，圖90中，開關電路PRSWC0使位元線RBLA0與位元線RBL0相結合。又，列驅動電路XDR將讀出字元線RWLA以及虛擬電晶體選擇線DCLA驅動為選擇狀態。
圖95係一覽地表示圖94所示之單位運算子單元以及虛擬單元之連接態樣下，記憶資料與感測放大器之輸出信號之邏輯值的關係圖。選擇基準電壓VREF1作為基準電壓。
圖95中，當SOI電晶體NQ1記憶有資料“0”之情形時(狀態S(0))，自虛擬電晶體DTA流向互補位元線ZRBL之電流量，大於自源極線SL經由SOI電晶體NQ1並經由讀出埠RPRTA而流向位元線RBL之電流量。因此，該情形時，感測放大器SA之輸出信號SOUT為邏輯低位準(“0”)。另一方面，當SOI電晶體NQ1儲存有資料“1”之情形時(狀態S(1))，自SOI電晶體NQ1經由讀出埠RPRTA而流向位元線RBL之電流量，大於流經虛擬電晶體DTA之電流量。因此，該情形時，感測放大器SA之輸出信號SOUT為邏輯高位準(“1”)。
因此，感測放大器SA之輸出信號成為與SOI電晶體NQ1之記憶資料相同邏輯值之資料。若使感測放大器SA之輸出信號反轉、或者使寫入資料之反轉值記憶於SOI電晶體NQ1中並讀出，則可獲得寫入資料之NOT運算結果，而作為感測放大器SA之輸出。
圖96係概略性地表示選擇單位運算子單元中之一個SOI電晶體之情形時，電晶體相對於感測放大器之連接態樣的圖。圖96中，於選擇SOI電晶體NQ2時，源極線SLEX與位元線RBL之間，連接有一個SOI電晶體NQ2。另一方面，亦於虛擬單元DMC中，使虛擬單元選擇信號DCLA活性化，使虛擬電晶體DTA連接於基準電壓源VREF與互補位元線ZRBL之間。圖90所示之開關電路PRSWC(例如PRSWC0)使位元線RBLA(例如位元線RBLA0)與感測位元線RBL(例如RBLO)相結合，且使位元線RBLB0與共通源極線SLC相結合。又，列驅動電路XDR將讀出字元線RWLA以及虛擬電晶體選擇線DCLA驅動為選擇狀態。
圖97係一覽地表示圖96所示之單位運算子單元以及虛擬單元之連接態樣之記憶資料與感測放大器之輸出信號之邏輯值的關係圖。藉由開關電路DMSW而選擇基準電壓VREF1作為基準電壓VREF。共通源極線SLC之電壓為電源電電壓VCC位準。
因此，在與選擇圖94所示SOI電晶體NQ1時相同之態樣下，感測放大器SA中供給有電流，故而於SOI電晶體NQ2記憶有資料“0”之狀態S(0)時，感測放大器SA之輸出信號為邏輯低位準(“0”)。另一方面，於SOI電晶體NQ2儲存有資料“1”之狀態S(1)時，感測放大器SA之輸出信號成為邏輯高位準(“1”)。
因此，亦於該連接態樣下，感測放大器SA之輸出信號成為與SOI電晶體NQ2之記憶資料相同邏輯值之資料。若使感測放大器SA之輸出信號反轉、或者使寫入資料之反轉值記憶於SOI電晶體NQ2中並讀出該等資料，則可於感測放大器SA之輸出中獲得寫入資料之NOT運算結果。因此，於該圖94以及圖96所示之SOI電晶體選擇態樣下，可讀出單位運算子單元之SOI電晶體NQ1以及NQ2之記憶資料，且可將單位運算子單元作為記憶元件而利用。
其次，對半導體信號處理裝置101於選擇兩個單位運算子單元列<i>以及<j>之情形時之讀出動作進行說明。
圖98係概略性地表示選擇單位運算子單元列<i>以及<j>之單位運算子單元UOEi以及UOEj時，SOI電晶體與感測放大器之連接態樣的圖。該等單位運算子單元UOEI以及UOEJ為同一行之單元且經由位元線RBL結合於感測放大器SA。
於單位運算子單元UOEI中，藉由讀出字元線RWLi而選擇SOI電晶體NQ1，且使其經由埠RPRTA而結合於感測位元線RBL。單位運算子單元UOEJ中，藉由讀出字元線RWLBj而選擇SOI電晶體NQ2。藉由對應之開關電路PRSWC之開關PRSWB而使共通之源極線SLC結合於位元線RBLB。該SOI電晶體NQ2經由埠RPRTA而結合於感測放大器SA。即，SOI電晶體NQ1以及NQ2並聯結合於感測位元線RBL。
虛擬單元DMC中，選擇虛擬電晶體DTA，或者根據運算模式選擇串聯虛擬電晶體DTB0以及DTB1。圖98中表示之一示例係於虛擬單元DMC中選擇虛擬電晶體DTA之狀態。
圖99係一覽地表示圖98所示之SOI電晶體選擇態樣中，記憶資料與感測放大器之輸出信號之邏輯值的關係圖。選擇單位運算子單元列<i>以及<j>上之同一單位運算子單元行上所配置之兩個單位運算子單元UOEI以及UOEJ中的一個SOI電晶體。即，如圖98所示之一示例般，選擇單位運算子單元列<i>上之單位運算子單元UOEI之N通道SOI電晶體NQ1(以下亦稱作N通道SOI電晶體NQ1(UOEI))、與單位運算子單元列<j>上之單位運算子單元UOEJ之N通道SOI電晶體NQ2(以下亦稱作N通道SOI電晶體NQ2(UOEJ))。所選擇之該等SOI電晶體NQ1以及NQ2屬於同一單位運算子單元行，其等經由感測位元線RBL而結合於感測放大器SA。
如圖99所示，作為SOI電晶體NQ1(UOEI)以及NQ2(UOEJ)之記憶資料之組合，存在有四種狀態。狀態S(0，0)係SOI電晶體NQ1(UOEI)以及NQ2(UOEJ)之記憶資料均為資料“0”。狀態S(1，0)係SOI電晶體NQ1(UOEI)以及NQ2(UOEJ)之記憶資料分別為資料“1”以及資料“0”。狀態S(0，1)係SOI電晶體NQ1(UOEI)以及NQ2(UOEJ)之記憶資料分別為資料“0”以及資料“1”。狀態S(1，1)係SOI電晶體NQ1(UOEI)以及NQ2(UOEJ)之記憶資料均為資料“1”。
再者，於進行資料寫入時，逐個選擇與單位運算子單元列<i>對應之數個單位運算子單元UOEI、及與單位運算子單元列<j>對應之數個單位運算子單元UOEJ，且設定所選擇之數個單位運算子單元UOE中之SOI電晶體NQ1以及NQ2之臨限值電壓。即，進行寫入時，依序選擇寫入字元線WWL<i>以及WWL<j>，並使用未圖示之寫入驅動器，將與寫入資料對應之電壓施加至各總體寫入資料線對WGLP。
於進行讀出資料時，平行地選擇與單位運算子單元列<i>對應之數個單位運算子單元UOEI、以及與單位運算子單元列<j>對應之數個單位運算子單元UOEJ，且使所選擇之數個單位運算子單元UOE中之SOI電晶體NQ平行地結合於各位元線RBL上。因此，於讀出時，流經與同一位元線RBL結合之各SOI電晶體NQ之電流的合成電流將流經各位元線RBL。
例如，對於奇數列之讀出字元線而言係選擇A埠之讀出字元線RWLA，而對於偶數列則將B埠之讀出字元線RWLB驅動為選擇狀態。
又，亦可代替此，於單位運算子單元UOEI以及UOEJ中選擇SOI電晶體NQ1。只要於兩個單位運算子單元中選擇一個SOI電晶體且使之並聯地結合於感測放大器即可。
又，於各單位運算子單元行之虛擬單元DMC中，於讀出資料時，選擇虛擬電晶體DTA與串聯虛擬電晶體DTB0以及DTB1之任一方。即，將虛擬單元選擇信號DCLA以及DCLB之任一方驅動為選擇狀態。又，藉由選擇基準電壓VREF1以及VREF2之任一者，而調整流經虛擬單元DMC之電流量。此處，首先對如下情形進行說明：如圖98所示，將虛擬單元選擇信號DCLA驅動為選擇狀態而選擇虛擬電晶體DTA，又，使虛擬電晶體DTA結合於基準電壓源VREF1。
圖100係表示圖98所示之連接配置之讀出資料時，與流經位元線RBL以及ZRBL之電流對應之讀出電位的關係圖。圖100中，縱軸表示位元線RBL以及ZRBL之電位，橫軸表示時間。
圖100中，當SOI電晶體NQ1(UOEI)以及NQ2(UOEJ)為狀態S(0，0)時，SOI電晶體NQ1以及NQ2之臨限值電壓均較高，故而流經讀出位元線RBL之電流量最少。
另一方面，於狀態S(1，1)時，SOI電晶體NQ1(UOEI)以及NQ2(UOEJ)雙方之臨限值電壓均較低，故而自單位運算子單元UOEI以及UOEJ經由感測位元線RBL而供給至感測放大器SA之電流量最多。
狀態S(1,0)以及S(0,1)係低臨限值電壓與高臨限值電壓之組合，該等狀態下，有狀態S(0,0)以及S(1,1)時之位元線電流之中間電流流過。因此，當為狀態S(1,0)以及S(0,1)時，位元線之讀出電位處於狀態S(0,0)以及S(1,1)時之位元線讀出電位之間。
選擇基準電壓VREF1作為基準電壓VREF，將該基準電壓VREF1設定為未滿電源電壓VCC之1/2之電壓位準。該狀態下，可使流經虛擬電晶體DTA之電流大於狀態S(0,0)時流經位元線RBL之電流，且小於狀態S(0,1)以及S(1,0)時流經位元線RBL之電流。因此，可將選擇虛擬電晶體DTA時之互補位元線ZRBL之電位設定於狀態S(0,0)與狀態S(1,0)以及S(0,1)之間。以如下方式表示該情形時流經虛擬電晶體DTA之電流Id1。
I1>Id1>Ih，
2×Ih<Id1<Ih+I1。
其中，Ih以及I1分別表示流經高臨限值狀態以及低臨限值狀態之SOI電晶體NQ之電流。
其次，對圖98所示之連接配置下選擇基準電壓VREF2作為基準電壓VREF時之動作進行說明。
基準電壓VREF2為較基準電壓VREF1僅高出既定值之電壓位準。該狀態下，可使如下電流流至互補位元線ZRBL，該電流小於當兩個SOI電晶體NQ1以及NQ2之臨限值電壓為低時流經讀出位元線RBL之電流，且大於當一個SOI電晶體NQ之臨限值電壓為低之流經單位運算子單元UOE之電流。因此，可將選擇虛擬電晶體DTA時之互補位元線ZRBL之電位設定於狀態S(1，0)以及S(0，1)與狀態S(1，1)之間的電位。以如下方式表示該情形時流經虛擬電晶體DTA之電流Id2。
Il＜Id2，
2×Il＞Id2＞Ih+Il。
藉由感測放大器SA而對位元線RBL以及ZRBL之電位或者電流進行差動放大後，讀出單位運算子單元UOEI以及UOEJ之記憶資料。該情形時，於感測放大器SA中，將虛擬單元DMC之電位或者流經虛擬單元DMC之電流用作基準值，並進行位元線電位或者位元線電流之二值判斷。因此，感測放大器SA之輸出表示根據基準電壓VREF之電壓位準而將單位運算子單元UOEI以及UOEJ各自之1位元記憶資料之組合分為兩類中之其中一類。因此，可藉由感測放大器SA而對單位運算子單元UOEI以及UOEJ之記憶資料進行邏輯運算。
如圖99所示，於狀態S(0，0)時，SOI電晶體NQ1(UOEI)以及NQ2(UOEJ)均為高臨限值狀態，且記憶有資料“0”。於該狀態下，選擇基準電壓VREF1以及VREF2中之任一個，如圖100所示，位元線RBL之電流小於互補位元線ZRBL之電流，位元線RBL之電位低於互補位元線ZRBL，因此感測放大器之輸出信號成為“0”。
於狀態S(1，0)以及狀態S(0，1)之情形時，SOI電晶體NQ1(UOEI)以及NQ2(UOEJ)之一方為高臨限值狀態，另一方為低臨限值狀態。因此，當選擇基準電壓VREF1時，位元線RBL之電流大於互補位元線ZRBL之電流，且位元線RBL之電位高於互補位元線ZRBL之電位，因此感測放大器之輸出信號成為“1”。當選擇基準電壓VREF2時，位元線RBL之電流小於互補位元線ZRBL之電流，且位元線RBL之電位低於互補位元線ZRBL，故而感測放大器之輸出信號成為“0”。
於狀態S(1，1)之情形時，SOI電晶體NQ1(UOEI)以及NQ2(UOEJ)均為低臨限值電壓狀態，且記憶有資料“1”。該情形時，即便選擇基準電壓VREF1以及VREF2之任一者，亦會如圖100所示，位元線RBL之電流大於互補位元線ZRBL之電流，且位元線RBL之電位高於互補位元線ZRBL，故而感測放大器之輸出信號成為“1”。
因此，如圖99所示，當選擇基準電壓VREF1時，自感測放大器輸出單位運算子單元UOEI以及UOEJ之記憶資料之OR運算結果。另一方面，當選擇基準電壓VREF2時，自感測放大器輸出單位運算子單元UOEI以及UOEJ之記憶資料之AND運算結果。
再者，作為感測放大器，較佳為利用感測動作比電壓檢測型感測放大器更高速之電流檢測型感測放大器。作為該感測放大器SA，如下文所說明般，利用電流鏡型感測放大器代替圖90所示之交叉耦合型鎖存感測放大器，藉由位元線電流而高速地執行感測動作。
[變形例1]
圖101係表示本發明之實施形態10之變形例之單位運算子單元之選擇態樣與感測放大器之輸出的對應關係圖。該圖101中，平行地選擇三個單位運算子單元列<i>、<j>以及<k>。
於屬於單位運算子單元列<i>、<j>以及<k>且為同一單位運算子單元行之三個單位運算子單元中，分別選擇一個SOI電晶體。
圖101中係表示選擇N通道SOI電晶體NQ1(UOEI)、N通道SOI電晶體NQ1(UOEJ)、及N通道SOI電晶體NQ1(UOEK)之情形。該等SOI電晶體屬於同一單位運算子單元行。因此，該等四個SOI電晶體NQ1相對於感測位元線RBL而並聯連接。
如圖101所示，作為SOI電晶體NQ1(UOEI)、NQ1(UOEJ)以及NQ1(UOEK)之記憶資料之組合，存在有8種狀態。與上述之說明相同，於狀態S(A，B，C)之表述中，A表示SOI電晶體NQ1(UOEI)之臨限值電壓狀態，B表示SOI電晶體NQ1(UOEJ)之臨限值電壓狀態，C表示SOI電晶體NQ1(UOEK)之臨限值電壓狀態。例如，於狀態S(0，0，0)中，SOI電晶體NQ1(UOEI)、NQ1(UOEJ)以及NQ1(UOEK)之記憶資料均為資料“0”。於狀態S(1，1，1)時，SOI電晶體NQ1(UOEI)、NQ1(UOEJ)以及NQ1(UOEK)均為資料“1”。
再者，於寫入資料時，單獨選擇與單位運算子單元列<i>對應之數個單位運算子單元UOEI、與單位運算子單元列<j>對應之數個單位運算子單元UOEJ、及與單位運算子單元列<k>對應之數個單位運算子單元UOEK，並設定所選擇之數個單位運算子單元UOE中之SOI電晶體NQ1(以及NQ2)之臨限值電壓。即，於寫入時，依序選擇寫入字元線WWL<i>、WWL<j>以及WWL<k>，並使用未圖示之寫入驅動器對各總體寫入資料線對WGLP施加與寫入資料對應之電壓。
於讀出資料時，平行地選擇與單位運算子單元列<i>對應之數個單位運算子單元UOEI、與單位運算子單元列<j>對應之數個單位運算子單元UOEJ、以及與單位運算子單元列<k>對應之數個單位運算子單元UOEK，且使所選擇之數個單位運算子單元UOE中之SOI電晶體NQ1平行地結合於對應之感測位元線RBL。因此，於讀出時，流經與同一位元線RBL結合之各SOI電晶體NQ1之電流的合成電流將流經各位元線RBL。
作為將讀出字元線RWLi、RWLj以及RWLk平行地驅動為選擇狀態之構成，可利用如下一示例之構成。即，於讀出字元線驅動器之輸出部設有鎖存電路。利用例如計數器生成讀出字元線位址，於讀出字元線活性化信號RWLEN之活性化期間內，依序指定3條讀出字元線。若使讀出字元線活性化信號RWLEN為非活性化，則對讀出字元線驅動器之輸出部之鎖存電路進行重置，將選擇狀態之讀出字元線驅動為非選擇狀態。藉此，無需利用複雜之電路構成，便可自任意之位址出發而將3條讀出字元線平行地設定為選擇狀態。
又，於各單位運算子單元行之虛擬單元DMC中，於讀出資料時，選擇虛擬電晶體DTA與虛擬電晶體DTB0以及DTB1中之任一者。即，選擇虛擬單元選擇信號DCLA以及DCLB之任一者。又，藉由選擇基準電壓VREF1以及VREF2之任一者而調整流經虛擬單元DMC之電流量。此處，首先說明如下情形：將虛擬電晶體選擇線DCLA驅動為選擇狀態而選擇虛擬電晶體DTA，又，選擇基準電壓VREF1作為基準電壓VREF。
圖102係表示與讀出資料時流經位元線RBL以及ZRBL之電流對應之讀出電位的關係圖。圖102中，縱軸表示位元線RBL以及ZRBL之電位，橫軸表示時間。
如圖102所示，當SOI電晶體NQ1(UOEI)、NQ1(UOEJ)以及NQ1(UOEK)為狀態S(0，0，0)時，各SOI電晶體之臨限值電壓為高，故而經由感測位元線RBL流經之電流量為最少。
另一方面，於狀態S(1，1，1)時，SOI電晶體NQ1(UOEI)、NQ1(UOEJ)以及NQ1(UOEK)之臨限值電壓均較低，故而經由感測位元線RBL流經之電流量為最多。
於狀態S(1，0，0)、S(0，1，0)以及S(0，0，1)時，SOI電晶體NQ1(UOEI)、NQ1(UOEJ)以及NQ1(UOEK)中之兩者之臨限值電壓為高，而其他一者之臨限值電壓為低。該等狀態下，有狀態S(0，0，0)以及S(1，1，1)之位元線電流間之電流流過。因此，於狀態S(1，0，0)、S(0，1，0)以及S(0，0，1)時，位元線之讀出電位處於狀態S(0，0，0)以及S(1，1，1)之間。
又，於狀態S(1，1，0)、S(1，0，1)以及S(0，1，1)時，SOI電晶體NQ1(UOEI)、NQ1(UOEJ)以及NQ1(UOEK)中之兩者之臨限值為低，而其他一者之臨限值為高。該等狀態下，有狀態S(0，0，0)以及S(1，1，1)之位元線電流間之電流流過，且與狀態S(1，0，0)、S(0，1，0)以及S(0，0，1)相比位元線電流增大。因此，於狀態S(1，1，0)、S(1，0，1)以及S(0，1，1)時，位元線之讀出電位處於狀態S(1，0，0)、S(0，1，0)以及S(0，0，1)與狀態S(1，1，1)之間。
選擇基準電壓VREF1作為基準電壓VREF，且將該基準電壓VREF1設定為未滿電源電壓VCC之1/2之電壓位準。該狀態下，可使流經虛擬電晶體DTA之電流，大於狀態S(0，0，0)時流經位元線RBL之電流、且小於狀態S(1，0，0)、S(0，1，0)以及S(0，0，1)時流經位元線RBL之電流。因此，可將選擇虛擬電晶體DTA時之互補位元線ZRBL之電位設定為狀態S(0，0，0)與狀態S(1，0，0)、S(0，1，0)以及S(0，0，1)之間。而得以如下方式表示該情形時流經虛擬電晶體DTA之電流Id1。
I1>Id1>Ih，
3×Ih<Id1<2×Ih+I1
其中，Ih以及I1分別表示流經高臨限值狀態以及低臨限值狀態之SOI電晶體NQ之電流。
於將虛擬單元選擇信號DCLA驅動為選擇狀態而選擇虛擬電晶體DTA之狀態下，當選擇基準電壓源VREF2作為基準電壓VREF時，圖101之感測放大器之輸出信號成為VREF2之一欄中所示之狀態。
基準電壓VREF2較基準電壓VREF1僅高出既定值。藉由該基準電壓VREF2，而於單位運算子單元UOE中選擇一個SOI電晶體NQ且其臨限值電壓為低時，可使較流經該單位運算子單元UOE之電流為大之電流流至互補位元線ZRBL。因此，可將選擇虛擬電晶體DTA時之互補位元線ZRBL之電位設定為狀態S(1，1，0)、S(1，0，1)以及S(0，1，1)與狀態S(1，1，1)間的位準。而得以如下方式表示該情形時流經虛擬電晶體DTA之電流Id2。
I1＜Id2，
3×I1＞Id2＞Ih+2×I1。
藉由感測放大器SA對位元線RBL以及ZRBL之電位或者電流進行差動放大，而讀出單位運算子單元UOEI、UOEJ以及UOEK之記憶資料。該情形時，於感測放大器SA中，將虛擬單元DMC之電位或者流經虛擬單元DMC之電流用作基準值，並進行位元線電位或者位元線電流之二值判斷。因此，感測放大器SA之輸出表示將單位運算子單元UOEI、UOEJ以及UOEK各自之1位元記憶資料之組合，依照基準電壓VREF之位準分為兩類中之其中一類。藉此，可藉由感測放大器SA而對三個單位運算子單元UOEI、UOEJ以及UOEK之記憶資料進行邏輯運算。
如圖101所示，於狀態S(0，0，0)時，SOI電晶體NQ1(UOEI)、NQ1(UOEJ)以及NQ1(UOEK)均為高臨限值狀態，且記憶有資料“0”，該狀態下，即便選擇基準電壓VREF1以及VREF2之任一者，因如圖102所示，位元線RBL之電流小於互補位元線ZRBL之電流，且位元線RBL之電位低於互補位元線ZRBL，故而感測放大器之輸出信號亦成為“0”。
狀態S(1，0，0)、S(0，1，0)、S(0，0，1)、S(1，1，0)、S(1，0，1)以及S(0，1，1)時，SOI電晶體NQ1(UOEI)、NQ1(UOEJ)以及NQ1(UOEK)中之至少任一者為低臨限值狀態。因此，當選擇基準電壓VREF1時，位元線RBL之電流大於互補位元線ZRBL之電流，且位元線RBL之電位高於互補位元線ZRBL。此時，感測放大器之輸出信號成為‘‘ 1”。又，當選擇基準電壓VREF2時，位元線RBL之電流小於互補位元線ZRBL之電流，且位元線RBL之電位低於互補位元線ZRBL之電位。此時，感測放大器之輸出信號成為“0”。
當為狀態S(1，1，1)之情形時，SOI電晶體NQ1(UOEI)、NQ1(UOEJ)以及NQ1(UOEK)均為低臨限值電壓狀態，且記憶有資料“1”。該情形時，即便選擇基準電壓VREF1以及VREF2之任一者，因如圖19所示，位元線RBL之電流大於互補位元線ZRBL之電流，且位元線RBL之電位高於互補位元線ZRBL，故而感測放大器之輸出信號亦成為“1”。
因此，如圖101所示，當選擇基準電壓VREF1時，自感測放大器輸出單位運算子單元UOEI、UOEJ以及UOEK之記憶資料之OR運算結果，又，當選擇基準電壓VREF2時，自感測放大器輸出單位運算子單元UOEI、UOEJ以及UOEK之記憶資料之AND運算結果。
[感測放大器之變形例]
圖103係表示本發明之實施形態10之感測放大器SA之變形例的電流檢測型感測放大器之構成之一示例的圖。圖103中，感測放大器SA包含構成電流鏡段之P通道MOS電晶體(絕緣閘極型場效電晶體)PP1-PP3；構成其他電流鏡段之P通道MOS電晶體PP4-PP6；生成由讀出位元線RBL供給之單元電流Ice11之鏡電流的N通道MOS電晶體NN1以及NN8；生成供給至互補讀出位元線ZRBL之虛擬單元電流Idummy之鏡電流的N通道MOS電晶體NN6以及NN9。
該等MOS電晶體PP1-PP6以及N通道MOS電晶體NN1-NN9由SOI電晶體構成。然而，於運算子單元陣列周邊部，亦可由塊體電晶體構成。
MOS電晶體NN8之閘極以及汲極彼此相連接，其將經由讀出位元線RBL供給之單元電流Ice11轉換成電壓。MOS電晶體NN1之源極連接於接地節點，且閘極連接於MOS電晶體NN8之閘極以及汲極，其與MOS電晶體NN8一併構成電流鏡段，而於感測放大器動作時，自MOS電晶體PP1引出單元電流Ice11之鏡電流。MOS電晶體PP1連接於節點ND1與MOS電晶體NN1之間。
MOS電晶體PP1之閘極以及汲極彼此相連接，其作為電流鏡段之主控者進行動作，於感測動作時，有單元電流Ice11之鏡電流流過。
MOS電晶體NN9之閘極以及汲極彼此相連接，其將經由互補讀出位元線ZRBL所供給之虛擬單元電流Idummy轉換成電壓。MOS電晶體NN6之閘極連接於MOS電晶體NN9之閘極以及汲極，且與MOS電晶體NN9構成電流鏡段，於進行感測動作時，有虛擬單元電流Idummy之鏡電流流過。
MOS電晶體PP6以及NN6串聯連接於節點ND1與接地節點之間。MOS電晶體PP6之閘極以及汲極彼此相連接，其作為電流鏡段之主控者進行動作，於感測動作時，虛擬單元電流Idummy之鏡電流流過。MOS電晶體PP2-PP5各自之源極節點結合於電源節點。
感測放大器SA進一步包含構成電流鏡段之N通道MOS電晶體NN2以及NN3、及構成其他電流鏡段之N通道MOS電晶體NN4以及NN5。
MOS電晶體NN2連接於MOS電晶體PP2與節點ND之間，其閘極以及汲極彼此相連接。MOS電晶體NN3連接於MOS電晶體PP4與節點ND2之間，其閘極連接於MOS電晶體NN2之閘極。MOS電晶體NN4連接於MOS電晶體PP3與節點ND2之間，其閘極連接於MOS電晶體NN5之閘極。MOS電晶體NN5連接於MOS電晶體PP5與節點ND2之間，其閘極以及汲極彼此相連接。
生成已藉由MOS電晶體NN2以及NN5而進行電流/電壓轉換之信號，以作為中間感測信號SOT以及/SOT。
感測放大器SA進一步包含於感測放大器活性化信號/SE活性化時導通，且使節點ND1連接於電源節點之P通道MOS電晶體PP7；以及於感測放大器活性化信號SE活性化時導通，且使節點ND2結合於接地節點GND之N通道MOS電晶體NN7。感測放大器活性化信號/SE以及SE於活性化時分別設定為L位準以及H位準。
感測放大器SA進一步包含最終放大電路SMP，該最終放大電路SMP將已藉由MOS電晶體NN2以及NN5進行電流/電壓轉換之中間感測輸出信號SOT以及/SOT加以放大，而生成最終感測輸出信號SOUT以及/SOUT。該最終放大電路SMP於感測放大器活性化信號/SE非活性化時為輸出高阻抗狀態。其次。對該圖103所示之感測放大器SA之動作進行說明。
於感測放大器活性化信號/SE以及SE非活性化時，MOS電晶體PP7以及NN7成為斷開狀態。該狀態下，藉由MOS電晶體PP2以及PP5而將中間感測輸出信號SOT以及/SOT維持於電源電壓VCC位準。節點ND1藉由MOS電晶體PP1、NN1、PP6以及NN1而維持於接地電壓位準。又，最終感測輸出信號SOUT以及/SOUT亦維持於輸出高阻抗狀態之預充電位準(例如H位準)。
於進行感測動作時，首先，於選擇讀出字元線之前，使感測放大器活性化信號/SE活性化，將MOS電晶體PP7以及NN7設為導通狀態。由此，節點ND1結合於電源節點，MOS電晶體PP1以及PP6進行動作，從而設定為可對位元線RBL以及ZRBL之電流進行檢測之狀態。該情形時，感測放大器活性化信號SE亦可平行地進行活性化。又，亦可使感測放大器活性化信號SE之活性化延遲至感測動作開始時為止。讀出字元線RWL尚處於非選擇狀態，位元線RBL以及ZRBL成為藉由位元線均衡電路(BLEQ)而預充電至既定電壓位準之狀態。
當完成位元線預充電動作後，繼而將讀出字元線驅動為選擇狀態。使感測放大器活性化信號SE活性化至此時為止。由此，經由選擇之單位運算子單元，並經由位元線RBL供給與其記憶資料對應的單元電流Icell。另一方面，亦藉由虛擬單元而使虛擬單元電流Idummy流經互補位元線ZRBL。
藉由MOS電晶體NN1以及NN8而生成單元電流Icell之鏡電流，又，藉由MOS電晶體NN6以及NN9而生成虛擬單元電流Idummy之鏡電流。於MOS電晶體PP1以及PP6中流經該等電流Icell以及Idummy之鏡電流。流經MOS電晶體PP1之電流之鏡電流將流經MOS電晶體PP2以及PP3，且流經MOS電晶體PP6之電流之鏡電流將流經MOS電晶體PP4以及PP5。因此，分別流經該等位元線RBL以及ZRBL之單元電流Icell以及虛擬單元電流Idummy之鏡電流，將分別流經MOS電晶體NN2以及NN5。
當藉由MOS電晶體NN2以及NN5之電流/電壓轉換動作，而使單元電流Icell大於虛擬單元電流Idummy時，中間感測輸出信號/SOT成為較中間感測輸出信號SOT為高之電壓位準。反之，當單元電流Icell小於虛擬單元電流Idummy時，中間感測輸出信號/SOT成為較中間感測輸出信號SOT為低之電壓位準。該等中間感測輸出信號SOT以及/SOT進一步藉由下一段之最終放大電路SMP而放大後，生成電源電壓位準以及接地電壓位準之最終感測輸出信號SOUT以及/SOUT。
再者，MOS電晶體NN3以及NN4進行以下動作。即，MOS電晶體NN2可對來自MOS電晶體PP2之電流進行放電，MOS電晶體NN3可對MOS電晶體NN2之鏡電流進行放電。同樣地，流經MOS電晶體PP5之電流之鏡電流，流經MOS電晶體NN5，而MOS電晶體NN4可對流經MOS電晶體NN5之電流之鏡電流進行放電。
因此，單元電流Icell與虛擬單元電流Idummy中之較小電流流至MOS電晶體PP3以及NN4，且虛擬單元電流Idummy與單元電流Icell中之較小電流流至MOS電晶體PP4以及NN3。平時單元電流Icell及虛擬單元電流Idummy之總計電流、與該等電流中之較小電流之2倍之電流之和將流至MOS電晶體NN7。因此，當讀出1位元單元資料並進行二值判定時，為能使感測動作穩定，該等MOS電晶體PP3、PP4、NN3、以及NN4具有使流經MOS電晶體NN7之電流量為固定之功能。
然而，亦可並未特別設有該等MOS電晶體PP3、PP4、NN3以及NN4。又，亦可採用如下構成來代替此構成，即，自MOS電晶體PP3以及NN4之連接節點、以及MOS電晶體PP4以及NN3之連接節點，分別取出感測輸出信號SOUT以及/SOUT。
如上所述，感測放大器SA生成表示對數個單位運算子單元之記憶資料之OR運算結果以及AND運算結果之信號。又，當將單位運算子單元之記憶資料之邏輯值反轉並讀出之情形時，及當藉由感測放大器而生成NOR運算以及NAND運算結果之情形時，只要將圖103所示之感測輸出信號於主放大電路14或者資料通路28中加以反轉即可。
根據基準電壓VREF1以及VREF2而調整虛擬單元電流Idummy之電流位準，藉此可選擇性地進行OR運算以及AND運算。即，根據執行之運算內容而設定開關電路DMSW之連接路徑，藉此可選擇性地執行該等邏輯運算。藉由利用電流檢測型感測放大器，即便於低電源電壓下亦可高速地執行資料之讀出/運算。
圖104係表示本發明之實施形態10之半導體信號處理裝置所進行之LUT運算之圖。該LUT運算係表示根據指定運算子單元陣列20之入口之位址而讀出對應入口之內容的運算。根據所讀出之該入口之內容執行以下之處理。例如，LUT運算係用於位址轉換、或者使運算結果向其他值之轉換、或者某區域之參考等中。
圖104中，運算子單元陣列之各列作為入口(Entry)而利用。入口(Entry)末尾之符號A以及B對應於單位運算子單元UOE之讀出字元線RWLA以及RWLB，於入口(Entry)之A欄中表示單位運算子單元之記憶節點SNA(SOI電晶體NQ1之主體區域)之記憶資料的排列，B欄中表示單位運算子單元之記憶節點SNB(SOI電晶體NQ2)之記憶資料之排列。
圖104中，入口(Entry)i-A、即單位運算子單元列<i>中之各單位運算子單元之SOI電晶體NQ1之記憶資料行係“1010101010101”，入口(Entry)i-B、即單位運算子單元列<i>中之各單位運算子單元之SOI電晶體NQ2之記憶資料行係“0101010101010”。
入口j-A、即單位運算子單元列<j>中之各單位運算子單元之SOI電晶體NQ1之記憶資料行係“1100110011001”，入口j-B、即單位運算子單元列<j>中之各單位運算子單元之SOI電晶體NQ2之記憶資料行係“0011001100110”。
入口k-A、即單位運算子單元列<k>中之各單位運算子單元之SOI電晶體NQ1之記憶資料行係“0001110001110”，入口k-B、即單位運算子單元列<k>中之各單位運算子單元之SOI電晶體NQ2之記憶資料行係“1110001110001”。
當選擇一個入口i-A執行緩衝處理來作為運算處理時，輸出資料DOUT成為“1010101010101”(OP1)。又，當選擇入口i-A以及i-B並選擇AND運算時，資料DOUT成為“0000000000000”(OP2)。又，當選擇入口i-A以及j-A並選擇OR運算之情形時，資料DOUT成為“1110111011101”(OP3)。
若將運算子單元陣列20中之運算子單元子陣列區塊OAR數設為m，且將各運算子單元子陣列區塊OAR中之入口數設為n，則所生成之資料行成為m×n×2＋m×n×(n-1)÷2×2＋m×n×(n-1)×(n-2)÷(3×2)×2。
其中，上述式中，第1項係自一個運算子單元子陣列區塊OAR中之n個入口選擇1個入口、且選擇SOI電晶體NQ1以及NQ2之任一者時之組合數。第2項係自n個入口中選擇2個入口、且選擇SOI電晶體NQ1以及NQ2之任一者進行入口彼此之AND或者OR運算時之組合數。第3項係自n個入口中選擇3個入口、且選擇SOI電晶體NQ1以及NQ2之任一者進行入口彼此之AND或者OR運算時之組合數。
本發明之實施形態10之半導體信號處理裝置之主要使用例為以下所述。即，運算子單元陣列20中之各單位運算子單元之記憶資料雖會根據組裝有半導體信號處理裝置之系統之不同而有所變更，但並非動態變更。於該系統中，自半導體信號處理裝置之外部，將不同之位址信號以及運算旗標不斷地供給至半導體信號處理裝置，且自半導體信號處理裝置獲得運算處理結果。根據位址信號指定入口，且根據運算旗標指定將要執行之運算內容以及平行選擇之入口以及SOI電晶體。因此，作為處理結果，可生成比內部之運算結果、運算子單元陣列20中所準備之入口(單位運算子單元列)之數量更多的參考結果，可等同於使入口數增多，從而可實現高密度之LUT。
如上所述，本發明之實施形態10之半導體信號處理裝置中，列選擇驅動電路22根據所接受之位址信號，平行地選擇與1個或者數個單位運算子單元列對應之數個單位運算子單元UOE以及數個虛擬單元DMC。感測放大器SA對流經對應讀出位元線RBL之電流、與流經對應之互補讀出位元線ZRBL之電流進行比較後，輸出表示比較結果之信號。藉此，可將所選擇之單位運算子單元列(入口)之記憶資料行直接讀出至半導體信號處理裝置之外部。又，亦可藉由平行地選擇數個單位運算子單元列，且對基於各單位運算子單元列之記憶資料之電流進行加算，而於感測放大器中進行各單位運算子單元列之記憶資料行彼此之邏輯運算，且自半導體信號處理裝置101之外部讀出其運算結果。
又，如上所述進行各單位運算子單元列之記憶資料行彼此之邏輯運算，藉此可自運算子單元陣列20所記憶之實際真值資料行，作出遠遠大於由該真值資料行所構成之實際入口空間之假想入口空間。即，與先前之LUT運算器相比，可實現儲存密度非常高之邏輯資訊之LUT運算器。因此，藉由本發明之實施形態10之半導體信號處理裝置而可實現佔有面積小且密度高之LUT運算器。
又，本發明之實施形態10之半導體信號處理裝置中，於單位運算子單元UOE中，利用SOI構造之電晶體作為記憶元件。藉此，可不破壞單位運算子單元之記憶資料而將該記憶資料讀出，故而可重複利用單位運算子單元之記憶資料而執行運算。
又，單位運算子單元由四個SOI電晶體構成，布局面積得以降低，且可抑制記憶體單元陣列之面積增大。
又，本發明之實施形態10之半導體信號處理裝置中，如圖103所示，使用電流檢測型感測放大器作為感測放大器SA。即，可藉由放大電路而檢測電流，並高速地進行放大動作，而生成運算結果資料。又，因檢測電流量，故而亦可於移動設備用途中所要求之低電源電壓下生成充分大之電流差，而進行資料之偵測放大。因此，與此前所述之實施形態相同，可於低電源電壓下確實地執行運算處理。
再者，單位運算子單元列<i>、單位運算子單元列<j>以及單位運算子單元列<k>於運算子單元陣列20中亦可設為相鄰，又，亦可設為彼此間夾著1個以上之單位運算子單元列。
[實施形態11]
圖105係概略性地表示本發明之實施形態11之半導體信號處理裝置之整體構成圖。該圖105所示之半導體信號處理裝置之構成，於以下方面不同於圖84所示之半導體信號處理裝置之構成。即，於圖105所示之半導體信號處理裝置102中，運算子單元子陣列區塊OAR0-OAR31各自進一步包含組合邏輯運算電路600。組合邏輯運算電路600鄰接於感測放大器帶38而配置。
組合邏輯運算電路600對自感測放大器帶38傳輸之單位運算子單元之記憶資料，進一步執行所指定之邏輯運算或者算術運算處理後，自作為感測放大器輸出之OR運算結果或者AND運算結果，生成XOR等其他運算處理結果。又，組合邏輯運算電路600亦可將感測放大器帶38上感測放大器之輸出信號的邏輯位準加以反轉後輸出至主放大電路24。
該圖105所示之半導體信號處理裝置之其他構成，與圖89所示之半導體信號處理裝置相同，對相對應之部分附上同一元件符號並省略其詳細說明。
圖106係概略性地表示圖105所示之運算子單元子陣列區塊OAR之構成圖。圖105中代表性地表示於記憶體單元陣列MLA中所包含之單位運算子單元列<i>以及<j>中與一個單位運算子單元行對應的電路。
記憶體單元陣列MLA中之單位運算子單元UOE以及虛擬單元DMC之構成以及配置，與圖90所示之單元之配置相同。
圖106中，感測放大器帶38包含感測放大器SA1以及SA2、電晶體SAT1、ZSAT1、SAT2以及ZSAT2。感測放大器選擇驅動器SADV1以及SADV2、與子陣列區塊選擇驅動器MLASELDV包含於列驅動電路XDR中。
電晶體SAT1根據感測放大器選擇驅動器SADV1之輸出信號，對感測放大器SA1傳輸單位運算子單元以及虛擬單元之記憶資料。電晶體SAT2根據感測放大器選擇驅動器SADV2之輸出信號，將單位運算子單元以及虛擬單元之記憶資料傳輸至感測放大器SA2。該等感測放大器選擇驅動器SADV1以及SADV2係根據感測放大器活性化信號SAEN與指定運算內容之控制信號而選擇性地被活性化。
組合邏輯運算電路600包含AND閘G1、多工器G2、緩衝器BUF1以及BUF2、及電晶體TR1。
緩衝器BUF1將經由信號線SAL1而自感測放大器SA1所接受之信號輸出至多工器G2。緩衝器BUF2將經由信號線ZSAL1而自感測放大器SA1所供給之信號輸出至多工器G2。
多工器G2根據自控制電路30中之運算選擇驅動器OPSELDV供給之控制信號，選擇AND閘G1之輸出信號、緩衝器BUF1之輸出信號以及緩衝器BUF2之輸出信號中之任一者。電晶體TR1根據子陣列區塊選擇驅動器MLASELDV之輸出信號而選擇性地導通，且於導通時，將多工器G2之輸出信號經由總體位元線GBL傳輸至主放大電路24。
以下，作為一示例，說明本發明之實施形態11之半導體信號處理裝置中，執行單位運算子單元UOEI以及UOEJ之記憶資料之互斥或(XOR)運算時的動作。
首先，藉由開關DMSW1而選擇基準電壓源VREF1，且選擇虛擬單元選擇信號DCLA。虛擬單元DMC中，藉由虛擬電晶體DTA而使電流自基準電壓源VREF1流至互補位元線ZRBL。於各單位運算子單元UOEI以及UOEJ中選擇一個電晶體(NQ1)，使與該等單位運算子單元UOEI以及UOEJ之記憶資料對應之電流之合成電流，流至讀出位元線RBL。
選擇感測放大器選擇驅動器SADV1，而使感測放大器SA1活性化。感測放大器SA1藉由電晶體SATA1以及ZSAT1而結合於讀出位元線RBL以及ZRBL，其對流經位元線RBL之電流、以及流經互補位元線ZRBL之電流進行差動放大後，保持經放大之信號之同時將其輸出至信號線SAL1以及ZSAL1。
於感測放大器SA1進行電流差之放大以及保持之後，將感測放大器選擇驅動器SADV1驅動為非活性狀態。於該狀態下，讀出位元線RBL以及ZRBL分離，感測放大器SA1保持單位運算子單元UOEI以及UOEJ之記憶資料之邏輯和(OR運算)結果。
其次，切換開關DMSW1之連接路徑而選擇基準電壓源VREF2，且選擇虛擬單元選擇信號DCLA。於虛擬單元DMC中選擇一個虛擬電晶體DTA，藉由該虛擬電晶體DTA而使電流自基準電壓源VREF2流至互補位元線ZRBL。於單位運算子單元UOEI以及UOEJ中分別選擇一個SOI電晶體，使與該等單位運算子單元各自之記憶資料對應之電流的合成電流，流至讀出位元線RBL。
根據開關DMSW1之路徑切換而選擇感測放大器選擇驅動器SADV2，且使電晶體SAT2以及ZSAT2成為導通狀態，將讀出位元線RBL以及ZRBL結合於感測放大器SA2。
讀出資料之後，使感測放大器SA2活性化。由此，感測放大器SA2對流經位元線RBL之電流以及流經互補位元線ZRBL之電流之差進行放大後，保持經放大之信號之同時將其輸出至信號線SAL2以及ZSAL2。
於感測放大器SA2進行電流差之放大以及保持之後，使感測放大器選擇驅動器SADV2斷開。於該狀態下，感測放大器SA2保持單位運算子單元UOEI以及UOEJ之記憶資料之邏輯積(AND運算)結果。
AND閘G1輸出表示經由信號線SAL1而接受到之信號與經由信號線ZSAL2而接受到之信號之邏輯積的信號。自信號線SAL1傳送表示單位運算子單元UOEI以及UOEJ之記憶資料之邏輯和運算結果之信號，自信號線ZSAL2傳送單位運算子單元UOEI以及UOEJ之記憶資料之邏輯積運算之反轉值，即傳送表示NAND運算結果之信號。
其次，使子陣列區塊選擇驅動器MLASELDV活性化而使電晶體TR1導通。由此，多工器G2根據自運算選擇驅動器OPSELDV接受到之控制信號而選擇AND閘G1之輸出信號，且將所選擇之信號經由電晶體TR1以及總體位元線GBL傳輸至主放大電路24。並於主放大電路24中作進一步放大後經由資料通路而輸出至外部。
圖107係一覽地表示本發明之實施形態11之半導體信號處理裝置之感測放大器SA1以及SA2之輸出信號、AND閘G1之輸出信號、及單位運算子單元UOEI以及UOEJ之記憶狀態的對應關係圖。
圖107中，向信號線SAL1輸出單位運算子單元UOEI以及UOEJ之記憶資料之OR運算結果，且向信號線ZSAL2輸出單位運算子單元UOEI以及UOEJ之記憶資料之NAND運算結果。因此，AND閘G1之輸出信號成為單位運算子單元UOEI以及UOEJ之記憶資料之互斥或(XOR運算結果)。
再者，作為動作控制，當指定XOR運算作為運算處理時，於將讀出字元線RWLi及RWLj維持於選擇狀態之狀態下，根據開關DMSW1之路徑切換而執行感測放大器選擇驅動器SADV1以及SADV2之活性化切換。因此，列選擇驅動電路22之列驅動電路XDR之活性化時序以及感測放大器SA之活性化時序係以與實施形態10之情形相同的方式設定。
當選擇緩衝器BUF1時，可進行與實施形態10相同之LUT運算，當選擇緩衝器BUF2時則可生成感測放大器SA1之輸出資料之反轉資料。因此，作為可執行之運算，除OR運算、AND運算、以及XOR運算之外，還可實現NOT運算、NOR運算、以及NAND運算。藉由接受指令CMD以及位址ADD之控制電路30而執行該等動作控制。
圖108係概略性地表示本發明之實施形態11之半導體信號處理裝置所進行的LUT運算之一示例之圖。
參考圖108，入口(Entry)i、即單位運算子單元列<i>中之各單位運算子單元之記憶節點SNA之記憶資料行係“1010101010101”，記憶節點SAB之資料行係“0011001110001”。入口(Entry)j、即單位運算子單元列<j>中之各單位運算子單元之記憶節點SNA之記憶資料行係“0101010101010”。入口(Entry)k、即單位運算子單元列<k>中之各單位運算子單元之記憶節點SNA之記憶資料行係“0011001100110”。
當選擇一個入口i之記憶節點SNA時，即當選擇圖106之緩衝器BUF1之輸出信號之情形時，輸出資料DOUT成為“1010101010101”(OP1)。又，於選擇入口i以及j之記憶節點SNA、且選擇AND運算之情形時，輸出資料DOUT成為“0000000000000”(OP2)。又，於選擇入口j以及k之記憶節點SNA、且選擇XOR運算之情形時，資料DOUT成為“0110011001100”(OP3)。
半導體信號處理裝置中，若將運算子單元陣列10中之運算子單元子陣列區塊OAR數設為m，且將各運算子單元子陣列區塊OAR中之入口數設為n，則所生成之資料行成為m×n×2+m×n×(n-1)÷2×3+m×n×(n-1)×(n-2)÷(3×2)×3。
此處，上式中，第1項係自一個運算子單元子陣列區塊OAR之n個入口中選擇1個入口時之組合數。第2項係自n個入口中選擇2個入口時之包含AND運算、OR運算以及XOR運算之選擇在內的組合數(選擇記憶節點SNA)，第3項係自n個入口中選擇3個入口時之包含AND運算、OR運算以及XOR運算之選擇在內的組合數(選擇記憶節點SNA)。
如上所述，根據本實施形態11，對應於各運算子子陣列區塊而設有組合邏輯運算電路，對感測放大器之輸出信號選擇性地執行追加之邏輯運算處理。因此，除實施形態10之效果以外，還可進一步擴大假想入口空間。
[實施形態12]
圖109係概略性地表示本發明實施形態12之半導體信號處理裝置之構成圖。圖109所示之半導體信號處理裝置中，子記憶體陣列MLA沿著例如字元線方向(字元線延伸方向)被分割成四個子區塊SBLA、SBLB、SBLC、SBLD。即，1單位運算子單元列分割成四個子單位運算子單元列。圖109中代表性地表示與入口i、j、k對應之電路部分。
於該實施形態12之半導體信號處理裝置中，應用階層字元線方式，可藉由讀出字元線RWLA<i>、RWLB<i>、RWLA<j>、RWLB<j>以及RWLA<k>以及RWLB<k>上之信號、與子區塊選擇控制信號p、q、r、s之AND運算，而選擇任意之子區塊。
更詳細而言，該圖109所示之半導體信號處理裝置，與圖104所示之實施形態10之半導體信號處理裝置相比，列選擇驅動電路22進一步包含對應於子記憶體陣列MLA中之入口以及子區塊之各組而設置的數個AND閘。
AND閘GI0～GI3、GJ0～GJ3以及GK0～GK3分別對應於入口(Entry)i、j、k而設置。該等AND閘分別輸出讀出字元線RWLA上之信號以及RWLB上之信號各自與子區塊選擇控制信號p、q、r、s之邏輯積運算結果。
列選擇驅動電路22使與應選擇之入口對應之讀出驅動器RWDV(RWADV、RWBDV)活性化，且將子區塊選擇控制信號p、q、r、s中與應選擇之子區塊對應的子區塊選擇控制信號驅動為選擇狀態之H位準。藉此選擇與應選擇之子區塊中之入口對應的單位運算子單元UOE。因此，可於4個入口(Entry<0>-Entry<3>)中分別選擇不同之子區塊入口。
該圖109所示之半導體信號處理裝置之整體構成，與圖89所示之實施形態10之半導體信號處理裝置之構成相同。又，單位運算子單元UOE以及感測放大器SA之構成亦與實施形態10之構成相同。
圖110係表示本發明之實施形態12之半導體信號處理裝置所進行的LUT運算之一示例之圖。圖110中，入口(Entry)A表示記憶節點SNA，<>內之符號表示子區塊。
參考圖110，與各子區塊SBLA-SBLD中之入口i對應之各單位運算子單元的記憶資料行係“101010”。與各子區塊中之入口j對應之各單位運算子單元之記憶資料行係“010101”。與各子區塊中之入口k對應之各單位運算子單元之記憶資料行係“110011”。與各子區塊中之入口1對應之各單位運算子單元之記憶資料行係“111000”。
當選擇子區塊SBLA中之入口i(Entryi-A<A>)、子區塊SBLB中之入口j(Entryj-A<B>)、子區塊SBLC中之入口k(Entryk-A<C>)以及子區塊SBLD中之入口1(Entryl-A<D>)時，輸出資料DOUT成為“101010010101110011111000”。
於半導體信號處理裝置中，若將運算子單元陣列10中之運算子單元子陣列區塊OAR數設為m，將各運算子單元子陣列區塊OAR之入口數設為n，且將各運算子單元子陣列區塊OAR中之子區塊數設為4時，則即便於未考慮AND運算以及OR運算等運算類別之情形時，所生成之資料行亦成為m×n×n×n×n。
作為以該子區塊為單位而選擇單位運算子單元且自各入口平行地讀出資料之構成，作為一示例，係利用以下構成。於AND閘GI0-GI3、GJ0-GJ3、GK0-GK3各自之輸出部設有對H位準之輸出信號進行鎖存的鎖存部(半鎖存器)。例如，若AND閘係由NAND閘與反相器之串聯體構成，且反相器之輸出信號成為H位準時，則使該反相器之輸入部之開關電晶體成為導通狀態，將反相器輸入部保持於接地電壓位準之L位準(於鎖存期間中，將NAND閘之H位準輸出用電晶體強制性地維持於斷開狀態)。於讀出資料之後，藉由重置信號而將反相器之輸入部強制性地結合於電源節點，而執行將選擇列驅動為非選擇狀態以及將開關電晶體驅動為斷開狀態。
使子區塊選擇信號p、q、r、以及s於既定期間依序活性化。於該等子區塊活性化期間中根據位址信號指定對應之讀出字元線。各子區塊中之子區塊指定期間內所指定之入口的子入口Entry<i>，藉由子區塊選擇用之AND閘之鎖存功能而維持於選擇狀態。感測放大器SA可於子區塊SBLA-SBLD中平行地驅動為活性狀態，亦能以子區塊指定期間為單位而依序活性化。藉由使主放大電路內之主放大器平行地進行活性化，而可將子區塊SBLA-SBLD之資料平行地輸出至外部。當讀出週期結束時，對子區塊選擇用之AND閘之鎖存功能進行重置。藉由該構成而能以子區塊為單位選擇不同之單位運算子單元列。
其次，對將本實施形態12之半導體信號處理裝置用於基於LUT之PWM(Pulse Width Modulation，脈寬調變)之情形進行說明。
圖111係表示本實施形態12之半導體信號處理裝置生成PWM波形資料之動作原理圖。圖111中，縱軸表示振幅(脈衝寬度)，橫軸表示相位。
波形W2表示根據具有最小相位間距ΔΦ之離散資料之表格而提供的精確(Fine)資料。波形W1表示根據具有最小相位間距ΔΦ之適當整數倍間距之離散資料的表格而提供之粗糙(Coarse)資料。於圖111中粗糙資料具有鏈線之間之間距。各值表示脈衝寬度。
藉由對該等精確資料以及粗糙資料進行加算，而可生成作為目標之PWM波形資料(波形W3)。於裝置外部執行該加算操作。因此若入口(子區塊)之儲存資料為標有符號之資料，則可於外部根據該符號位元執行加算以及減算。
圖112係表示本發明之第12實施形態之半導體信號處理裝置生成PWM波形資料時之LUT資料之儲存流程圖。參考圖112，子記憶體陣列MLAI中儲存有精確資料(fine data)，且子記憶體陣列MLAK中儲存有粗糙資料(coarse data)。精確資料係藉由在每個子區塊中向子記憶體陣列MLAI之各入口進行存取並依序取出資料行而獲得。又，粗糙資料係藉由向子記憶體陣列MLAK之各入口進行1次存取並取出資料行而獲得。於該讀出序列中，並未要求子區塊選擇用之AND閘有輸出鎖存功能。以下，參考圖112對圖111所示之PWM調變動作進行說明。
首先，依序讀出子記憶體陣列MLAI中之子區塊SBLA、SBLB、SBLC以及SBLD中之第一入口之記憶資料行，並將其行作為資料DOUT1而依序輸出。又，與此平行地，對子記憶體陣列MLAK中之子區塊SBLA、SBLB、SBLC以及SBLD中之第一入口之記憶資料行執行1次讀出，並作為資料DOUT2而加以輸出。而且，於半導體信號處理裝置之內部或者外部對資料DOUT1以及DOUT2進行加算，藉此生成作為PWM波形之波形W3之資料P1～P4。
於該以子區塊為單位讀出資料DOUT1時，非選擇子區塊中對應之讀出字元線處於非選擇狀態，而讀出資料“0”。因此，每次選擇各子區塊時所輸出之資料之位元寬度與資料DOUT2的位元寬度相同。亦可代替此而僅於所選擇之子區塊中，進行感測放大器SA之活性化以及主放大器之活性化，輸出資料之位元位置係與各選擇子區塊對應之位置。
接著，依序讀出子記憶體陣列MLAI中之子區塊SBLA、SBLB、SBLC以及SBLD中之第二入口之記憶資料行，並作為資料DOUT1而依序輸出。又，與此平行地，對子記憶體陣列MLAK中之子區塊SBLA、SBLB、SBLC及SBLD中之第二入口之記憶資料行執行1次讀出，並將其作為資料DOUT2加以輸出。而且，於半導體信號處理裝置103之內部或者外部，對資料DOUT1以及DOUT2進行加算，藉此生成作為PWM波形之波形W3之資料P5～P8。
第三入口以下亦相同地，藉由依序取出記憶資料行而完成PWM波形資料。
藉由利用位址計數器並依序以子區塊為單位讀出資料，而可依序讀出精確資料。
如上所述，根據本發明之實施形態12，於運算子單元陣列中能以子區塊為單位而選擇資料。因此，可使假想入口數進一步增大。又，可於每個最小取樣期間(ΔΦ)中生成多位元PWM資料之全位元，且又不會增大記憶容量。
[實施形態13]
圖113係概略性地表示本發明之實施形態13之半導體信號處理裝置之構成圖。該圖113所示之半導體信號處理裝置之構成，於以下方面不同於圖89所示之實施形態10之半導體信號處理裝置之構成。
該圖113所示之半導體信號處理裝置進一步具備對主放大電路24設置之開關MASW11、及數個總體位元線GBL。主放大電路24包含分別對應於總體位元線GBL而設置之數個比較放大電路(總體讀出電路)GRA。感測放大器帶38包含數個感測放大器SA以及開關SWOAR。
運算子單元子陣列區塊OAR0-OAR31中之數個感測放大器SA整體呈行列狀配置。於感測放大器帶38上，感測放大器SA對應於所對應之運算子單元子陣列區塊OAR之位元線對RBL以及ZRBL而配置。
總體位元線GBL共通地設於運算子單元子陣列OAR0-OAR31中，即對應於感測放大器行而設置，且經由開關SWOAR而結合於對應行之感測放大器SA之輸出端。即，總體位元線GBL對應於運算子單元子陣列區塊OAR0-OAR31中之位元線RBL以及互補位元線ZRBL之各組而設置，且於各運算子單元子陣列區塊OAR0-OAR31中，經由開關SWOAR而結合於與對應之位元線RBL以及互補位元線ZRBL分別結合的數個感測放大器SA之輸出端。
開關SWOAR，於讀出資料時根據子陣列選擇信號而選擇性地成為導通狀態，且於導通時將對應之感測放大器SA之輸出信號傳送至對應之總體位元線RBL。作為該感測放大器SA之構成，則利用圖84所示之構成。開關SWOAR對應於開關550、552以及區塊讀出閘CSG。因此，於資料為“1”時自感測放大器SA供給電流，於資料為“0”時則不會對總體位元線GBL之電位帶來影響。
感測放大器SA對流經位元線RBL之電流、與流經對應之互補位元線ZRBL之電流進行比較，並根據該比較結果使電流經由開關SWOAR而流至對應之總體位元線GBL。
比較放大電路GRA對流經對應之總體位元線GBL之電流進行檢測，並輸出基於檢測出之電流量之信號。即，比較放大電路GRA對總體位元線GBL之電位、與經由開關MASW11所供給之基準電壓VREF3或者VREF4進行比較，並將基於比較結果之信號輸出至資料通路28中。
圖113所示之半導體信號處理裝置之其他構成，與圖89所示之半導體信號處理裝置之構成相同，對相對應之部分附上同一元件符號並省略其詳細說明。
首先，於半導體信號處理裝置中，對選擇一個運算子單元子陣列區塊OAR0之情形之讀出動作進行說明。
圖114係表示選擇一個運算子單元子陣列區塊OAR0之狀態之圖。圖114中，將運算子單元子陣列區塊OAR0中之開關SWOAR設為導通狀態，且將運算子單元子陣列區塊OAR1-OAR31中之開關SWOAR維持於斷開狀態。此時，經由開關MASW11將例如基準電壓VREF3供給至比較放大電路GRA。開關SWOAR之導通/斷開控制中，係利用指定運算子單元子陣列區塊之子陣列區塊位址。
圖115係一覽地表示圖114所示之連接狀態中，與總體位元線GBL連接之感測放大器SA的輸出信號組合之圖，圖116係表示讀出資料時，與流經總體位元線GBL之電流對應之讀出電位的關係圖。圖116中，縱軸表示總體位元線GBL之電位，橫軸表示時間。
圖115以及圖116中，當運算子單元子陣列區塊OAR0中之感測放大器SA之輸出信號為“1”時(狀態ST1)，流經總體位元線GBL之電流變大，且總體位元線GBL之電位大於基準電壓VREF3。此時，比較放大電路GRA輸出例如資料“1”。
另一方面，當運算子單元子陣列區塊OAR0中之感測放大器SA之輸出信號為“0”時(狀態ST2)，流經總體位元線GBL之電流變小，且總體位元線GBL之電位小於基準電壓VREF3。此時，比較放大電路GRA輸出例如資料“0”。因此，當選擇一個運算子單元子陣列時，將生成與感測放大器SA之輸出信號對應之二值信號。
其次，於半導體信號處理裝置中，對選擇兩個運算子單元子陣列區塊OAR0以及OAR31之情形之讀出動作進行說明。
圖117係表示選擇兩個運算子單元子陣列區塊OAR0以及OAR31之狀態之圖。圖117中，將運算子單元子陣列區塊OAR0以及OAR31中之開關SWOAR分別設為導通狀態，且將運算子單元子陣列區塊OAR1-OAR30中之開關SWOAR設為斷開狀態。此時，經由開關MASW11將基準電壓VREF3或者VREF4供給至比較放大電路GRA。
圖118係一覽地表示與總體位元線GBL連接之感測放大器SA之輸出信號之組合的圖，圖119係表示讀出資料時，與流經總體位元線GBL之電流對應之讀出電位之關係圖。圖119中，縱軸表示總體位元線GBL之電位，橫軸表示時間。
圖118以及圖119中，當運算子單元子陣列區塊OAR0以及OAR31各自之感測放大器SA之輸出信號均為“1”時(狀態ST1)，流經總體位元線GBL之電流I0+I1為最大。
另一方面，當運算子單元子陣列區塊OAR0以及OAR31各自之感測放大器SA之輸出信號均為“0”時(狀態ST4)，流經總體位元線GBL之電流量I0＋I1為最小。
又，當運算子單元子陣列區塊OAR0以及OAR31各自之感測放大器SA之輸出信號之一方為“0”而另一方為“1”時(狀態ST2及狀態ST3)，則有狀態ST1時之總體位元線GBL之電流量與狀態ST4時之總體位元線GBL之電流量間的電流流經總體位元線GBL。因此，總體位元線GBL之電位成為狀態ST1以及ST4之間的電位。
將基準電壓VREF3設定於狀態ST1時之總體位元線GBL之電位、與狀態ST2以及ST3時之總體位元線GBL之電位之間，且藉由開關MASW11，而將基準電壓VREF3供給至比較放大電路GRA。
於選擇該基準電壓VREF3之狀態下，比較放大電路GRA於狀態ST1時輸出資料“1”，而於狀態ST2～ST4時輸出資料“0”。即，比較放大電路GRA輸出運算子單元子陣列區塊OAR0以及OAR31中之運算結果之AND運算結果。
另一方面，將基準電壓VREF4設定於狀態ST4時之總體位元線GBL之電位、與狀態ST2以及ST3時之總體位元線GBL之電位之間，且藉由開關MASW11、而將基準電壓VREF4供給至比較放大電路GRA。
該狀態下，比較放大電路GRA於狀態ST1～ST3時輸出資料“1”，而於狀態ST4時輸出資料“0”。即，比較放大電路GRA輸出運算子單元子陣列區塊OAR0以及OAR31中之運算結果之OR運算結果。
如此，本實施形態13之半導體信號處理裝置中，可對數個運算子單元子陣列區塊中之運算結果，進一步執行OR運算以及AND運算。
圖120係表示本實施形態13之半導體信號處理裝置所進行之LUT運算之圖。圖120中，運算子單元子陣列區塊OAR31中之子記憶體陣列MLA之入口(Entry)i上的各單位運算子單元之記憶資料行係“1010101010101”，入口(Entry)j上之各單位運算子單元之記憶資料行係“0101010101010”。運算子單元子陣列區塊OAR0中之子記憶體陣列MLA之入口(Entry)k上之各單位運算子單元之記憶資料行係“0011001100110”。
當選擇運算子單元子陣列區塊OAR31中之入口i以及運算子單元子陣列區塊OAR0中之入口k，且選擇基準電壓VREF4作為基準電壓並選擇AND運算之情形時，資料DOUT成為“0010001000100”。
半導體信號處理裝置中，若將運算子單元陣列10中之運算子單元子陣列區塊OAR數設為m，且將各運算子單元子陣列區塊OAR中之入口數設為n，則所生成之資料行成為m×n×2＋m×n×2×(m-1)×n×2÷2×2(於單位運算子單元UOE中選擇一個SOI電晶體之情形時)。
其中，上述式中，第1項係如下情形之組合數，即自m個運算子單元子陣列區塊OAR中選擇1個運算子單元子陣列區塊OAR，並自所選擇之運算子單元子陣列區塊OAR之n個入口中選擇1個入口，且選擇SOI電晶體NQ1以及NQ2之任一者。第2項係如下情形之組合數，即自m個運算子單元子陣列區塊OAR中選擇2個運算子單元子陣列區塊OAR，並分別自所選擇之兩個運算子單元子陣列區塊OAR之n個入口中選擇1個入口，選擇SOI電晶體NQ1以及NQ2之任一者，且選擇運算子單元子陣列區塊彼此之AND運算以及OR運算。
因此，根據本實施形態13，即便不設置組合邏輯運算電路，亦可根據總體位元線之電位以及基準電壓執行組合邏輯運算，且與實施形態12相同，可擴大假想入口空間而又不會導致陣列面積增大。
基準電壓VREF3以及VREF4之選擇係根據由指令CMD所指定之運算內容並藉由控制電路30而執行。作為將運算子單元子陣列區塊以兩個平行之方式驅動為選擇狀態之構成，可利用一示例之以下構成。即，藉由將子陣列區塊位址之最低位元設為退縮狀態，而可將鄰接之運算子子陣列區塊平行地驅動為選擇狀態。為能平行地選擇任意之運算子單元子陣列區塊，對各子陣列區塊OAR設有鎖存電路，該鎖存電路於選擇來自子陣列區塊解碼器之運算子單元子陣列區塊選擇信號時進行鎖存，而以連續時序供給子陣列區塊位址，並於區塊解碼器中靜態地執行解碼動作。利用與所謂之記憶體觸排(bank)構成之觸排選擇電路相同的構成。
[實施形態14]
圖121係概略性地表示本發明之實施形態14之半導體信號處理裝置之構成圖。圖121中，運算子單元子陣列區塊OAR具有控制旗標欄位615a以及資料欄位615b。圖121中代表性地表示一個運算子單元子陣列區塊OAR，但該圖121所示之半導體信號處理裝置中，於子記憶體陣列(MLA)之既定數之運算子單元子陣列區塊中，設有控制欄位615a以及資料欄位615b。與子記憶體陣列(MLA)之各入口對應之數個單位運算子單元UOE記憶有控制旗標(A-D)以及資料。儲存控制旗標之單位運算子單元以及記憶資料之單位運算子單元於1個入口處對應於各欄位而配置。
分割成該控制欄位615a以及資料欄位615b之運算子單元子陣列區塊OAR亦可配置於運算子單元陣列(20)之既定位置上，又，所有子陣列區塊亦可被分割成控制欄位615a以及資料欄位615b。只要根據所應用之用途適當地規定該控制欄位615a以及資料欄位61b之構成即可。
該半導體信號處理裝置具備控制用解碼器613代替圖89所示之半導體信號處理裝置之控制電路30。控制用解碼器613接受自運算子單元子陣列區塊OAR之控制欄位615a讀出之控制旗標(A-D)，並對其進行解碼後，將該解碼結果輸出至列選擇驅動電路22。
藉由列選擇驅動電路22而選擇與位址信號對應之入口，並讀出所選擇之入口之控制旗標以及資料。列選擇驅動電路22根據自控制用解碼器613接受到之解碼結果，選擇性地進行解碼動作而選擇運算子單元子陣列區塊OAR中之1個或者數個入口。利用該控制欄位615a中所儲存之控制旗標而控制運算處理，藉此實現更高度且複雜之運算處理。
本發明之實施形態14之半導體信號處理裝置之其他構成，與圖89所示之半導體信號處理裝置之構成相同。即，單位運算子單元具有圖1至3所示之構成，又，配置有感測放大器、主放大電路以及資料通路。
圖122係規定本實施形態14之半導體信號處理裝置作為計數器而進行動作時之動作順序的流程圖。以下參考圖122，對圖121所示之半導體信號處理裝置之計數器動作進行說明。
圖122中，首先對各運算子單元子陣列區塊OAR中之子記憶體陣列MLA進行重置(步驟SS1)。於該重置時，對單位運算子單元UOE均寫入資料“0”。
其次，對各運算子單元子陣列區塊OAR中之子記憶體陣列MLA寫入具有既定型式之資料以及控制旗標(步驟SS2)。供給計數值作為資料，且儲存有控制成為對應之計數值時繼而將要執行之動作的編碼作為控制旗標。於控制旗標A為“1”時指定連續計數動作(遞增計數)。於控制旗標B為“1”時指定自初始值起重複進行計數動作。控制旗標C通知計數值達到既定值。控制旗標D係用以擴展計數器而準備。
繼而，自所指定之計數值開始進行計數。即，選擇與根據位址信號所指定之初始位址對應之入口，自所選擇之入口讀出資料以及控制旗標(步驟SS3)。讀出之資料對應於計數值。
當讀出之計數值為既定值之情形時，將對應之控制旗標C設定為“1”，此時將表示平行讀出之控制旗標C為1之資料輸出至未圖示之CPU(Central Processing Unit，中央處理單元)等(步驟SS4)。外部之CPU等處理裝置根據該控制旗標C而檢測出計數值已達到既定值。而於計數值未達到既定值時，並不將控制旗標C通告給外部之處理裝置，而是執行下一步驟SS5之處理。
步驟SS5中對控制旗標B之值進行判定。即，步驟SS5中，於當前所選擇之入口之控制旗標B為0時(步驟SS5中為NO)、且控制旗標A為1時(步驟SS6中為YES)，則進行遞增計數(步驟SS7)。即，對位址進行更新，並選擇當前所選擇之入口之下一入口。
另一方面，於當前所選擇之入口之旗標B為1時(步驟SS5中為YES)，不管控制旗標A之值如何均對計數值進行重置，(步驟SS8)，並返回至步驟SS3再次進行計數動作。即，將位址重置為初始值，再次選擇與初始位址對應之入口，而重複進行計數動作。
另一方面，步驟SS5中，於當前所選擇之入口之控制旗標B為0時(步驟SS5中為NO)，則參考控制旗標A之值(步驟SS6)。於控制旗標A為0時(步驟SS6中為NO)，則結束計數動作。
因此，根據控制旗標之值可設定計數範圍以及期間，且可於內部實現時脈週期數之監控等處理。該計數動作係由圖121所示之控制用解碼器613對控制旗標A-D進行解碼後，根據該解碼結果執行重置或者遞增等之位址控制。
圖123表示本實施形態14之半導體信號處理裝置作為8位元計數器而進行動作時，控制欄位以及資料欄位之儲存資料之一示例的圖。以下參考圖123，對圖122所示之計數器動作加以具體說明。
首先，對各運算子單元子陣列區塊OAR中之子記憶體陣列MLA進行重置(步驟SS1)後，寫入圖123所示之資料以及控制旗標(步驟SS2)。即，8位元計數值<7：0>於每個入口上遞增地儲存於資料欄位上，且控制旗標A-D對應於各計數值而儲存於各入口之控制欄位上。
其次，自所指定之計數值開始進行計數。即，藉由列選擇驅動電路22而選擇與所指定之初始位址0對應之入口，自所選擇之入口之資料欄位以及控制欄位讀出資訊(步驟SS3)。該位址0之入口之資料行中，資料欄位為“00000001”，控制旗標A為“1”，控制旗標B為“0”，控制旗標C為“0”，控制旗標D為“0”。再者，控制旗標D係用作例如於下一段中追加有計數器時之計數開始觸發。
其次，與當前所選擇之位址0對應之入口中，旗標B為0(步驟SS5中為NO)，且旗標A為1(步驟SS6中為YES)，故而進行遞增計數(步驟SS7)。即，選擇與當前所選擇之位址0之下一位址1對應的入口，並讀出對應之內容。
直至位址253為止，控制旗標A以及B之值分別為“1”以及“0”，遞增計數重複至位址254為止(步驟SS3-SS8)。自位址254所指定之入口讀出資料行。於自與該位址254對應之入口所讀出之資料行中，資料欄位為“11111111”，控制旗標A為“1”，控制旗標B為“1”，控制旗標C為“1”，控制旗標D為“0”。
而且，計數值為既定值之“11111111”，且當前所選擇之入口之控制旗標C為1，故而將表示該控制旗標C為1之資料輸出至未圖示之CPU等(步驟SS4)。
繼而，因當前所選擇之入口之旗標B為1(步驟SS5中為YES)，故而對計數值進行重置(步驟SS8)。即，再次選擇與初始位址0對應之入口。
因將控制旗標C供給至未圖示之CPU，且於該CPU中完成既定處理後停止計數動作，故而根據自CPU供給之指令將位址設定為位址255。讀出該位址255之入口之內容。根據該位址255之入口之控制旗標A以及B之值“0”，使計數動作停止。因此，可根據處理內容重複執行計數動作，從而可確保處理之靈活性。
當預先規定有處理序列以及處理時間時，將某計數值(例如位址254)之入口之控制旗標A以及B設定為“0”，且將控制旗標C設定為“1”。藉此，當到達該某計數值(例如位址254)時便停止計數動作，又，藉由控制旗標C而通知外部之CPU已經過既定期間。可將該計數器作為看門狗計時器等而利用。
如上所述，本實施形態14之半導體信號處理裝置中，LUT運算器自身中儲存有處理順序(連續計數動作以及計數動作之重複及停止)，根據該處理順序，於LUT運算器中循環進行資料讀出動作。藉此，可實現計數器動作等之更複雜之運算功能。又，於並非藉由計數器動作而是根據外部位址向既定入口進行存取時，亦可構成為使以下之處理動作停止。
[實施形態15]
圖124係表示本發明之實施形態15之半導體信號處理裝置中所使用之單位運算子單元之電性等效電路圖。該圖124所示之單位運算子單元UOE與本實施形態1之單位運算子單元UOE之構成的不同之處在於：SOI電晶體PQ1以及PQ2各自之閘極分別結合於寫入字元線WWLA以及WWLB。
寫入字元線WWLA對應於單位運算子單元行而設置，且於Y方向上延伸配置，即與讀出位元線RBL平行地配置。又，寫入字元線WWLB對應於單位運算子單元列而設置，且於X方向上延伸配置，即與讀出位元線RBL正交配置。
當設定來自寫入埠WPRTA之寫入、即SOI電晶體NQ1之臨限值電壓時，將寫入字元線WWLA驅動為選擇狀態，使SOI電晶體PQ1導通。又，當設定來自寫入埠WPRTB之寫入、即SOI電晶體NQ2之臨限值電壓時，將寫入字元線WWLB驅動為選擇狀態，使SOI電晶體PQ2導通。
該圖124所示之單位運算子單元UOE之其他構成，與圖1所示之單位運算子單元之構成相同，對相對應之部分附上同一元件符號並省略其詳細說明。該圖124所示之單位運算子單元之構成，與圖80所示之單位運算子單元之構成相同，但是，寫入字元線WWLA之配置不同於圖80所示之單位單元之構成。
圖125係概略性地表示圖124所示之單位運算子單元之平面布局圖。圖125中，於以虛線包圍之區域中形成有P型電晶體。於該P型電晶體形成區域，高濃度P型區域651a以及651b沿Y方向對齊配置。P型區域651a以及651b之間配置有N型區域652a。相對於該P型區域651b而於Y方向上對齊地配置有P型區域654a。
又，高濃度P型區域651c以及651d沿著Y方向對齊配置。P型區域651c以及651d之間，配置有N型區域652b。相對於該P型區域651c而於Y方向上對齊地配置有P型區域654b。
於P型電晶體形成區域外部，與P型區域651b、654a、654b以及651c鄰接地配置有高濃度N型區域653a、653b以及653c。N型區域653a以及653b之間，自P型電晶體形成區域延伸配置有P型區域654a，又，N型區域653b以及653c之間，自P型電晶體形成區域延伸配置有P型區域654b。
N型區域652a上，於X方向上延伸配置有閘極電極配線655a，而P型區域654a上配置有閘極電極配線655b。又，N型區域652b上，於X方向上延伸配置有閘極電極配線655d，且於P型區域654b上配置有閘極電極配線655c。圖125中表示的是該等閘極電極配線655a、655b、655c以及655d僅於單位運算子單元UOE內之區域上延伸，但該等係連續地沿著X方向延伸配置。
於X方向上連續地延伸配置有第1金屬配線656a，與第1金屬配線656a相鄰且隔開而於X方向連續地延伸配置有第1金屬配線656b。與第1金屬配線656b相鄰且隔開而於X方向上連續地延伸配置有第1金屬配線656c。與第1金屬配線656c相鄰且隔開，同時與閘極電極配線655c對齊而於X方向上連續地延伸配置有第1金屬配線656d，又，與第1金屬配線656d相鄰且隔開，同時與閘極電極配線655d對齊而於X方向上連續地延伸配置有第1金屬配線656e。
第1金屬配線656a經由接點/通孔658b以及中間第1配線與P型區域651a連接。第1金屬配線656b經由接點/通孔658c與下層之N型區域653a電性連接而構成源極線SL。與閘極電極配線655b鄰接配置之第1金屬配線656c於未圖示之區域上與閘極電極配線655b電性連接而構成讀出字元線RWLA。第1金屬配線656d於未圖示之區域上與閘極電極配線655c電性連接而構成讀出字元線RWLB。第1金屬配線656e於未圖示之區域上與閘極電極配線655d電性連接而構成寫入字元線WWLB。
於各活性區域(電晶體形成區域)之邊界區域上，沿著Y方向連續地延伸配置有第2金屬配線657a-657d。第2金屬配線657a經由接點/通孔658e以及中間第1配線與N型區域653c電性連接，第2金屬配線657b經由接點/通孔658d以及中間第1配線與N型區域653b電性連接。第2金屬配線657c經由接點/通孔658f以及中間第1配線與P型區域651d連接。第2金屬配線657d經由接點/通孔658a以及中間第1配線與閘極電極配線655a電性連接，而構成寫入字元線WWLA。
第2金屬配線657a以及657b分別經由讀出埠傳送輸出資料DOUTB以及DOUTA，第1金屬配線656a以及第2金屬配線657c經由寫入埠分別傳送輸入資料DINA及DINB。即，第2金屬配線657a以及657b分別構成圖124所示之讀出埠RPRTB以及RPRTA，第1金屬配線656a以及第2金屬配線657c分別構成圖124所示之寫入埠WPRTA以及WPRTB。
於該圖125所示之平面布局中，由P型區域651a以及651b、N型區域652a及閘極電極配線655a構成P通道SOI電晶體PQ1，且由P型區域651c以及651d、N型區域652b及閘極電極配線655d構成P通道SOI電晶體PQ2。由N型區域653a以及653b、P型區域654a及閘極電極配線655b構成N通道SOI電晶體NQ1。由N型區域653b以及653c、P型區域654b及閘極電極配線655c構成N通道SOI電晶體NQ2。
即，P型區域651c結合於寫入埠WPRTA，N型區域653a結合於源極線SL，N型區域653b結合於讀出埠RPRTA。N型區域653a以及653b間之P型區域654a構成SOI電晶體NQ1之主體區域。P型區域654a鄰接於高濃度P型區域651b而配置，因此，P型區域651b以及654a處於電性連結之狀態。又，N型區域652a構成SOI電晶體PQ1之主體區域。
於SOI電晶體PQ1之主體區域(N型區域)652a表面上形成有通道，藉此自寫入埠WPRTA傳送之電荷經由P型區域651b而傳送至P型區域654a中並儲存起來。將SOI電晶體NQ1之主體區域之電壓設定為與寫入資料對應之電壓位準，且將其臨限值電壓設定為與記憶資料對應之位準。N型區域653b構成預充電節點，不管P型區域654a之電壓位準如何，均將區域654a以及653b間之PN接面維持於未導通之電壓位準。又，源極線SL通常維持於電源電壓VCC位準，以防止主體區域與源極線間之PN接面導通。
於讀出資料時，對形成於SOI電晶體NQ1之主體區域上之閘極電極配線施加邏輯高位準之電壓。藉由該閘極電極之施加電壓，而於P型區域654a表面上選擇性地根據記憶資料而形成有通道，從而與記憶資料對應之電流自源極線SL流至讀出埠RPRTA。藉由對該電流進行檢測而讀出資料。主體區域(P型區域)654a中所儲存之電荷維持於保存狀態，從而可非揮發性地記憶資料。
又，僅對來自源極線SL之與SOI電晶體NQ1以及NQ2之臨限值電壓對應之電流量進行檢測，便可高速地進行資料之讀出。
圖126係概略性地表示本實施形態15之半導體信號處理裝置之整體構成圖。圖126中，實施形態15之半導體信號處理裝置，與實施形態1之半導體信號處理裝置相比，進一步具備設於運算子單元子陣列區塊OAR0與主放大電路24之間的行選擇驅動電路670。行選擇驅動電路670包含對應於單位運算子單元行而設置之數個寫入驅動器WWADV。資料通路28包含對應於單位運算子單元行而設置之數個寫入資料驅動器WDATBDV。列驅動電路XDR包含對應於單位運算子單元列而設置之數個寫入驅動器WWBDV、數個讀出驅動器RWADV、數個讀出驅動器RWBDV以及數個寫入資料驅動器WDATADV。
寫入驅動器WWADV將與應選擇之單位運算子單元UOE所屬之行對應之總體寫入字元線WWLA<i>驅動為選擇狀態。寫入字元線驅動器WWBDV將與應選擇之單位運算子單元UOE所屬之列對應之寫入字元線WWLB驅動為選擇狀態。讀出驅動器RWADV以及讀出驅動器RWBDV將與應選擇之單位運算子單元列對應之讀出字元線RWLA以及RWLB分別驅動為選擇狀態。
總體寫入字元線WWLA<i>對應於各單位運算子單元行而共通地配置於運算子單元子陣列OAR0-OAR31中。如下文所說明般，對運算子單元子陣列OAR配置有子區塊選擇電路，於選擇之子陣列區塊中執行資料之寫入。
圖127係更具體地表示圖126所示之運算子單元子陣列區塊OAR之構成圖。圖127中代表性地表示運算子單元陣列20中所包含之運算子單元子陣列區塊OAR0以及OAR1。
圖127中，運算子單元子陣列區塊OAR0以及OAR1各自包含相鄰於感測放大器帶38而配置之子寫入字元線驅動器帶675。子寫入字元線驅動器帶675包含對應於單位運算子單元行而設置之數個AND閘GBS。又，運算子單元子陣列區塊OAR0以及OAR1各自包含對應於單位運算子單元行而設置之數條局部寫入字元線LCWWLA。局部寫入字元線LCWWLA相當於圖124以及圖125所示之寫入字元線WWLA。列選擇驅動電路22包含對應於運算子單元子陣列區塊OAR而設置之數個子陣列區塊選擇驅動器BSDV。
AND閘GBS將表示寫入字元線WWLA上之信號與子陣列區塊選擇驅動器BSDV之輸出信號之邏輯積運算結果的信號，輸出至局部寫入字元線LCWWLA。
列選擇驅動電路22對與應選擇之運算子單元子陣列區塊OAR對應之子陣列區塊選擇驅動器BSDV進行賦能，將應選擇之運算子單元子陣列區塊OAR中之局部寫入字元線LCWWLA驅動為選擇狀態。藉此，可選擇任意之運算子單元子陣列區塊。
圖128係概念性地表示本實施形態15之半導體信號處理裝置動作中之資料流程圖。以下參考圖128，對本發明之實施形態15之半導體信號處理裝置之動作進行說明。
圖128中，首先使用B埠之寫入字元線WWLB以及B埠之資料線DINB，將資料DINB[m：0]作為屏蔽位元資料而寫入至運算子單元陣列20中。例如，將資料行“11111111”寫入至運算子單元子陣列區塊OAR31之單位運算子單元列<0>中之數個SOI電晶體NQ2，且將資料行“10101010”寫入至單位運算子單元列<1>中之數個SOI電晶體NQ2，將資料行“11110000”寫入至單位運算子單元列<2>中之數個SOI電晶體NQ2。於寫入該屏蔽資料位元時，將對應於寫入對象之單位運算子單元列而配置之寫入字元線WWLB<i>驅動為選擇狀態，使對應之列之單位運算子單元UOE之電晶體PQ2平行成為導通狀態，並將資料寫入至電晶體NQ2之主體區域中。
其次，使用寫入字元線WWLA以及資料線DINA，將資料DINA[n：0]作為字元平行資料而寫入至運算子單元陣列10中。字元平行資料係由數個字元之同一位置之位元所構成之資料。利用總體寫入字元線WWLA以及區塊選擇信號，將資料DINA[n：0]傳輸至資料線DINA上，對選擇子陣列區塊OARi內於Y方向(行方向)上對齊之單位運算子單元UOE之電晶體NQ1平行地執行資料之寫入。因此，將寫入字元線WWLA依序驅動為選擇狀態並寫入所有資料DINA[n：0]之後，將資料字元<0>之各位元儲存於單位運算子單元列<0>中，且將資料字元<1>之各位元儲存於列<1>中。例如，將任意資料字元<0>之位元以位元串列方式寫入至運算子單元子陣列區塊OAR31之單位運算子單元列<0>之SOI電晶體NQ1中。
將讀出字元線RWLA<0>以及RWLB<0>驅動為選擇狀態，將運算子單元子陣列區塊OAR31之單位運算子單元列<0>中之SOI電晶體NQ1以及NQ2選為讀出對象，且選擇AND運算。於圖128所示之記憶態樣下，單位運算子單元列<0>之屏蔽資料位元均為“1”，且經由資料匯流排DOUTB，將寫入至單位運算子單元列<0>中之數個SOI電晶體NQ1之資料字元<0>的資料行作為資料DOUT[m：0]而讀出。
又，將運算子單元子陣列區塊OAR31之單位運算子單元列<1>中之SOI電晶體NQ1以及NQ2選為讀出對象，且選擇AND運算。由此，將寫入至單位運算子單元列<1>中之數個SOI電晶體NQ1之資料行之奇數位元(寫入有屏蔽資料位元“0”之單位運算子單元)被屏蔽的資料行，作為資料DOUT[m：0]而讀出。
又，對選擇讀出字元線RWLA以及RWLB進行更新，將運算子單元子陣列區塊OAR31之單位運算子單元列<2>中之SOI電晶體NQ1以及NQ2選為讀出對象，且選擇該等之AND運算。將寫入至單位運算子單元列<2>之數個SOI電晶體NQ1之資料行的高位4位元被屏蔽位元“0”屏蔽的資料行，作為資料DOUT[m：0]而讀出。
如上所述，本發明之實施形態15中，若對半導體信號處理裝置自Y方向輸入屏蔽位元資料行，且自X方向輸入字元平行資料行(DINA[n：0])，則會將所期望之位元屏蔽掉而將位元平行資料行(DOUTB[m：0])以字元串列態樣輸出。藉此，於半導體積體電路裝置中可在進行資料行之正交轉換之同時對既定位元施加屏蔽。
[實施形態16]
圖129係概略性地表示本發明之實施形態16之半導體信號處理裝置中所使用之記憶體單元之剖面構造圖。如圖129所示，本實施形態16中利用有MRAM(magnetoresistive random access memory，磁性隨機存取記憶體)單元。圖129中表示運算子單元陣列20中呈行列狀配置之數個記憶體單元中，分別配置於第i記憶體單元列<i>、第j記憶體單元列<j>以及第k記憶體單元列<k>上之記憶體單元MCI、MCJ以及MCK的構造。本實施形態16中，平行選擇最大之三個記憶體單元列。該等記憶體單元MCI、MCJ以及MCK各自係由一個電晶體以及一個MTJ(magnetic tunnel junction，磁性隧道接面)元件構成之MRAM單元。
圖129中，於半導體基板區域700表面上隔開配置有高濃度N型雜質區域702I、704I、702J、704J、702K、704K。於雜質區域702I以及704I間之通道形成區域703I上，介隔未圖示之閘極絕緣膜而形成有閘極電極705I。同樣，於雜質區域702J以及704J間之通道形成區域703J上，介隔未圖示之閘極絕緣膜而形成有閘極電極705J。又，於雜質區域702K以及704K間之通道形成區域703K上，介隔未圖示之閘極絕緣膜而形成有閘極電極705K。
藉由雜質區域702I以及704I、與閘極電極705I形成記憶體單元MCI之存取電晶體。閘極電極705I構成讀出字元線RWLi。於記憶體單元MCI之上層、對應於存取電晶體而設有可變磁阻元件(MTJ元件)MTJI作為可變電阻元件。
可變磁阻元件MTJI具有磁化方向固定之固定層FXL、磁化方向會根據記憶資料而變更之自由層FRL、及該等固定層FXL與自由層FRL間之通道障壁層TBL。自由層FRL經由上部電極UELR結合於位元線BL。固定層FXL經由未圖示之下部電極連接於局部配線LII。局部配線LII藉由插塞706I以及707I、中間層配線708I而與雜質區域702I電性結合。於可變磁阻元件MTJI下部，在與中間層配線708I為相同配線層上配置有導線709I。該導線709I構成寫入字元線WWLi。
記憶體單元MCJ中，由雜質區域702J以及704J、與閘極電極705J形成存取電晶體。閘極電極705J構成其他讀出字元線RWLj。
又，於該記憶體單元MCJ之存取電晶體形成區域上部設有可變磁阻元件MTJJ。該可變磁阻元件MTJJ之構成與可變磁阻元件MTJI之構成相同，故而省略其元件符號。可變磁阻元件MTJJ經由局部配線LIJ、插塞706J以及707J、及中間層配線708J而與雜質區域702J電性結合。
於可變磁阻元件MTJJ之下部，在與中間層配線708J為同一配線層上配置有導線709J。導線709J構成其他寫入字元線WWLj。
又，記憶體單元MCK中，由雜質區域702K以及704K、與閘極電極705K形成存取電晶體。閘極電極705K構成其他讀出字元線RWLk。
又，於該記憶體單元MCK之存取電晶體形成區域上部設有可變磁阻元件MTJK。該可變磁阻元件MTJK之構成與可變磁阻元件MTJI之構成相同，故而省略其元件符號。可變磁阻元件MTJK經由局部配線LIK、插塞706K以及707K、及中間層配線708K與雜質區域702K電性結合。
於可變磁阻元件MTJK之下部，在與中間層配線708K為同一配線層上配置有導線709K。導線709K構成其他寫入字元線WWLk。
圖130係表示圖129所示之記憶體單元MCI、MCJ以及MCK之電性等效電路圖。圖130中，記憶體單元MCI包含於位元線BL與源極線SLI間串聯連接之存取電晶體ATI以及可變磁阻元件MTJI。記憶體單元MCJ包含於位元線BL與源極線SLJ間串聯連接之可變磁阻元件MTJJ以及存取電晶體ATJ。記憶體單元MCK包含於位元線BL與源極線SLK間串聯連接之可變磁阻元件MTJK以及存取電晶體ATK。圖130中表示的是源極線SLI、SLJ以及SLK配設於與位元線BL正交之方向上，但該等源極線SLI、SLJ以及SLK亦可與位元線BL平行地配設。源極線SLI、SLJ以及SLK與接地節點結合。
存取電晶體ATI、ATJ以及ATK分別響應於讀出字元線RWLi、RWLj以及RWLk之電位而選擇性地成為導通狀態。寫入字元線WWLi、WWLj以及WWLk分別與可變磁阻元件MTJI、MTJJ以及MTJK實體分離且磁性結合。
位元線BL根據流經寫入字元線WWLi、WWLj以及WWLk之電流所誘發之磁場，而設定可變磁阻元件MTJI、MTJJ以及MTJK之自由層FRL之磁化方向。
圖131A以及圖131B係概略性地表示可變磁阻元件之自由層以及固定層之磁化方向與其電阻值之關係圖。圖131A以及圖131B中，以箭頭表示磁化方向。如圖131A所示，當固定層FXL以及自由層FRL之磁化方向不同(反平行之情形)時，藉由磁阻效果而使得與流經可變磁阻元件之電流對應之電阻提高。此時，可變磁阻元件相對於電流成為高電阻狀態，而具有電阻值Rmax。
另一方面，如圖131B所示，當固定層FXL與自由層FRL之磁化方向一致時、即平行時，該可變磁阻元件相對於電流成為低電阻狀態，而具有電阻值Rmin。
當存取電晶體AT(ATI、ATJ、ATK)為導通狀態時，流經位元線BL以及源極線SL(SLI、SLJ)之電流量會根據可變磁阻元件MTJ(MTJI、MTJJ、MTJK)之電阻值而不同。藉由以未圖示之感測放大器對該電流量進行偵測，而讀出該記憶體單元MC(MCI、MCJ、MCK)之記憶資料。作為一示例，使電阻值Rmax之高電阻狀態對應於資料“0”，使電阻值Rmin之低電阻狀態對應於資料“1”。
於寫入資料時，將圖130所示之存取電晶體ATI、ATJ以及ATK維持於斷開狀態。電流沿既定方向流至寫入字元線WWL(WWLi、WWLj或者WWLk)而誘發磁場。電流沿與寫入資料對應之方向流經位元線BL。根據流經位元線BL之電流所誘發之磁場與流經寫入字元線WWL之電流所誘發之磁場的合成磁場，將可變磁阻元件MTJ之自由層FRL之磁化方向設定為相對於固定層之磁化方向為平行狀態或者為反平行狀態。根據該自由層之磁化方向設定可變磁阻元件MTJ之電阻狀態，而進行資料之寫入。
該記憶體單元MC之資料可根據可變磁阻元件之自由層之磁化方向而設定。只要不自外部施加使自由層之磁化方向反轉之因素，自由層FRL之磁化方向就不會變化。因此，記憶體單元MC可非揮發性地記憶資料。又，該自由層FRL之磁化方向係取決於位元線電流以及寫入字元線電流所誘發之磁場，於寫入時，並非如快閃記憶體般使電流流經通道絕緣膜等。因此，可避免層間絕緣膜劣化之問題，從而使可變磁阻元件之覆寫次數幾乎為無限大。
又，因該可變磁阻元件之自由層之磁化方向取決於流經位元線BL以及寫入字元線WWL之電流，故而可進行高速之寫入。又，資料讀出亦係根據流經位元線BL之電流量而進行，因此可高速地進行讀出。又，根據流經可變磁阻元件MTJI、MTJJ以及MTJK之電流之大小而進行資料之讀出，可變磁阻元件MTJI、MTJJ以及MTJK之自由層之磁化方向不會因讀出電流而反轉。因此，可非破壞性地讀出資料，無需如DRAM單元以及強介電體電容器般進行復原動作，從而可縮短資料讀出週期。
本實施形態16中，利用該MRAM單元之特長，並利用記憶體單元之記憶資料與未圖示之感測放大器之放大動作而執行運算操作。
圖132係概略性地表示本發明之第1實施形態之半導體信號處理裝置之記憶體單元之陣列內配置圖。圖132中代表性地表示有與兩個記憶體單元行對應之電路。
對記憶體單元MCI1以及MCI2配設有讀出字元線RWLi以及寫入字元線WWLi，而對記憶體單元MCJ1以及MCJ2設置有讀出字元線RWLj以及寫入字元線WWLj，且對記憶體單元MCK1以及MCK2設有讀出字元線RWLk以及寫入字元線WWLk。對記憶體單元MCI1以及MCI2設有於列方向延伸之源極線SLi。對記憶體單元MCJ1以及MCJ2設有於列方向上延伸之源極線SLj。對記憶體單元MCK1以及MCK2設有於列方向上延伸之源極線SLk。該等源極線SLi、SLj以及SLk經由共通源極線SLCM而結合於接地節點。
對應於記憶體單元行而配置有位元線BL，且對應於各記憶體單元行而配設有兩個虛擬單元DMCA以及DMCB。即，位元線BL1對應於記憶體單元MCI1、MCJ1以及MCK1而配置，虛擬單元DMCA1以及DMCB1連接於與該位元線成對之位元線ZBL1。記憶體單元MCI2、MCJ2以及MCK2連接於位元線BL2，虛擬單元DMCA2以及DMCB2連接於與該位元線BL2成對之位元線ZBL<2>。
對虛擬單元DMCA1以及DMCA2設有虛擬讀出字元線DRWL1、虛擬寫入字元線DWWL1以及虛擬源極線DSL1，且對虛擬單元DMCB1以及DMCB2設有虛擬讀出字元線DRWL2、虛擬寫入字元線DWWL2以及虛擬源極線DSL2。
虛擬單元DMCA1以及DMCA2之虛擬源極線DSL1，經由開關MSW1結合於供給有基準電壓VREF1之基準電位節點VREF1、或者供給有基準電壓VREF3之基準電位節點VREF3。
虛擬單元DMCB1以及DMCB2之虛擬源極線DSL2，經由開關MSW2而結合於供給有基準電壓VREF2之基準電位節點VREF2、或者供給有基準電壓VREF4之基準電位節點VREF4。該等虛擬單元DMCA1、DMCA2、DMCB1以及DMCB2均被設定為低電阻狀態，具有電阻值Rmin。
使基準電位節點VREF1以及VREF3之哪一個連接於虛擬源極線DSL1，或使基準電位節點VREF2以及VREF4之哪一個連接於虛擬源極線DSL2，將取決於如後述般對自記憶體單元MC讀出之資料所進行之運算的種類。又，因利用MRAM單元作為記憶體單元，故而將該等基準電壓VREF1-VREF4之電壓位準設定為與利用TTRAM單元之單位運算子單元時之基準電壓位準不同的電壓位準。於下文說明具體運算時一併對本實施形態16之基準電壓VREF1-VREF4之電壓位準加以說明。
對應於記憶體單元MC之行以及虛擬單元DMC之行而分別設有位元線BL以及ZBL。記憶體單元MCI1、MCJ1以及MCK1並聯結合於位元線BL1，虛擬單元DMCA1以及DMCB1結合於互補位元線ZBL1。記憶體單元MCI2、MCJ2以及MCK2並聯結合於位元線BL2，且虛擬單元DMCA2以及DMCB2結合於互補位元線ZBL2。
於讀出字元線RWLi、RWLj以及RWLk之一端，分別設有讀出驅動器RWDVI、RWDVJ以及RWDVK。於虛擬讀出字元線DRWL1以及DRWL2之一端，分別設有讀出驅動器DRWDV1以及DRWDV2。於寫入字元線WWLi、WWLj以及WWLk之一端，分別設有寫入驅動器WWDVI、WWDVJ以及WWDVK。於虛擬寫入字元線DWWL1以及DWWL2之一端，分別設有寫入驅動器DWWDV1以及DWWDV2。
讀出驅動器RWDVI、RWDVJ、RWDVK、DRWDV1以及DRWDV2於讀出資料時，將對應之讀出字元線驅動為選擇狀態。寫入驅動器WWDVI、WWDVJ、WWDVK、DWWDV1以及DWWDV2於寫入資料時，將對應之寫入字元線驅動為選擇狀態。
於位元線BL1以及ZBL1之一端，設有感測放大器SA1。又，於位元線BL1之兩端，分別設有寫入驅動器WDVA1以及WDVA2，又，於互補位元線ZBL<1>之兩端，分別設有寫入驅動器DWDVA1以及DWDVA2。寫入驅動器WDVA1以及WDVA2於寫入資料時，根據互補資料D以及/D而使電流流經位元線BL<1>。同樣，寫入驅動器DWDVA1以及DWDVA2亦根據互補資料DD以及/DD，使電流沿雙方向流經互補位元線ZBL<1>。該等寫入驅動器WDVA1、WDVA2、DWDVA1、以及DWDVA2由雙向驅動器構成，藉此可根據寫入資料使電流沿雙方向流經位元線BL<1>以及ZBL<1>，從而可對記憶體單元MCI1、MCJ1以及MCK1寫入資料。
同樣，於位元線BL<2>以及ZBL<2>之一端，設有感測放大器SA2。又，於位元線BL<2>之兩端，設有寫入驅動器WDVB1以及WDVB2，又，於互補位元線ZBL<2>之兩端，設有寫入驅動器DWDVB1以及DWDVB2。寫入驅動器WDVB1以及WDVB2於寫入資料時，根據互補資料D以及/D使電流流經位元線BL<2>。同樣，寫入驅動器DWDVB1以及DWDVB2亦根據互補資料DD以及/DD，使電流沿雙方向流經互補位元線ZBL<2>。該等寫入驅動器WDVB1、WDVB2、DWDVB1、以及DWDVB2由雙向驅動器構成，藉此可根據寫入資料使電流沿雙方向流經位元線BL<2>以及ZBL<2>，從而可對記憶體單元MCI2、MCJ2以及MCK2寫入資料。
然而，因將虛擬單元DMC設定為低電阻狀態，故而對於互補位元線ZBL所設置之寫入驅動器DWDVA1、DWDVA2、DWDVB1以及DWDVB2會因供給電流之方向為固定，而並不特別需要沿雙方向供給電流。
對應於各位元線對而設有該感測放大器SA、一對寫入驅動器WDV以及一對寫入驅動器DWDV。作為該寫入驅動器WDV之構成，只要利用通常之MRAM中之寫入驅動器即可，當以記憶體單元列為單位寫入資料時，並不特別需要對該寫入驅動器供給行選擇信號。當依序對每個位元線寫入資料時，根據行選擇信號對選擇行之寫入驅動器進行賦能。
再者，虛擬單元DMCA1、DMCA2、DMCB1以及DMCB2之虛擬源極線DSL1以及DSL2並不結合於接地節點，而是結合於基準電位節點VREF1～VREF4，其原因在於如下。即，於讀出資料時，當將該等基準電位節點之電壓VREF1～VREF4設定為所期望之值時，可將分別流經該等虛擬單元DMCA1、DMCA2、DMCB1以及DMCB2之電流量，設定為流經記憶體單元MCI、MCJ以及MCK之電流之中間值或者大於此中間值之值。
於運算處理時，如下文之詳細說明般，平行地選擇記憶體單元MCI、MCJ以及MCK，與該等記憶體單元之記憶資料對應之電流流經位元線BL。對於該位元線上之合成電流而調整基準電壓VREF1～VREF4之電壓位準，且調整流經互補位元線ZBL之虛擬單元電流，藉此執行所必需之運算。
於寫入資料時，依序選擇記憶體單元MCI、MCJ以及MCK，並藉由一對寫入驅動器WDV而寫入資料。於讀出資料時，將讀出字元線RWL<i>、RWL<j>以及RWL<k>平行驅動為選擇狀態，使記憶體單元MCI、MCJ以及MCK之可變磁阻元件MTJI、MTJJ以及MTJK並聯結合於位元線BL。
其次，對圖132所示之半導體信號處理裝置於選擇一個記憶體單元列<i>時之讀出動作進行說明。
圖133係一覽地表示記憶體單元MCI之記憶資料之組合之圖。如圖133所示，作為記憶體單元MCI之可變磁阻元件MTJI之電阻狀態之組合，存在兩種狀態。狀態S(0)時，記憶體單元MCI之可變磁阻元件MTJI為高電阻狀態H(Rmax)。狀態S(1)時，可變磁阻元件MTJI為低電阻狀態L(Rmin)。此處，使高電阻狀態對應於資料“0”，使低電阻狀態對應於資料“1”。
於寫入資料時，平行地選擇與記憶體單元列<i>對應之數個記憶體單元MCI，並設定各可變磁阻元件MTJI之電阻狀態。即，於寫入時，選擇寫入字元線WWL<i>，使用選擇行之位元線BL兩端上所配置之一對寫入驅動器WDV，使電流沿與寫入資料對應之方向流經選擇行之位元線BL。此時，於寫入字元線WWLI上，不管寫入資料之邏輯值如何，均使電流沿固定方向流過，又，因寫入字元線WWLI與記憶體單元實體分離，故而亦可執行將資料平行地寫入至選擇列<i>之記憶體單元中。
於讀出時，選擇記憶體單元列<i>上之數個記憶體單元MCI，使各可變磁阻元件MTJI平行結合於對應之位元線BL上。自感測放大器SA對各位元線供給電流。因此，於讀出時，來自感測放大器SA之讀出電流根據記憶體單元之記憶資料，自位元線BL經由各可變磁阻元件MTJI而流向源極線SL。
另一方面，於各記憶體單元行中，於讀出資料時選擇虛擬單元DMCA以及DMCB中之一個虛擬單元。即，選擇虛擬讀出字元線DRWL1以及DRWL2之任一者。該等虛擬單元DMCA以及DMCB為低電阻狀態L(Rmin)，具有電阻值Rmin。藉由選擇基準電壓VREF1～VREF4之電壓位準，而調整流經虛擬單元DMCA以及DMCB之電流量。此處，對如下情形進行說明：選擇虛擬讀出字元線DRWL1，從而選擇虛擬單元DMCA，又，藉由開關MSW而使虛擬單元DMCA連接於基準電位節點VREF1。
圖134係表示讀出資料時與流經位元線BL以及ZBL之電流對應之讀出電位的關係圖。圖134中，縱軸表示位元線BL以及ZBL之電位，橫軸表示時間。再者，於讀出資料之前，位元線BL以及ZBL藉由感測放大器而被預充電至既定電壓位準(讀出電壓位準)。
當記憶體單元MCI為狀態S(0)時，記憶體單元MCI(可變磁阻元件MTJI)為高電阻狀態，流經記憶體單元MCI之電流為最小之狀態。該情形時，位元線BL之電位下降為最緩慢。
另一方面，狀態S(1)時，記憶體單元MCI(可變磁阻元件MTJI)為低電阻狀態，大量電流自位元線BL流向源極線SL。因此，該情形時，位元線電位最快且大幅地下降。
又，虛擬單元DMCA為低電阻狀態L(Rmin)。記憶體單元MCI之源極線維持於接地電壓位準。因此，藉由將基準電壓VREF1設定為接地電壓以上之電壓位準，而可使流經虛擬單元DMCA之電流，大於在狀態S(0)時流經位元線BL之電流，且小於在狀態S(1)時流經位元線BL之電流。因此，可將選擇虛擬單元DMCA時之互補位元線ZBL之電位設定為狀態S(0)與狀態S(1)間的狀態。能以如下方式表示該情形時流經虛擬單元DMCA之電流Id1。
I1>Id1>Ih
其中，Ih以及I1分別表示流經高電阻狀態以及低電阻狀態之記憶體單元MC之電流。
藉由感測放大器SA而對位元線BL以及ZBL之電流進行差動放大後，讀出記憶體單元MCI之記憶資料。該情形時，感測放大器SA中，使用流經虛擬單元DMCA之電流作為基準值，而進行位元線電流之二值判斷。因此，感測放大器SA之輸出表示記憶體單元MCI之1位元記憶資料之邏輯值。
圖135係一覽地表示本實施形態16之半導體信號處理裝置之感測放大器SA之輸出信號與記憶體單元MCI之記憶狀態的對應關係圖。
如圖135所示，狀態S(0)時，可變磁阻元件MTJI為高電阻狀態H(Rmax)，記憶有資料“0”。該狀態下，如圖134所示，位元線BL之電流小於互補位元線ZBL之電流，且位元線BL之電位高於互補位元線ZBL之電位。此時，感測放大器之輸出信號成為“1”。
狀態S(1)時，記憶體單元MCI為低電阻狀態L(Rmin)，記憶有資料“1”。該狀態下，如圖134所示，位元線BL之電流大於互補位元線ZBL之電流，且位元線BL之電位低於互補位元線ZBL之電位。此時，感測放大器之輸出信號成為“0”。
因此，自感測放大器輸出記憶體單元MCI之記憶資料之NOT運算結果。
其次，對半導體信號處理裝置101於選擇兩個記憶體單元列<i>以及<j>時之讀出動作進行說明。
圖136係一覽地表示列<i>以及<j>上之記憶體單元MCI以及MCJ之記憶資料之組合的圖。如圖136所示，作為記憶體單元MCI以及MCJ之可變磁阻元件MTJI以及MTJJ之電阻狀態之組合，存在四種狀態。狀態S(0，0)時，記憶體單元MCI以及MCJ之可變磁阻元件MTJI以及MTJJ均為高電阻狀態H(Rmax)。狀態S(1，0)時，可變磁阻元件MTJI以及MTJJ分別為低電阻狀態L(Rmin)以及高電阻狀態H(Rmax)。此處，使高電阻狀態對應於資料“0”，使低電阻狀態對應於資料“1”。
狀態S(0，1)時，可變磁阻元件MTJI以及MTJJ分別為高電阻狀態H(Rmax)以及低電阻狀態L(Rmin)。狀態S(1，1)時，可變磁阻元件MTJI以及MTJJ均為低電阻狀態L(Rmin)。
於寫入資料時，單獨選擇與記憶體單元列<i>對應之數個記憶體單元MCI、及與記憶體單元列<j>對應之數個MCJ，且設定各可變磁阻元件MTJI以及各可變磁阻元件MTJJ之電阻狀態。即，於寫入時，依序選擇寫入字元線WWL<i>以及WWL<j>，使用圖132所示之各位元線之兩端上所配置之一對寫入驅動器WDV，使電流沿與寫入資料對應之方向流經各位元線BL。
於讀出時，平行地選擇與記憶體單元列<i>對應之數個記憶體單元MCI、以及與記憶體單元列<j>對應之數個記憶體單元MCJ，且使可變磁阻元件MTJI以及可變磁阻元件MTJJ之各組平行地結合於各位元線BL。因此，讀出時，流經可變磁阻元件MTJI以及可變磁阻元件MTJJ之各組之電流之合成電流將流經各位元線BL。
另一方面，於各記憶體單元行中，於讀出資料時選擇虛擬單元DMCA以及DMCB中之一個虛擬單元。即，選擇虛擬讀出字元線DRWL1以及DRWL2之任一者。該等虛擬單元DMCA以及DMCB為低電阻狀態L(Rmin)，具有電阻值Rmin。藉由選擇基準電壓VREF1～VREF4之電壓位準而調整流經虛擬單元DMCA以及DMCB之電流量。
圖137係表示讀出資料時可變磁阻元件與位元線以及互補位元線之連接態樣之圖。圖137中，記憶體單元MCI以及MCJ並聯連接。於讀出資料時，平行地選擇存取電晶體ATI以及ATJ，而可變磁阻元件MTJI以及MTJJ使與記憶資料對應之電流II以及IJ於位元線BL與接地節點之間平行地流過。虛擬單元DMC(DMCA或者DMCB)使與基準電壓VREF(VREF1～VREF4之任一者)之電壓位準對應之電流ID流至互補位元線ZBL。根據該等位元線之合成電流II+IJ與互補位元線ZBL之虛擬單元電流ID之大小而執行資料之讀出。
圖138係表示讀出資料時，與流經位元線BL以及ZBL之電流對應之讀出電位之關係圖。圖138中，縱軸表示位元線BL及ZBL之電位，橫軸表示時間。
當記憶體單元MCI以及MCJ為狀態S(0，0)時，記憶體單元MCI以及MCJ均為高電阻狀態，流經記憶體單元MCI以及MCJ之電流為最小之狀態。該情形時，位元線BL之電位下降得最緩慢。此處，於讀出資料時，位元線BL以及ZBL藉由感測放大器而被預充電至既定電壓位準(讀出電壓位準)。
另一方面，於狀態S(1，1)時，記憶體單元MCI以及MCJ均為低電阻狀態，大量電流自位元線BL流向源極線SL。因此，該情形時，位元線之電位最快且大幅地下降。
狀態S(1，0)以及S(0，1)時為高電阻狀態與低電阻狀態之組合，而有狀態S(0，0)以及S(1，1)之位元線電流之中間電流流過。因此，於狀態S(1，0)以及S(0，1)之情形時，位元線之讀出電位成為該狀態S(0，0)以及S(1，1)之電位之間。
又，虛擬單元DMCA以及DMCB均為低電阻狀態L(Rmin)。將記憶體單元MCI及MCJ之源極線維持於接地電壓位準。因此，選擇基準電壓VREF1作為基準電壓VREF，且將該基準電壓VREF1設定為接地電壓以上之電壓位準。選擇虛擬單元DMCA作為虛擬單元。該條件下，可使流經虛擬單元DMCA之電流，大於狀態S(0，0)時流經位元線BL之電流且小於狀態S(0，1)以及S(1，0)時流經位元線BL之電流。因此，可將選擇虛擬單元DMCA時之互補位元線ZBL之電位設定為狀態S(0，0)與狀態S(1，0)以及S(0，1)間之電位。而能以如下方式表示該情形時流經虛擬單元DMCA之電流Id1。
I1>Id1>Ih，
2×Ih<Id1<Ih+I1
其中，Ih以及I1分別表示流經高電阻狀態以及低電阻狀態之記憶體單元MC之電流。
繼而，對如下情形進行說明：選擇虛擬讀出字元線DRWL2，從而選擇虛擬單元DMCB，又，經由開關MSW2使虛擬單元DMCB連接於基準電位節點VREF2。
當選擇虛擬單元DMCB並將基準電壓VREF2設定為負電壓時，可使較流經一個低電阻狀態之記憶體單元MC之電流為大的電流，流至互補位元線ZBL。因此，可將選擇虛擬單元DMCB時之互補位元線ZBL之電位設定為狀態S(1，0)以及S(0，1)與狀態S(1，1)間的電位。而能以如下方式表示該情形時流經虛擬單元DMCB之電流Id2。
I1<Id2，
2×I1>Id2>Ih+I1
藉由感測放大器SA而對位元線BL以及ZBL之電流進行差動放大，並讀出記憶體單元MCI以及MCJ之記憶資料。該情形時，於感測放大器SA中，使用流經虛擬單元DMC之電流作為基準值，進行位元線電流之二值判斷。因此，感測放大器SA之輸出係表示參考基準電壓而將記憶體單元MCI以及MCJ之2位元記憶資料之組合分為兩類中之其中一類，可藉由感測放大器SA而對記憶體單元MCI以及MCJ之記憶資料進行邏輯運算。
圖139係一覽地表示本實施形態16之半導體信號處理裝置中，感測放大器之輸出信號與記憶體單元MCI以及MCJ之記憶狀態的對應關係圖。
如圖139所示，狀態S(0，0)時，可變磁阻元件MTJI以及MTJJ均為高電阻狀態H(Rmax)，並記憶有資料“0”。該狀態下，即便選擇虛擬單元DMCA(基準電壓VREF1)以及DMCB(墓準電壓VREF2)之任一者，亦會如圖138所示，位元線BL之電流小於互補位元線ZBL之電流，且位元線BL之電位高於互補位元線ZBL之電位。此時，感測放大器之輸出信號成為“1”。
當於狀態S(1，0)以及狀態S(0，1)之情形時，記憶體單元MCI以及MCJ之一方為高電阻狀態H(Rmax)，而另一方為低電阻狀態L(Rmin)。因此，當選擇基準電壓VREF1時，位元線BL之電流大於互補位元線ZBL之電流，且位元線BL之電位低於互補位元線ZBL之電位。此時，感測放大器之輸出信號成為“0”。又，當選擇基準電壓VREF2時，位元線BL之電流小於互補位元線ZBL之電流，且位元線BL之電位高於互補位元線ZBL之電位。此時，感測放大器之輸出信號成為“1”。
於狀態S(1，1)之情形時，記憶體單元MCI以及MCJ均為低電阻狀態L(Rmin)，記憶有資料“1”。該情形時，即便選擇基準電壓VREF1以及VREF2之任一者，亦會如圖138所示，位元線BL之電流大於互補位元線ZBL之電流，且位元線BL之電位低於互補位元線ZBL。此時，感測放大器之輸出信號成為“0”。
因此，如圖139所示，當選擇基準電壓VREF1時，自感測放大器輸出記憶體單元MCI以及MCJ之記憶資料之NOR運算結果，又，當選擇基準電壓VREF2時，自感測放大器輸出記憶體單元MCI以及MCJ之記憶資料之NAND運算結果。
再者，作為感測放大器，亦可使用交叉耦合鎖存型感測放大器。然而，該交叉耦合鎖存型感測放大器係將位元線BL以及ZBL之電位差加以放大之電壓檢測型感測放大器。因此，為能更高速地進行感測動作，較佳為利用電流檢測型感測放大器。
圖140係表示本實施形態16之半導體信號處理裝置所使用之電流檢測型感測放大器之構成之一示例的圖。該圖140所示之感測放大器SA之構成，於以下方面不同於圖103所示之感測放大器SA之構成。即，並未設有電阻連接之N通道MOS電晶體NN8以及NN9。N通道MOS電晶體NN1以及NN6分別將單元電流Icell以及虛擬單元電流Idummy供給至位元線BL以及ZBL。該等N通道MOS電晶體NN1以及NN6各自之閘極接受感測基準電壓Vrefs。該感測基準電壓Vrefs係防止讀出資料時較大之電流流至記憶體單元MC之位元線BL，且因該位元線電流之誘發磁場導致記憶體單元之記憶資料受到破壞。
繼而，對該圖140所示之感測放大器SA之動作作簡單說明。於感測放大器活性化信號/SE以及SE非活性化時，MOS電晶體PP7以及NN7為斷開狀態。該狀態下，藉由MOS電晶體PP2以及PP5而將中間感測輸出信號SOT以及/SOT維持於電源電壓VDD位準。節點ND1藉由MOS電晶體PP1、NN1、以及PP6、NN1而維持於與位元線BL以及ZBL相同之電位位準。又，最終感測輸出信號SOUT以及/SOUT亦維持於輸出高阻抗狀態之預充電位準(例如邏輯高位準)。
於進行感測動作時，首先，於選擇讀出字元線之前，使感測放大器活性化信號/SE活性化，將MOS電晶體PP7以及NN7設為導通狀態。由此，節點ND1結合於電源節點，MOS電晶體PP1以及PP6進行動作，對位元線BL以及ZBL進行充電。該情形時，感測放大器活性化信號SE亦可平行地被活性化。感測放大器活性化信號SE之活性化亦可延遲至開始感測動作時為止。讀出字元線RWL尚處於非選擇狀態，位元線BL以及ZBL藉由自MOS電晶體NN1以及NN6供給之電流而被預充電至既定電壓位準。
當完成預充電動作後，繼而將讀出字元線驅動為選擇狀態。感測放大器活性化信號SE被活性化至此時為止。由此，與其記憶資料對應之單元電流Icell經由選擇之記憶體單元自位元線BL而流至源極線。另一方面，互補位元線ZBL上亦藉由虛擬單元而流過虛擬單元電流Idummy。該等電流Icell以及Idummy分別由MOS電晶體PP1以及PP6供給，而流經MOS電晶體PP1之電流之鏡電流將流經MOS電晶體PP2以及PP3，且流經MOS電晶體PP6之電流之鏡電流將流經MOS電晶體PP4以及PP5。因此，流經該等位元線之單元電流Icell以及虛擬單元電流Idummy之鏡電流分別流經MOS電晶體NN2以及NN5。
藉由MOS電晶體NN2以及NN5之電流/電壓轉換動作，於單元電流Icell大於虛擬單元電流Idummy時，中間感測輸出信號/SOT成為邏輯高位準(中間電壓位準)，中間感測輸出信號SOT成為邏輯低位準(中間電壓位準)。反之，當單元電流Icell小於虛擬單元電流Idummy時，中間感測輸出信號/SOT成為邏輯低位準，中間感測輸出信號SOT成為邏輯高位準。該等中間感測輸出信號SOT以及/SOT藉由下一段之最終放大電路SMP而進一步放大後，生成電源電壓位準以及接地電壓位準之最終感測輸出信號SOUT以及/SOUT。
單元電流Icell與虛擬單元電流Idummy中之較小電流流至MOS電晶體PP3以及NN4，虛擬單元電流Idummy與單元電流Icell中之較小電流亦流至MOS電晶體PP4以及NN3。單元電流Icell與虛擬單元電流Idummy之總計電流與該等電流中之較小電流之2倍電流之和電流總是流向MOS電晶體NN7。因此，當讀出1位元單元資料並進行二值判定之情形時，為能使感測動作穩定，該等MOS電晶體PP3、PP4、NN3、以及NN4具有使流經MOS電晶體NN7之電流量為固定之功能。
然而，與圖103所示之構成相同，亦可不特別地設有該等MOS電晶體PP3、PP4、NN3、以及NN4。又，亦可代替此構成而採用如下構成：自MOS電晶體PP3以及NN4之連接節點，以及MOS電晶體PP4以及NN3之連接節點，分別取出感測輸出信號SOUT以及/SOUT。
如上所述，感測放大器SA生成表示對數個記憶體單元之記憶資料之NOR運算結果以及NAND運算結果之信號。又，當不變更記憶體單元之記憶資料之邏輯值而讀出該記憶資料時，及當藉由感測放大器而生成OR運算以及AND運算結果時，只要於主放大電路24或者資料通路28中將圖140所示之感測輸出信號加以反轉即可。
如上所述，根據基準電壓VREF1～VREF4而調整虛擬單元電流Idummy之電流位準，藉此可選擇性地進行兩個資料之NOR運算以及NAND運算。
接著，對半導體信號處理裝置101於選擇三個記憶體單元列<i>、<j>以及<k>時之讀出動作進行說明。
圖141係一覽地表示三個記憶體單元MCI、MCJ以及MCK之記憶資料之組合之圖。如圖141所示，作為記憶體單元MCI、MCJ以及MCK之可變磁阻元件MTJI、MTJJ以及MTJK之電阻狀態的組合，存在8種狀態。於狀態S(A，B，C)之表述中，A表示記憶體單元MCI之電阻狀態，B表示記憶體單元MCJ之電阻狀態，C表示記憶體單元MCK之電阻狀態。例如，狀態S(0，0，0)係表示記憶體單元MCI、MCJ以及MCK之可變磁阻元件MTJI、MTJJ以及MTJK均處於高電阻狀態H(Rmax)。狀態S(1，1，1)係表示可變磁阻元件MTJI、MTJJ以及MTJK均處於低電阻狀態L(Rmin)。此處，使高電阻狀態對應於資料“0”，使低電阻狀態對應於資料“1”。
於寫入資料時，以各列為單位或者以記憶體單元為單位而單獨地選擇與記憶體單元列<i>對應之數個記憶體單元MCI、與記憶體單元列<j>對應之數個MCJ、及與記憶體單元列<k>對應之數個MCK，且設定各可變磁阻元件MTJI、各可變磁阻元件MTJJ以及各可變磁阻元件MTJK之電阻狀態。即，於寫入時，依序選擇寫入字元線WWL<i>、WWL<j>以及WWL<k>，使用圖132所示之一對寫入驅動器WDV，使電流沿與寫入資料對應之方向流經各位元線BL。
於讀出時，平行地選擇與記憶體單元列<i>對應之數個記憶體單元MCI、與記憶體單元列<j>對應之數個記憶體單元MCJ、以及與記憶體單元列<k>對應之數個記憶體單元MCK，且使可變磁阻元件MTJI、可變磁阻元件MTJJ以及可變磁阻元件MTJK之各組平行結合於各位元線BL。因此，於讀出時，流經可變磁阻元件MTJI、可變磁阻元件MTJJ以及可變磁阻元件MTJK之各組之電流的合成電流，將流經對應之位元線BL。
另一方面，於各記憶體單元行中，於讀出資料時選擇虛擬單元DMCA以及DMCB中之一個虛擬單元。即，選擇虛擬讀出字元線DRWL1以及DRWL2之任一者。該等虛擬單元DMCA以及DMCB為低電阻狀態L(Rmin)，具有電阻值Rmin。藉由選擇基準電壓VREF1～VREF4之電壓位準，而調整流經虛擬單元DMCA以及DMCB之電流量。首先對如下情形進行說明：選擇虛擬讀出字元線DRWL1，從而選擇虛擬單元DMCA，又，使虛擬單元DMCA經由開關MSW1連接於基準電位節點VREF3。
圖142係表示讀出資料時，與流經位元線BL以及ZBL之電流對應之讀出電位之關係圖。圖142中，縱軸表示位元線BL以及ZBL之電位，橫軸表示時間。
當記憶體單元MCI、MCJ以及MCK為狀態S(0，0，0)時，記憶體單元MCI、MCJ以及MCK均為高電阻狀態，流經記憶體單元MCI、MCJ以及MCK之電流為最小之狀態。該情形時，位元線BL之電位下降得最慢。此處，於讀出資料時，位元線BL以及ZBL被預充電至既定電壓位準(讀出電壓位準)。
另一方面，於狀態S(1，1，1)時，記憶體單元MCI、MCJ以及MCK均為低電阻狀態，大量電流自位元線BL流向源極線SL。因此，該情形時，位元線之電位最快且大幅地下降。
狀態S(1，0，0)、S(0，1，0)以及S(0，0，1)時，記憶體單元MCI、MCJ以及MCK中之兩者為高電阻狀態，其他一者為低電阻狀態。於該等狀態下，有狀態S(0，0，0)以及S(1，1，1)之位元線電流間之電流流過。因此，狀態S(1，0，0)、S(0，1，0)以及S(0，0，1)時，位元線之讀出電位處於狀態S(0，0，0)以及S(1，1，1)之間。
又，狀態S(1，1，0)、S(1，0，1)以及S(0，1，1)時，記憶體單元MCI、MCJ以及MCK中之兩者為低電阻狀態，其他一者為高低電阻狀態。於該等狀態下，有狀態S(0，0，0)以及S(1，1，1)之位元線電流間之電流流過，且與狀態S(1，0，0)、S(0，1，0)以及S(0，0，1)相比，位元線電流變大。因此，狀態S(1，1，0)、S(1，0，1)以及S(0，1，1)時，位元線之讀出電位處於狀態S(1，0，0)、S(0，1，0)以及S(0，0，1)與狀態S(1，1，1)之電位之間。
又，虛擬單元DMCA以及DMCB均為低電阻狀態L(Rmin)。記憶體單元MCI、MCJ以及MCK之源極線維持於接地電壓位準。因此，藉由將基準電壓VREF1設定為接地電壓以上之電壓位準，而可使流經虛擬單元DMCA之電流大於狀態S(0，0，0)時流經位元線BL之電流，且小於狀態S(1，0，0)、S(0，1，0)以及S(0，0，1)時流經位元線BL之電流。因此，可將選擇虛擬單元DMCA時之互補位元線ZBL之電位設定為狀態S(0，0，0)與狀態S(1，0，0)、S(0，1，0)以及S(0，0，1)之電位之間。而能以如下方式表示該情形時流經虛擬單元DMCA之電流Id1。
Il>Id1>Ih，
3×Ih<Id1<2×Ih＋Il
其中，Ih以及Il分別表示流經高電阻狀態以及低電阻狀態之記憶體單元MC之電流。
繼而，對如下情形進行說明：選擇虛擬讀出字元線DRWL2，從而選擇虛擬單元DMCB，且使虛擬單元DMCB經由開關MSW2連接於基準電位節點VREF4。
當選擇虛擬單元DMCB並將基準電壓VREF4設定為負電壓時，可使較流經一個低電阻狀態之記憶體單元MC之電流為大之電流流經互補位元線ZBL。因此，可將選擇虛擬單元DMCB時之互補位元線ZBL之電位設定為狀態S(1，1，0)、S(1，0，1)以及S(0，1，1)與狀態S(1，1，1)間的電位。而能以如下方式表示該情形時流經虛擬單元DMCB之電流Id2。
Il<Id2，
3×Il>Id2>Ih+2×Il
藉由感測放大器SA而對位元線BL以及ZBL之電流進行差動放大，並讀出記憶體單元MCI、MCJ以及MCK之記憶資料。該情形時，於感測放大器SA中，使用流經虛擬單元DMC之電流作為基準值，進行位元線電流之二值判斷。因此，感測放大器SA之輸出表示根據基準電壓之電壓位準，而將記憶體單元MCI、MCJ以及MCK之3位元記憶資料之組合分為兩類中之其中一類，可藉由感測放大器SA而對記憶體單元MCI、MCJ以及MCK之記憶資料進行邏輯運算。
圖143係一覽地表示本實施形態16之半導體信號處理裝置中，感測放大器之輸出信號與記憶體單元MCI、MCJ以及MCK之記憶狀態的對應關係圖。
如圖143所示，於狀態S(0，0，0)時，可變磁阻元件MTJI、MTJJ以及MTJK均為高電阻狀態H(Rmax)，記憶有資料“0”。於該狀態下，即便選擇虛擬單元DMCA(基準電壓VREF3)以及DMCB(基準電壓VREF4)之任一者，亦會如圖142所示，位元線BL之電流小於互補位元線ZBL之電流，且位元線BL之電位高於互補位元線ZBL。此時，感測放大器之輸出信號成為“1”。
狀態S(1，0，0)、S(0，1，0)、S(0，0，1)、S(1，1，0)、S(1，0，1)以及S(0，1，1)時，記憶體單元MCI、MCJ以及MCK中之至少一者為低電阻狀態L(Rmin)。因此，當選擇基準電壓VREF3時，位元線BL之電流大於互補位元線ZBL之電流大，且位元線BL之電位低於互補位元線ZBL。此時，感測放大器之輸出信號成為“0”。又，當選擇基準電壓VREF4時，位元線BL之電流小於互補位元線ZBL之電流，且位元線BL之電位高於互補位元線ZBL之電位。此時，感測放大器之輸出信號成為“1”。
當於狀態S(1，1，1)之情形時，記憶體單元MCI、MCJ以及MCK均為低電阻狀態L(Rmin)，記憶有資料“1”。該情形時，即便選擇基準電壓VREF3以及VREF4之任一者，亦會如圖142所示，位元線BL之電流大於互補位元線ZBL之電流，且位元線BL之電位低於互補位元線ZBL。此時，電壓檢測型感測放大器之輸出信號成為“0”。
因此，如圖143所示，當選擇基準電壓VREF3時，自感測放大器輸出記憶體單元MCI、MCJ以及MCK之記憶資料之NOR運算結果，又，當選擇基準電壓VREF4時，自感測放大器輸出記憶體單元MCI、MCJ以及MCK之記憶資料之進行NAND運算之結果。
再者，本實施形態16之半導體信號處理裝置中，係虛擬單元DMC針對每個記憶體單元行而均設有兩個之構成，但並不限定於此。亦可為如下構成：虛擬單元DMC針對每個記憶體單元行而設有一個，且與該虛擬單元DMC連接之開關MSW選擇性地使例如基準電位節點VREF1～VREF4中之任一者與虛擬單元DMC結合。
因此，藉由利用該MRAM單元而可執行與實施形態10至15中所說明之LUT運算相同之運算。作為半導體信號處理裝置之整體構成可利用如下構成：該構成係以記憶體單元MC替換單位運算子單元UOE，藉此分別與實施形態10至15中所示之整體構成相同。
圖144係表示本發明之實施形態16之半導體信號處理裝置之LUT運算之一示例的圖。圖144中，於記憶體子陣列上配置有數個入口(Entry)。該入口對應於記憶體單元列，而圖144中表示入口i、j以及k上之記憶體單元之記憶資料行的一示例。入口i上儲存有資料行“1010101010101”，入口j上儲存有資料行“0101010101010”。入口k上儲存有資料行“00111001100110”。
若對入口i上之資料行執行利用圖135所示之運算而讀出感測放大器SA之輸出信號SOUT之反轉信號的處理(運算OP1)，則將入口i之資料行直接作為資料行“1010101010101”輸出。
若對入口i以及j之記憶資料行執行圖139所示之NAND運算處理並輸出其反轉信號(運算OP2)，則會獲得資料行“0000000000000”，且會獲得AND運算結果之資料行。
若對入口j以及k之記憶資料行執行圖143所示之NAND運算，並進行將其運算結果加以反轉後輸出之操作(OP3)，則會獲得資料行“0001000100010”，且會獲得該等入口j以及k之記憶資料行之AND運算結果之資料行。
因此，藉由選擇性地執行該等運算，而可同等地增大記憶體單元子陣列中所配置之入口之數量，從而與實施形態10等同樣，可增大假想入口空間。所執行之運算可藉由與位址一併供給之控制指令或者特定之位址位元而指定。
又，該實施形態16中所利用之MRAM單元，亦可應用於實施形態1至9之構成(利用記憶體單元代替單位運算子單元UOE)。
[實施形態17]
圖145係概略性地表示本發明之實施形態17之半導體信號處理裝置之整體構成圖。圖145中，記憶體單元陣列810被分割成數個子陣列區塊BK0-BKs。於各子陣列區塊BK0-BKs中呈行列狀地排列有單位運算子單元UOE，且對應於單位運算子單元列而配設有寫入字元線WWL、A埠讀出字元線RWL以及B埠讀出字元線RWLB，對應於單位運算子單元行而配置有位元線BL(以及互補位元線ZBL)。
單位運算子單元具有與圖1至3所示之由SOI電晶體所構成之單位運算子單元UOE相同的構成，一個單位運算子單元由兩個P通道SOI電晶體PQ1以及PQ2、及N通道SOI電晶體NQ1以及NQ2構成。
該半導體信號處理裝置進一步包含：將自所選擇之子陣列區塊中讀出之資料(電流)轉換為數位信號之ADC帶812；進行資料之輸入輸出之資料通路814；將子陣列區塊BK0-BKs中之記憶體單元驅動為選擇狀態，且對資料之寫入以及讀出進行控制之單元選擇驅動電路816。
各子陣列區塊BK0-BKs各自被分割成數個運算單位區塊，於每個運算單位區塊上，ADC帶812包含類比/數位轉換器(A/D轉換器：ADC(Analog-to-Digital Converter))，該類比/數位轉換器對與自記憶體單元讀出之記憶資料對應之電流資訊類比性地進行加算後，將該加算電流值轉換為數位信號。
資料通路814，於讀出資料時將藉由該ADC帶812而生成之數位資訊傳輸至裝置外部，而於寫入資料時，以將所供給之多位元數值資料之各資料位元傳輸至與各位元位置之權重對應之數的單位運算子單元的方式，生成內部寫入資料。
單元選擇驅動電路816於所選擇之子陣列區塊中平行地選擇數行單位運算子單元，而進行資料之寫入/讀出(將寫入字元線WWL以及讀出字元線RWLA、RWLB驅動為選擇狀態等)。該半導體信號處理裝置之內部動作係藉由控制電路818而控制。
如該圖145所示，當設有ADC帶812，且對與單位運算子單元之記憶資訊對應之電流進行加算，藉此對單位運算子單元所記憶之數位資料進行加算時，無需生成進位/借位，從而可高速地獲得運算處理結果。又，因僅於裝置內部讀出記憶體單元之記憶資料便執行運算處理，故而可實現高速之運算處理。
又，如下文之詳細說明般，設為以電流形態讀出單位運算子單元之記憶資訊之構成，即便於低電源電壓下亦可高速地進行資料之讀出。
圖146係概略性地表示圖145所示之子陣列區塊BK0-BKs中之一個子陣列區塊BKi之構成圖。圖146中，子陣列區塊BKi包含單位運算子單元UOE呈行列狀排列之單元子陣列820。單元子陣列820中單位運算子單元UOE呈行列狀排列，且對應於各行而配設有A埠讀出位元線RBLA以及B埠讀出位元線RBLB。該等A埠讀出位元線RBLA以及B埠讀出位元線RBLB分別連接於對應行之單位運算子單元UOE之讀出埠RPRTA以及RPRTB。
又，該單元子陣列820包含虛擬單元區域821，於該虛擬單元區域821內，對應於各單位運算子單元行而配置有虛擬單元DMC，該虛擬單元DMC結合於互補位元線ZBL。對應於單位運算子單元UOE之各列而配置有讀出字元線RWLA、RWLB以及寫入字元線WWL。同樣，亦對虛擬單元DMC配置有讀出字元線以及寫入字元線，但並未示於圖146中。
子陣列區塊BKi進一步包含讀出所選擇記憶體單元之記憶資料之感測放大器帶822；設定單位運算子單元之A以及B讀出埠與感測放大器帶822之連接狀態的埠連接電路823；將由感測放大器帶822讀出之資料電流傳輸至圖145所示之ADC帶812的讀出閘電路824。
感測放大器帶822中，分別對應於位元線BL(RBLA、RBLB)以及ZBL之對而設有感測放大電路，對流經讀出位元線RBLA或者RGLB與互補讀出位元線ZBL之電流進行差動放大，而生成內部讀出資料。該感測放大電路之構成將於下文中作詳細說明，其具有與圖84所示之感測放大電路類似之構成，於偵測資料為“1”時則供給電流，於偵測資料為“0”時則設定為輸出高阻抗狀態。就資料“0”以及“1”之狀態而言，於流經讀出位元線RBLA或者RBLB之電流大於流經互補讀出位元線ZRBL之電流時，對應於資料“1”，而於其小於流經互補讀出位元線ZRBL之電流時，對應於資料“0”。
埠連接電路823包含相對於讀出位元線RBLA以及RBLB之各組而設置之連接開關，根據未圖示之埠指定信號使A埠讀出位元線RBLA以及B埠讀出位元線BLB之一方結合於感測放大器帶822之對應之感測放大電路。
讀出閘電路824包含對應於感測放大器帶822內之各感測放大電路而設置之讀出閘，經由未圖示之總體讀出資料線，將藉由該感測放大器帶822而生成之電流資訊，傳輸至圖145所示之ADC帶812。
圖147係表示圖146所示之單元子陣列820之具體構成之一示例的圖。圖147中，單位運算子單元UOE排列成(k+1)列2行。該單位運算子單元UOE係如上所述般具有與圖1至圖3所示之單位運算子單元相同之構成。
圖147中，對在行方向上對齊之單位運算子單元UOE00、…、UOEk0設有讀出位元線RBLA0以及RBLB0與總體寫入資料線WGLB0以及WGLA0。該總體寫入資料WGLA0以及WGLB0分別結合於單位運算子單元UOE00、…、UOEk0之寫入埠WPRTA以及WPRTB。單位運算子單元UOE00、…、UOEk0之讀出埠RPRTA以及RPRTB分別結合於各讀出位元線RBLA0以及RBLB0。
對單位運算子單元UOE01、…、UOEk1設有讀出位元線RBLA1以及RBLB1與總體寫入資料線WGLB1以及WGLA1。總體寫入資料線WGLA1以及WGLB1分別結合於單位運算子單元UOE01、…、UOEk1之寫入埠WPRTA以及WPRTB，單位運算子單元UOE01、…、UOEk1之讀出埠RPRTA以及RPRTB分別結合於讀出位元線RBLA1以及RBLB1。
對單位運算子單元UOE00及UOE01配設有寫入字元線WWL0以及讀出字元線RWLA0、RWLB0，且對單位運算子單元UOEk0以及UOEk1配設有寫入字元線WWLk以及讀出字元線RWLAk、RWLBk。
對應於單位運算子單元UOE00、UOEk0而配置有虛擬單元DMC0，對應於單位運算子單元UOE01、…、UOEk1而配置有虛擬單元DMC1。虛擬單元DMC0以及DMC1之構成，與圖6所示之實施形態1中所利用之虛擬單元DMC之構成相同，故而圖147中，對與圖6所示之虛擬單元相對應之部分附上同一元件符號，並省略其詳細說明。
基準電壓源Vref所供給之基準電壓Vref(以同一元件符號表示電源與供給電壓)，供給單位運算子單元UOE00等中所包含之SOI電晶體NQ1以及NQ2於高臨限值電壓以及低臨限值電壓時所供給之電流的中間電流。
於埠連接電路823中，與圖6所示之構成同樣地，對讀出位元線RBLA0以及RBLB0設有埠連接開關PRSW0。埠連接開關PRSW0根據埠選擇信號PRMX使讀出位元線RBLA0以及RBLB0之一方連接於感測讀出位元線RBL0。互補讀出位元線ZRBL0結合於感測放大電路SAK。
又，對讀出位元線RBLA1以及RBLB1設有埠連接開關PPSW1，根據埠選擇信號PRMX使所指定之埠之讀出位元線經由感測讀出位元線RBL1而結合於對應之感測放大電路SAK1。
埠選擇信號PRMX為多位元選擇信號，從而可針對既定數之位元線對之各組而設定連接路徑。
該等埠連接開關PRSW1以及PRSW2具有與圖18所示之埠連接開關相同之構成，其等包含兩個N通道開關電晶體。該等開關電晶體(NT2以及NT3)可由SOI電晶體構成，亦可由塊體電晶體(形成於井區域表面上之電晶體)，又亦可由傳輸閘構成。
開關電晶體(NT2以及NT3)分別於埠選擇信號/PRMXB以及/PRMXA之活性化時(L位準時)成為非導通狀態。即，根據與埠選擇信號PRMX對應之埠選擇信號/PRMXA以及/PRMXB，於分別指定有讀出埠RPRTA以及RPRTB時，使所指定之讀出埠結合於感測放大電路SAK。即，當指定讀出埠RPRTA時，根據埠選擇信號/PRMXA使 A埠讀出位元線RBLA結合於感測讀出位元線RBL。反之，於指定讀出埠RPRTB時，埠選擇信號/PRMXA處於非活性狀態，而埠選擇信號/PRMXB成為活性狀態，使B埠讀出位元線RBLB連接於感測讀出位元線RBL。
於讀出閘電路822中，對於感測放大電路SAK0以及SAK1而設有讀出閘CSG0以及CSG1，根據讀出選擇信號CSL將與感測放大電路SAK0以及SAK1所供給之感測資料對應之電流，分別供給至對應之總體讀出資料線RGL0以及RGL1。該等總體讀出資料線RGL(RGL0以及RGL1)共通地設於圖145所示之子陣列區塊BK0-BKs上，其等將讀出電流傳送至圖145所示之ADC帶12。
圖147中表示的是，自讀出閘電路22之讀出閘CSG對總體讀出資料線傳輸互補資料。然而，本實施形態中，利用供給至總體讀出資料線RGL之電流執行運算處理。為能使感測放大電路SAK之感測節點之負載相等，而於讀出閘CSG上對互補感測節點配置有選擇電晶體。
如該圖147所示，於單元子陣列820中，將單位運算子單元UOE00、…、UOE01…平行地驅動為選擇狀態，又，關於虛擬單元DMC0、DMC1…，亦係根據虛擬單元選擇信號DCLA以及DCLB之任一者選擇性地將參考電流供給至對應之互補讀出位元線ZRBL0以及ZRBL1。因此，於單元子陣列820中，對1個入口(1列)上之單位運算子單元UOE執行平行讀出資料，又，執行平行寫入資料。
圖148係表示圖147所示之感測放大電路SAK(SAK0、SAK1)之構成之一示例之圖。圖148中一併表示有作為位元線周邊電路而配置之位元線預充電/均衡電路BLEQ之構成。對各讀出位元線而設置之感測放大電路具有同一構成，因此圖148中代表性地表示對感測讀出位元線RBL0、ZRBL0而設置之感測放大電路SAK0之構成。
感測放大電路SAK0包含感測放大器SA0以及電流源電路826<0>。感測放大器SA0包含：交叉耦合之N通道SOI電晶體以及交叉耦合之P通道SOI電晶體，以及根據感測放大器活性化信號/SOP以及SON而選擇性地導通之感測活性化P通道SOI電晶體以及感測活性化N通道SOI電晶體。於感測活性化SOI電晶體導通時，對感測電源節點(與交叉耦合之SOI電晶體結合之電源節點)供給感測電源電壓VBL以及接地電壓。感測電源電壓VBL可為電源電壓VCC位準，亦可為中間電壓位準。感測電源電壓VBL只要係選擇讀出字元線時之電壓位準即可。
與圖6所示之感測放大器SA相同，該感測放大器SA0為交叉耦合型感測放大器，其於活性化時對感測讀出位元線RBL0以及ZRBL0上之電位差進行差動放大。感測放大器SA0亦可由閘極與主體區域相結合之SOI電晶體構成。又，作為感測放大器SA亦可採用電流檢測型感測放大器，該電流檢測型感測放大器係利用生成流經感測讀出位元線RBL以及ZRBL之電流之鏡電流的電流鏡動作。
電流源電路826<0>包含：將感測讀出位元線RBL0以及ZRBL0上之電位分別加以反轉之反相緩衝器827a以及827b；根據反相緩衝器827a之輸出信號而選擇性地導通之P通道電晶體PT1；以及根據反相緩衝器827b之輸出信號而選擇性地導通之N通道電晶體NT1。作為一示例，該等電晶體PT1以及NT1由與構成感測放大器SA0之電晶體為同一構造的SOI電晶體而構成。
設置反相緩衝器827a以及827b係為能於感測讀出位元線RBL以及ZRBL之高側電源電壓為電壓VBL時，將該電壓VBL轉換為電源電壓VCC位準，以此將用於供給電流之充電用電晶體PT1確實地設定為斷開狀態，又，將放電用電晶體NT1確實地設定為導通狀態。因此，該等反相緩衝器827a以及827b由具有位準轉換功能之反相緩衝器構成。
又，如此前參考圖147所說明般，並未利用互補總體讀出資料線。利用反相緩衝器827b係為能使感測放大器SA0之感測節點、即感測讀出位元線RBL以及ZRBL之負載相等。該反相緩衝器827b亦可以僅作為感測放大器之負載均衡用之虛擬體而配置之方式，總是維持於非活性狀態。
電流供給用之電晶體PT1於感測讀出位元線ZRBL0之電位為H位準時，根據反相緩衝器827a之輸出信號而導通後，自電源節點經由內部輸出節點828a供給固定大小之電流。放電用之電晶體NT1於互補感測讀出位元線RBL0之電位為L位準時，根據反相緩衝器827b之輸出信號而導通後，將內部輸出節點828b放電至接地電壓位準。
讀出閘CSG0中以內部輸出節點828b結合於總體讀出資料線而表示。然而，來自該內部輸出節點828b之電流並未利用於運算。於執行運算時，將互補總體讀出資料線固定為接地電壓，使其作為對總體讀出資料線RGL之遮蔽線而利用。又，該情形時，於本實施形態中，互補總體讀出資料線並未於運算中被利用，因此於讀出閘CSG中，亦可僅對總體讀出資料線RGL配置有選擇閘極。
該電流源電路826<0>於感測讀出位元線ZRBL0以及RBL之電位分別為H位準(電壓VBL位準)以及L位準(接地電壓位準)時，電晶體PT1以及NT1均根據反相緩衝器827a以及827b之輸出信號而成為斷開狀態，且成為輸出高阻抗狀態。
關於感測動作將於下文作詳細說明，當自虛擬單元供給之電流大於自單位運算子單元供給之電流時，互補感測讀出位元線ZRBL0之電位成為H位準，電流源電路826<0>停止供給電流。另一方面，當自虛擬單元供給之電流小於自單位運算子單元供給之電流時，互補感測讀出位元線ZRBL0之電位成為L位準，而電流源電路826<0>具有作為充放電電流供給源之功能。
位元線預充電/均衡電路BLEQ0之構成與圖6所示之構成相同，根據位元線預充電指示信號BLPE，對感測讀出位元線ZRBL0以及RBL0供給位元線預充電電壓VPC。該位元線預充電電壓VPC係使單位運算子單元UOE內之N通道SOI電晶體(NQ1以及NQ2)之讀出埠與主體區域間的PN接面，不管該主體區域之電壓位準如何均維持於非導通狀態之電壓位準。
讀出閘CSG0之構成與圖147所示之構成相同，根據讀出選擇信號(運算子單元子陣列區塊選擇信號)CSL，使內部輸出節點828a結合於總體讀出資料線RGL0。又，內部輸出節點828b亦可結合於互補總體讀出資料線，且互補總體讀出資料線亦可於執行運算時作為遮蔽線而利用。又，感測放大器SA之感測節點(感測讀出位元線)與充放電電晶體PT1以及NT1相分離，故而亦可不對該內部輸出節點828b而於讀出閘CSG內設置選擇閘。
再者，構成感測放大器帶822中所包含之感測放大器SA0、位元線預充電/均衡電路BLEQ0以及讀出閘CSG0之電晶體，亦可不為SOI電晶體，而為通常之形成於半導體基板表面上之塊體型MOS電晶體。
相對於感測讀出位元線ZRBL1以及RBL1，亦相同地設有感測放大器SA1、電流源電路826<1>、位元線預充電/均衡電路BLEQ1以及讀出閘CSG1。感測放大器SA0、SA1共通地響應於感測放大器活性化信號/SOP以及SON而選擇性地被活性化，又，位元線預充電/均衡電路BLEQ0以及BLEQ1亦相同地於位元線預充電指示信號BLPE活性化時被活性化。讀出閘CSG0以及CSG1亦根據讀出選擇信號CSL進行導通。
圖149係概略性地表示選擇埠A時之單位運算子單元與虛擬單元之連接態樣之圖。於連接該埠A時，源極線SL與感測讀出位元線RBL之間，連接有一個SOI電晶體(NQ1)。另一方面，於虛擬單元DMC中，亦根據虛擬單元選擇信號DCLA，使虛擬電晶體DTA連接於基準電壓源與互補讀出位元線ZRBL之間。
讀出單位運算子單元UOE之記憶資料時，位元線RBL以及ZRBL的電位變化與實施形態1相同，會根據單位運算子單元之記憶資料而出現圖11所示之位元線電位變化。再者，以下之說明中，亦使SOI電晶體NQ1以及NQ2為高臨限值電壓之狀態，對應於記憶有資料“0”之狀態，且使其為低臨限值電壓之狀態，對應於記憶有資料“1”之狀態。
源極線SL上之電壓為例如電源電壓VCC位準，且係較供給至虛擬單元DMC之基準電壓Vref為高之電壓位準。即，基準電壓Vref(以同一元件符號表示電壓源及其電壓)為供給至源極線SL之電壓(電源電壓VCC位準)與位元線預充電電壓VPC間的電壓位準。當SOI電晶體NQ1儲存有資料“0”之情形時，其臨限值電壓大而電流量少。另一方面，當SOI電晶體NQ1儲存有資料“1”之情形時，其臨限值電壓低而流過大電流。
因此，於SOI電晶體NQ1記憶有資料“1”之情形時，來自單位運算子單元UOE之電流量大於來自虛擬單元DMC之電流量，且感測讀出位元線RBL之電位高於互補感測讀出位元線ZRBL之電位。
另一方面，當SOI電晶體NQ1儲存有資料“0”之情形時，虛擬單元DMC供給至互補感測讀出位元線ZRBL之電流量將大於單位運算子單元UOE所供給之電流量，且互補位元線ZRBL之電位高於位元線RBL之電位。
該狀態下，將感測放大器活性化信號/SOP以及SON提升為L位準以及H位準，而使感測放大器SA活性化。讀出至感測讀出位元線RBL以及ZRBL上之資料(電位或者電流量)係由感測放大器SA進行差動放大。
與實施形態1之感測動作相同，即便使感測放大器SA之高側電源電壓VBC位準之電壓傳送至感測讀出位元線RBL以及ZRBL之任一者，亦可避免SOI電晶體NQ1以及NQ2以及虛擬電晶體之主體區域上之PN接面受到順向偏壓而導致電荷流入至主體區域中，從而可不破壞記憶資料而準確地進行感測動作。
於電流源電路826中接受該感測放大器SA之輸出信號，並根據感測放大器SA之輸出信號、即感測讀出位元線RBL以及ZRBL之電位，選擇性地使電晶體PT1以及NT1成為導通狀態。但是，電晶體NT1亦可總是維持於非導通狀態，又，反相緩衝器827b亦可總是維持於非活性狀態。
然後，藉由讀出選擇信號CSL而選擇圖147所示之讀出閘CSG，對所對應之總體讀出資料線RGL供給與感測放大器SA之輸出信號相對應之電流。
再者，與實施形態1之情形相同，資料之讀出係非破壞性之讀出，而不需要進行再次寫入記憶資料之復原期間。因此，亦可於感測放大器動作之前，將讀出字元線RWLA驅動為非選擇狀態。藉由不存在復原期間而可縮短讀出週期。
圖150係一覽地表示於選擇單位運算子單元之埠A時，感測讀出位元線與電流源電路之狀態的對應關係圖。如圖150所示，當選擇A埠時，於記憶節點SNA之記憶資料分別為“0”以及“1”時，藉由感測放大器SA而放大之感測讀出位元線RBL之電位成為“0”以及“1”，電流源電路於記憶節點SNA之記憶資料為“1”時則成為導通狀態，對所對應之總體讀出資料線供給電流，於記憶資料為“0”時則成為斷開狀態而停止供給電流。因此，可將與單位運算子單元之記憶節點SNA之記憶資料對應的電流供給至對應之總體讀出資料線。本實施形態17中，藉由對該總體讀出資料線RGL之電流進行加算而執行加算處理。
圖151係概略性地表示圖145所示之ADC帶812之構成圖。該圖151中，又，亦一併表示有記憶體單元陣列810之配置。記憶體單元陣列810被分割成數個運算單位區塊OUBa-OUBn。於各運算單位區塊OUBa-OUBn中配設有總體讀出資料匯流排RGBa-RGBn。該等總體讀出資料匯流排RGBa-RGBn分別共通地配設於對應之運算單位區塊OUBa-OUBn中所包含之子陣列區塊(BK0-BKn)。總體資料匯流排RGBa-RGBn各自包含總體讀出資料線RGL0-RGLk。而於各運算單位區塊OUBa-OUBn中執行運算。
ADC帶812中，分別對應於總體讀出資料匯流排RGBa-RGBn而設置有電流總計線VMa-VMn。該等電流總計線VMa-VMn分別共通地結合於對應之總體讀出資料通路之總體讀出資料線RGL0-RGLk。互補總體讀出資料線於本實施形態中並未被利用。
因此，讀出至總體讀出資料匯流排RGBa-RGBn之各總體讀出資料線RGL0-RGLk之電流，藉由電流總計線VMa-VMn而進行加算後，根據其加算電流值而使電流總計線VM之電壓位準產生變化。
ADC帶812中，又，分別對應於總體讀出資料匯流排RGBa-RGBn而設有M位元ADC(類比/數位轉換器)835a-835n。該等M位元ADC835a-835n將與各電流總計線VMa-VMn上總計所得之電流值對應之類比電壓轉換為M位元數位信號。
該構成中，於該各運算單位區塊OUBa-OUBn中平行地對記憶體單元之記憶資料執行運算處理，且於電流總計線VMa-VMn上生成其運算結果，並藉由M位元ADC835a-835n而分別平行地生成M位元數位資料Da-Dn。
於該運算處理時，當執行例如加算/減算處理時，無需生成進位/借位，從而可高速地執行運算處理。
圖152係概略性地表示圖151所示之M位元ADC835a-835n之構成之一示例的圖。該等M位元ADC835a-835n具有同一構成，故而於圖152中，表示將ADC835作為該等M位元ADC835a-835n之代表。
圖152中，ADC835包含：串聯連接於基準電源節點840與接地節點間之電阻元件841a-841u；分別對應於該等電阻元件而設置之比較器842a-842u；分別接受鄰接之兩個比較器之輸出信號之閘電路843a-843t；以及對閘電路843a-843t之輸出信號進行編碼而生成最終M位元數位資料Q<M-1：0>之編碼器844。
用於該A/D轉換(類比/數位轉換)之轉換基準電壓VREF_ADC係自可調式電壓產生電路845而供給至基準電源節點840。電阻元件841a以及841u具有電阻值R/2，電阻元件841b-841t各自具有電阻值R。使該等電阻元件841a以及841u之電阻值小於其他電阻元件841b-841t之電阻值，藉此可使與最大數位轉換值對應之供給至電流總計線VM上的電壓值儘可能地接近於轉換基準電壓VREF_ADC，且使與其最小數位轉換值對應之電壓最小值儘可能地接近於接地電壓位準。
比較器842a-842u分別於正輸入端接受對應之電阻元件841a-841u之低電位側節點的電位，且於負輸入端接受電流總計線VM上之電壓。
閘電路843a-843t各自接受由電阻網841a-841u生成之電壓階躍之1階躍高位側之比較器842a-842t的輸出信號、及對應之比較器842b-842u之輸出信號。該等閘電路843a-843t各自於1階躍高位側之比較器之輸出信號為H位準、且對應之比較器之輸出信號為L位準時，輸出L位準之信號。例如，閘電路843a於比較器842a之輸出信號為H位準、且比較器842b之輸出信號為L位準時，輸出L位準之信號。因此，閘電路843a-843t檢測比較器842a-842u之輸出信號行中之自“0”向“1”變化之變化點。
編碼器844根據該等閘電路843a-843t之輸出信號行，生成與該檢測出之變化點對應之M位元數位資料Q<M-1：0>。
圖153係表示圖152所示之ADC835之電阻網之具體構成之一示例的圖。圖153中，該ADC835表示4位元ADC之情形之電阻網之構成。圖153中轉換基準電源節點840與接地節點之間，串聯連接有電阻元件ZZ15-ZZ0。該等電阻元件ZZ15-ZZ0對應於圖152所示之電阻元件841a-841u。
自該等電阻元件ZZ0-ZZ14之高電位側之連接節點生成基準電壓VVREF0-VVREF14。由圖152所示之比較器842a-842u平行地對該等基準電壓VVREF0-VVREF14與電流總計線VM上之電壓進行比較。基準電壓VVREF0-VVREF14分別規定數位值(0000)-(1110)之上限電壓位準。比較器842a-842u於電流總計線VM上之電壓位準高於對應之基準電壓VVREFi(i=0-14)時生成L位準之信號。
考慮例如圖153中電流總計線VM上之電壓處於基準電壓VVREF10以及VVREF11間之情形。該情形時，如圖153所示，正輸入端接受基準電壓VVREF14-VVREF11之比較器42的輸出信號成為“1”(H位準)。另一方面，接受基準電壓VVREF10-VVREF0之比較器842之輸出信號成為“0”(L位準)。因此，接受對該基準電壓VVREF11以及VVREF10而設置之比較器之輸出信號的閘電路843之輸出信號成為“0”，其餘閘電路之輸出信號成為“1”。由編碼器844識別閘電路843a-843t中之生成“0”之閘電路，藉此可識別出該電流總計線VM上之電壓處於基準電壓VVREF11以及VVREF10之間，從而生成資料(1011)。
即，於圖152所示之ADC835中，藉由閘電路843a-843t而識別電流總計線VM上之與電壓所存在之基準電壓範圍對應之電阻元件的位置，並藉由編碼器844而生成與該所識別出之電阻元件位置對應的數位值。
再者，該比較器842a-842u根據轉換活性化信號ADCEN被活性化後開始進行比較動作。又，電流總計線VM藉由根據預充電指示信號PRG導通之預充電電晶體847，而於轉換動作之前被預充電至接地電壓位準。
又，作為編碼器844之構成，只要係利用如下構成即可，即，使用例如暫存器檔案讀出與“0”位元對應之暫存器內容。又，圖152中，雖使用平行轉換型(快閃型)ADC，但亦可使用對應於每個輸出資料1位元而配置有一個單位轉換電路且使該等單位轉換電路串聯連接之流水線型ADC。
圖154係概略性地表示圖153所示之資料通路814之構成圖。圖154中表示相對於一個運算單位區塊OUB之資料通路之構成。又，本實施形態17中，並未利用總體寫入資料線WGLB，故而其狀態為「隨意」，因此，並未表示B埠用之總體寫入資料線之配置。
圖154中，於資料通路814中，與輸入資料之位元位置對應之數之寫入驅動器WDR係對應於各寫入資料位元而設置。即，對應於最低位資料位元D<0>設有總體寫入驅動器WDR00，對應於資料位元D<1>設有兩個總體寫入驅動器WDR10以及WDR11。對應於資料位元D<2>而設有總體寫入驅動器WDR20-WDR23，對應於資料位元<3>設有8個總體寫入驅動器WDR30-WDR37。以下，對應於資料位元D<n>設有2之n乘方個總體寫入驅動器WDR。
該等總體寫入驅動器WDR驅動對應其而配置之總體寫入資料線WGLA。即，總體寫入驅動器WDR00對構成總體寫入資料匯流排WGB0之總體寫入資料線WGLA00進行驅動，總體寫入驅動器WDR10以及WDR11對構成總體寫入資料匯流排WGB1之總體寫入資料線WGLA10以及WGLA11進行驅動。總體寫入驅動器WDR20-WDR23對構成總體寫入資料匯流排WGB2之總體寫入資料線WGLA20-WGLA23進行驅動。總體寫入驅動器WDR30-WDR37分別對構成總體寫入資料匯流排WGB3之總體寫入資料線WGLA30-WGLA37進行驅動。
總體寫入資料線WGLA共通地設於數個子陣列區塊中。圖154中，代表性地表示一個子陣列區塊之單元子陣列820。該等總體寫入資料線WGLA結合於對應行上所配置之單位運算子單元之寫入埠(WPRTA)。
於寫入資料時，寫入資料位元經由與該位元位數之權重對應的數之總體寫入資料線，而傳輸並寫入至對應之記憶體單元中。
於讀出資料時，藉由平行地讀出單位運算子單元之記憶資料而於一個運算單位區塊OUB中，驅動與寫入資料位元之位置(位數)對應之總體讀出資料線，並供給賦予有各個位數之權重之感測電流(Is)。因此，於運算單位區塊OUB中，藉由平行讀出不同入口(入口係由於列方向上對齊之記憶體單元構成)之資料，而使該等平行讀出之入口之記憶體單元之記憶資料的總計電流流至總體讀出資料線，且於電流總計線上生成例如類比電流加算值。藉此，無需等待確定進位等之時間，而可高速地獲得例如加算結果。
圖155係表示本發明之實施形態17之半導體信號處理裝置之加算運算操作的具體之一示例之圖。圖155中，對4位元輸入資料DIN#0-DIN#m進行加算。藉由ADC帶之ADC而將該加算結果轉換為M位元資料後加以輸出，於加算操作中，位元值“1”係表示能進行運算。當單位運算子單元之記憶資料位元為“1”時，對所對應之總體讀出資料線供給電流，而於記憶資料位元為“0”時，不對所對應之總體讀出資料線供給電流。因此，藉由對該總體讀出資料線之電流進行加算，而獲得與加算對象資料之加算值相對應之電流量，且於電流總計線上獲得與總計電流對應之電壓值。
圖156係概略性地表示該圖155所示之加算操作時之讀出時之電流的流程圖。如該圖156所示，將該等運算對象之資料DIN#0-DIN#m分別寫入至子陣列區塊BK0-BKm之運算單位區塊OUBa中。於該寫入資料時，利用圖154所示之資料通路，使各輸入資料DIN#0-DIN#m分別經由對位元賦予權重之數之總體寫入資料線WGLA，對單位運算子單元之記憶節點SNA進行資料寫入。
將輸入資料DIN#0-DIN#m分別寫入至子陣列區塊BK0-BKm中之後，對該等子陣列區塊BK0-BKm進行資料讀出。即，於子陣列區塊BK0-BKm之單元子陣列820中，藉由埠連接電路而選擇A埠，使A埠讀出位元線結合於對應之感測放大器，並讀出分別記憶有資料DIN#0-DIN#m之單位運算子單元之記憶節點SNA中之資料。根據來自虛擬單元之互補讀出位元線ZRBL之電流與感測讀出位元線RBL之電流，並藉由感測放大器帶822/讀出閘電路824中所包含之感測放大電路SAK選擇性地供給電流，而來自感測放大電路SAK之與讀出資料對應之感測電流經由讀出閘電路824之讀出閘CSG供給至對應的總體讀出資料線RGL。
該子陣列區塊BK0-BKm中之記憶體單元資料之讀出以及感測放大電路SAK之活性化亦可依序錯開進行，或者亦可平行進行。
其次，將對於子陣列區塊BK0-BKm之讀出選擇信號CSL<0>-CSL<m>全部驅動為選擇狀態。由此，感測放大器帶/讀出閘電路822/824中所包含之讀出閘CSG會全部於子陣列區塊BK0-BKm中導通，自對應之感測放大電路SAK選擇性地對總體讀出資料線RGL0-RGL3、…供給感測電流。
即，自子陣列區塊BK0將感測電流Is00-Is03、…讀出至總體讀出資料線RGL0-RGL3、…上，自子陣列區塊BK1將感測讀出電流Is10-Is13讀出至總體讀出資料線RGL0-RGL3上。同樣，子陣列區塊BKm將感測電流Ism0-Ism3分別選擇性地供給至總體讀出資料線RGL0-RGL3上。
一個運算單位區塊OUBa中，共通之電流總計線VM0結合於總體讀出資料線RGL。因此，於該電流總計線VM0上，對讀出至該等總體讀出資料線RGL(RGL0-RGL3、…)上之電流進行加算。於該電流加算中，對該數量之選擇記憶體單元賦予與各資料位元之位置對應之數的權重。於進行讀出動作之前，藉由未圖示之放電電晶體(圖152之預充電電晶體847)而將該電流總計線VM0預充電至接地電壓位準，並藉由該等感測電流而使其電壓位準升高。因此，於執行圖155所示之加算時，以下式表示供給至該電流總計線VM0之電流之總計電流。
ΣIsij‧2^k，
i=0-m，j=0-15，k=0-3，符號^表示次方。
因進行4位元資料之加算，故而作為總體讀出資料線RGL係利用最低位元<0>之1條總體讀出資料線、第1位元<1>之2條總體讀出資料線、第2位元<2>之4條總體讀出資料線、以及最高位元<3>之8條總體讀出資料線之總計15條總體讀出資料線。
然後，利用ADC帶812之ADC835進行類比/數位轉換，藉此可獲得以M位元而表現該電流總計線VM(VM0、VM1、…)上所呈現之類比電流值之數位資料。
該圖156中，於子陣列區塊BK0-BKm之各運算單位區塊OUBa、OUBb、…中平行地進行加算操作，藉此可平行地執行數個加算運算，從而可高速地獲得加算結果。
再者，運算對象之資料並未限定於4位元，亦可對其他位元數之資料執行運算。
圖157係表示本發明之實施形態17之半導體信號處理裝置之控制電路(818)之控制動作的流程圖。以下，參考圖157，對本發明之實施形態17之半導體信號處理裝置之執行加算運算時之控制電路的動作進行說明。
首先，等待加算命令(步驟SP0)。當供給有加算命令時，首先對區塊位址進行初始化，設定最初應寫入之子陣列區塊。其次，取入輸入資料，經由圖154所示之資料通路之總體寫入驅動器WDR傳輸寫入資料，於所指定之子陣列區塊中將寫入字元線WWL驅動為選擇狀態，並將寫入資料寫入至各單位運算子單元中(步驟SP1)。
當完成該資料寫入時，判定寫入資料是否為最終之寫入資料(步驟SP2)。於尚存在其餘寫入資料之情形時，對區塊位址進行更新，以與步驟SP1相同之方式執行下一資料之寫入(步驟SP3)。然後再次返回至步驟SP2。
當步驟SP2中判定為已完成最終資料之寫入時，於已進行該寫入之所有對象之子陣列區塊中，選擇埠A並對已進行資料寫入之單位運算子單元之資料進行讀出，使感測放大電路活性化(步驟SP4)。該感測放大電路之活性化亦可於所有對象之子陣列區塊中同時平行地執行，又，亦可依序錯開其時序而執行。再者，為能準確地對感測電流Is進行電流加算，使圖148所示之電流源電路826活性化之時序必需於所有對象之子陣列區塊中均設為相同。
於感測放大電路活性化時或者於讀出選擇信號CSL活性化之前，完成將電流總計線VM預充電至接地電壓位準，並且將所有對象之子陣列區塊之讀出閘驅動為導通狀態(步驟SP5)。為能使該對象之子陣列區塊之讀出閘成為導通狀態，將圖156所示之讀出選擇信號CSL(CSL<0>-CSL<m>)平行地驅動為選擇狀態。該情形時，於寫入資料時根據區塊位址解碼器之輸出信號設定寫入區塊旗標，於讀出時亦維持該寫入時所設定之寫入區塊旗標，藉此可參考該旗標而執行對已進行寫入之子陣列區塊的讀出資料。只要於完成一個運算週期且生成最終加算結果之後對該寫入區塊旗標加以重置即可。
當該電流總計線VM上之電壓位準藉由供給電流而升高時，以既定時序使轉換活性化信號ADCEN活性化而使得ADC活性化，從而進行A/D轉換，生成轉換資料並加以輸出(步驟SP6)。於1個時脈週期內執行該等步驟SP4至SP6之處理。
再者，於進行該加算操作時，若預先規定將要運算之資料之數量，則可根據該資料數量而於讀出時將寫入對象之區塊平行地驅動為選擇狀態(根據輸入運算資料之數量對讀出字元線驅動電路平行地執行活性化)。
雖並未對字元線位址(寫入字元線以及讀出字元線位址)作特別說明，就此而言，只要係選擇各子陣列區塊中之同一位置之字元線即可，且於寫入時以及讀出時選擇同一列之寫入/讀出字元線。
圖158係表示圖152所示之可調式電壓產生電路845所生成之電壓VREF_ADC之調整動作的流程圖。以下，參考圖158，對圖152所示之可調式電壓產生電路845之電壓位準調整動作進行說明。
首先，等待測試模式時所供給之調整指示(步驟SP20)。當供給有該調整指示時，將區塊位址BA設定為初始值之“0”，又，將輸入資料設定為(1111)。此處，假定8位元ADC作為ADC。向該區塊位址BA所指定之區塊寫入資料(1111)(步驟SP22)。當完成該最初之向單元陣列區塊寫入資料時，判定區塊位址BA是否已達到“16(十進制)”(步驟SP23)。由於區塊位址BA並未達到“16(十進制)”，因此使區塊位址BA遞增1(步驟SP24)，再次返回至步驟SP22，對下一區塊位址所指定之子陣列區塊寫入資料(1111)。
步驟SP23中，當判定為區塊位址BA已達到“16(十進制)”時，完成對最終子陣列區塊寫入資料(1111)。該情形時，繼而自區塊位址BA之0至16所指定之子陣列區塊中平行地讀出資料，藉由ADC進行AD轉換後將轉換結果輸出(步驟SP25)。於該說明之情形時為17個資料(1111)之加算，判定該ADC之輸出資料是否為(11111111)(=255(十進制))(步驟SP26)。
當輸出資料以十進制數表示而並非為255(11111111)時，轉換輸出值為表示低於255之值，轉換基準電壓VREF_ADC之電壓位準處於高於既定值之電壓位準。因此，使轉換基準電壓VREF_ADC之電壓位準降低(步驟SP27)。資料被非破壞性地讀出，而使寫入資料儲存於單位運算子單元中。因此，該步驟SP27之後，再次返回至步驟SP25，對區塊位址BA之0至16所指定之子陣列區塊讀出資料(1111)並進行AD轉換，輸出經轉換後之資料並進行判定，從而執行上述步驟SP26以及SP27之處理。
另一方面，若步驟SP26中判定為轉換後之輸出資料為(11111111)，則於該情形時，因轉換基準電壓VREF_ADC有時會低於既定值，故而再次使用下一資料執行調整。即，將某區塊位址BA設定為初始值“1”(步驟SP28)。繼而，對該區塊位址BA所指定之子陣列區塊寫入資料(0001)(步驟SP29)。
繼而，判定該區塊位址BA是否已達到“15(十進制)”(步驟SP30)。因區塊位址BA並未達到“15(十進制)”而使區塊位址BA遞增1，再次返回至步驟SP29，寫入資料(0001)(步驟SP31)。另一方面，當步驟SP30中判定為區塊位址BA已達到“15(十進制)”時，則繼而於寫入時區塊位址BA所指定之子陣列區塊、即區塊位址BA=1至15之子陣列區塊中讀出資料並進行AD轉換，且將轉換後之資料輸出(步驟SP32)。
繼而，判定該所讀出之轉換後之輸出資料是否為(00001111)(步驟SP33)。該情形時，當所輸出之資料並非為(00001111)時，會因電壓位準降得過低而對該轉換基準電壓VREF_ADC之電壓位準進行調整(使電壓位準升高)(步驟SP34)。然後，再次返回至步驟SP32，自區塊位址BA之0至15所指定之子陣列區塊中讀出資料(0001)，進行AD轉換以及執行判定。
當步驟SP33中判定為經轉換後之輸出資料為(00001111)時，完成該轉換基準電壓VREF_ADC之調整。該情形時，於步驟SP33中亦可進行如下之該等操作，即，對轉換基準電壓VREF_ADC之位準作出微調，進行資料之讀出，且對AD轉換之範圍進行調整。
再者，於步驟SP28至SP33之處理中，將初始區塊位址設定為“0”，將最終區塊位址設定為“15(十進制)”，判定轉換輸出值是否為(0001000)(=16(十進制))。
作為可調式電壓產生電路845之構成，只要利用一示例之以下構成即可。即，於將基準電流轉換為電壓之電阻網電路中，與各電阻並聯地設有開關元件，根據該開關元件之導通/斷開狀態調整電阻網之電阻值，藉此調整電壓位準。
如上所述，根據本發明之實施形態17，自數個子陣列區塊中平行地讀出記憶體單元之記憶資料，以賦予與資料位元之位置對應之權重之方式設定各讀出資料線之條數，其中進行電流之總計運算處理，無需高速地生成進位便可執行加算運算。
又，可高速地執行對電流進行加算之加算處理。又，使ADC轉換時所利用之轉換基準電壓為可調整，從而可保障準確之A/D轉換。
[實施形態18]
圖159係概略性地表示單位運算子單元於選擇B埠時之感測放大器相對於電晶體之連接態樣之圖。圖159中，單位運算子單元UOE中，於選擇讀出B埠RPRTB時，源極線SL與感測讀出位元線RBL之間，串聯連接有N通道SOI電晶體NQ1以及NQ2。相同地，虛擬單元DMC中亦係虛擬電晶體DTB0以及DTB1串聯連接於基準電壓源與互補讀出位元線ZRBL之間。該等感測讀出位元線RBL以及ZRBL結合於感測放大器SA，藉由感測放大器SA而將該等感測讀出位元線RBL以及ZRBL之電位差或者電流差加以放大。根據該感測放大器SA之輸出信號，電流源電路826選擇性地將電流供給至內部輸出節點828a以及828b。
圖160係表示圖159所示之單位運算子單元以及虛擬單元之連接態樣中，讀出資料時之動作之信號波形圖。以下參考圖160，對圖159所示之單位運算子單元UOE以及虛擬單元DMC之讀出動作進行說明。
再者，亦於以下之說明中，使SOI電晶體NQ1以及NQ2於高臨限值電壓之狀態則對應於記憶有資料“0”之狀態，且於低臨限值電壓之狀態則對應於記憶有資料“1”之狀態。
於預充電期間內，讀出位元線RBL以及互補讀出位元線ZRBL，藉由圖148所示之位元線預充電/均衡電路BLEQ而預充電至預充電電壓VPC位準。
當讀出週期開始時，將讀出字元線RWLA以及RWLB與虛擬單元選擇信號DCLB驅動為選擇狀態。源極線SL上之電壓係例如電源電壓VCC位準，且係比供給至虛擬單元DMC之基準電壓Vref為高之電壓位準。基準電壓Vref係例如電源電壓VCC之1/2倍之VCC/2的電壓位準。當SOI電晶體NQ1以及NQ2之一方儲存有資料“0”之情形時，其臨限值電壓較大而電流量較少。另一方面，當SOI電晶體NQ1以及NQ2儲存有資料“1”之情形時，其臨限值電壓較低且流過較大電流。
因此，於SOI電晶體NQ1以及NQ2均記憶有資料“1”之情形(狀態S(1，1))時，較大電流自源極線SL經由讀出埠RPRTB流至感測讀出位元線RBL。於虛擬單元DMC中，電流經由虛擬電晶體DTB0以及DTB1自基準電壓源Vref流至互補感測讀出位元線ZRBL。基準電壓Vref(以同一符號表示電壓源與供給電壓)為供給至源極線SL之電壓(電源電壓VCC位準)與位元線預充電電壓VPC間之電壓位準。該狀態下，來自單位運算子單元UOE之電流量大於來自虛擬單元DMC之電流量大，且感測讀出位元線RBL之電位高於互補感測讀出位元線ZRBL之電位。
另一方面，於SOI電晶體NQ1以及NQ2之至少一方儲存有資料“0”之情形(狀態S(0，1)、S(1，0)、S(0，0))時，虛擬單元DMC對互補感測讀出位元線ZRBL供給之電流量，大於單位運算子單元UOE所供給之電流量。藉由該電流量之差，而使得感測讀出位元線RBL之電位低於互補感測讀出位元線ZRBL之電位。
該狀態下，使感測放大器活性化信號(/SOP以及SON)活性化，從而使感測放大器SA活性化。讀出至感測讀出位元線RBL以及ZRBL上之資料(電位或者電流量)係藉由感測放大器SA而進行差動放大。感測放大器SA之感測動作與上述之參考圖149所說明之動作相同。亦於該情形時，即便感測放大器SA之高側電源電壓VBC位準之電壓被傳送至感測讀出位元線RBL以及ZRBL之任一者上，亦可避免SOI電晶體NQ1以及NQ2以及虛擬電晶體之主體區域之PN接面受到順向偏壓而導致電荷流入主體區域中，不會使記憶資料受到破壞而可準確地進行感測動作。
電流源電路826於感測放大器SA之輸出信號(感測讀出位元線RBL之電位)為H位準時對內部輸出節點828a供給電流，而於感測放大器SA之輸出信號(感測讀出位元線RBL之電位)為L位準時，電流源電路826成為輸出高阻抗狀態。
根據讀出選擇信號CSL而選擇圖147所示之讀出閘CSG，並經由對應之總體讀出資料線對ADC帶之對應之ADC供給電流。
圖161係一覽地表示圖160所示之單位運算子單元UOE以及虛擬單元DMC之選擇態樣下，記憶資料與感測放大器之輸出信號之邏輯值及電流源電路之狀態的關係圖。
如圖161所示，僅於SOI電晶體NQ1以及NQ2均儲存有資料“1”之狀態S(1，1)時，單位運算子單元供給之電流會大於虛擬單元DMC之電流，因此感測放大器之輸出信號、感測讀出位元線RBL之電位成為“1”。另一方面，於SOI電晶體NQ1以及NQ2之至少一方儲存有資料“0”之狀態S(0，0)、S(1，0)以及S(0，1)之情形時，感測放大器SA之輸出信號成為“0”。
該感測放大器SA之輸出信號表示SOI電晶體NQ1以及NQ2之記憶節點SNA以及SNB之儲存資料之AND運算結果。又，電流源電路826於感測放大器SA之輸出信號為“1”時，成為導通狀態而供給電流，且於感測放大器SA之輸出信號為“0”時，成為斷開狀態而停止供給電流。因此，根據單位運算子單元之記憶節點SNA以及SNB之記憶資料之AND運算結果，使電流供給至對應之總體讀出資料線。
如此，無需將資料讀出至裝置外部，僅於內部讀出單位運算子單元之記憶資料，便可執行記憶資料之邏輯運算而獲得運算結果。利用該構成，於本實施形態17中，以與實施形態8不同之態樣，執行積和運算並進行乘算。
圖162係表示本發明之實施形態18中所執行之乘算之一具體示例之圖。如圖162所示，作為一示例，進行4位元被乘數X<3：0>以及4位元乘數Y<3：0>之乘算。於執行乘算時，使被乘數X<3：0>之各位元乘以乘數Y<3：0>之各位元而生成部分乘積PP1以及PP4，使該等部分乘積PP1-PP4位數對齊進行加算而藉以生成最終乘積P<7：0>。利用圖161所示之AND運算生成該部分乘積PP1-PP4，藉由電流加算對部分乘積PP1-PP4進行加算而生成最終乘積。總體寫入資料線WGLA以及WGLB與資料位元之對應關係係與實施形態17相同。根據數值資料之各位元之位置來賦予權重，傳輸寫入資料並將其儲存於對應之單位運算子單元之記憶節點SNA以及SNB中。
圖163係概略性地表示本發明之實施形態18之半導體信號處理裝置之資料通路814之構成圖。圖163中，作為一示例，表示使用8位元ADC時之構成。於運算單位區塊OUB中設有寫入總體資料匯流排WDB0-WDB6。總體寫入資料匯流排WGB0包含一個總體寫入資料線對WGLP，總體寫入資料匯流排WGB1包含2個總體寫入資料線對WGLP。該總體寫入資料線對WGLP，如圖147所示包含A埠總體寫入資料線WGLA與B埠總體寫入資料線WGLB。以下，總體寫入資料匯流排WGBi包含2之i乘方個總體寫入資料線對WGLP。此處，i為2至6之任一整數。
對該總體寫入資料線對WGLP分別設有總體寫入驅動器WDRA/B，將供給之資料位元分別傳輸至總體寫入資料匯流排WGB0-WGB6中。該總體寫入驅動器WDRA/B包含對匯流排A埠總體寫入資料線WGLA而設置之總體寫入驅動器WDRA、及對B埠總體寫入資料線WGLB而設置之總體寫入驅動器WDRB。
對於總體寫入資料匯流排WGBk而設置之總體寫入驅動器WDRA/B傳輸輸入資料之第k位之資料位元。K為0至6之任一整數。因此，相對於輸入資料位元生成賦予有對應位元位置之位數之權重的寫入資料，並經由對應之總體寫入資料線而傳輸寫入資料。
對該總體寫入資料匯流排WGB0-WGB6設有開關盒852與暫存器電路850a-850d以及851a-851d。暫存器電路850a-850d分別保持所供給之輸入資料位元DINA<0>-DINA<3>。暫存器電路851a-851d分別保持所供給之輸入資料位元DINB<0>-DINB<3>。
開關盒852包含：對應於暫存器電路850a-850d而配置之輸入節點EA0-EA3以及EA4-EA7；對應於暫存器電路851a-851d而配置之輸入節點EB0-EB3以及EB4-EB7；配置於輸入側之接地線855；分別對應於總體寫入資料匯流排WGB0-WGB6而設置之輸出節點FA0-FA6以及FB0-FB6。圖163中，為簡化圖式，將輸入節點EAi以及EBi之組作為輸入節點Ei而表示，又，將輸出節點FAi以及FBi之組作為輸出節點Fi來表示。
開關盒852中，藉由開關控制信號SWCA以及SWCB而分別對於埠A以及埠B設定資料位元之傳輸路徑。
根據資料時脈信號DCLK，開關盒852切換輸出節點F0-F6與輸入節點E0-E7間之連接路徑。藉由該開關盒852之切換動作，而使輸入資料位元DINA<3：0>依序以1位元為單位向高位方向移位且傳輸至總體寫入資料匯流排中，又，使輸入資料位元DINB<3：0>以1位元為單位而依序被選擇，又，使其位元位置移位並進行傳輸。
如圖162所示，當進行4位元被乘數X<3：0>以及4位元乘數Y<3：0>之乘算時，以如下順序執行乘算。即，於執行乘算時，使被乘數X<3：0>之各位元乘以乘數Y<3>-Y<0>之各位元而生成部分乘積PP1至PP4，使該等部分乘積PP1-PP4位數對齊後進行加算，藉此生成最終乘積P<7：0>。利用圖161所示之對單位運算子單元之記憶資料之AND運算而生成該部分乘積PP1-PP4，藉由電流加算進行部分乘積PP1-PP4之類比加算而生成最終數位積。以下參考圖164至圖171，對運算資料之寫入動作加以具體說明。再者，圖164至圖171中，為簡化圖式，使用不同圖式表示對埠A之資料傳輸路徑與對埠B之資料傳輸路徑。
圖164中，根據資料時脈信號DCLK分別將被乘數位元X<0>-X<3>儲存於暫存器電路850a-850d中。暫存器電路850a-850d中維持著該儲存資料，直至繼而供給有重置(未圖示)指示為止。暫存器電路850a-850d分別結合於開關盒852之各輸入節點EA0-EA3以及EA4-EA7。於該狀態下，根據開關控制信號SWCA，將開關盒852之輸出節點FA0-FA3分別結合於輸入節點EA0-EA3。將輸出節點FA4-FA6分別結合於接地線855。該狀態下，使總體寫入驅動器WDRA活性化，而將經由開關盒852傳輸之資料傳輸至各總體寫入資料匯流排WGB0-WGB6上。因此，該情形時，使被乘數位元X<0>-X<3>分別傳輸至總體寫入資料匯流排WGB0-WGB3上，且使資料“0”傳輸至總體寫入資料匯流排WGB4-WGB6上。
另一方面，如圖165所示，根據資料時脈信號DCLK將乘數位元Y<0>-Y<3>分別儲存於暫存器電路851a-851d中。與暫存器電路50a-50d相同，暫存器電路51a-51d中維持著該儲存資料，直至繼而供給有重置(未圖示)指示為止。暫存器電路851a-851d分別結合於開關盒852之輸入節點EB0-EB3以及EB4-EB7。該狀態下，根據開關控制信號SWCB，將開關盒852之輸出節點FB0-FB3分別結合於輸入節點EB0。將輸出節點FB4-FB6分別結合於接地線855。該狀態下，使總體寫入驅動器WDRB活性化，而將經由開關盒852傳輸之資料傳輸至各總體寫入資料匯流排WGB0-WGB6上。因此，該情形時，將乘數位元Y<0>分別傳輸至總體寫入資料匯流排WGB0-WGB3中。將資料“0”傳輸至總體寫入資料匯流排WGB4-WGB6中。
若該等被乘數資料X<3：0>以及乘數資料位元Y<0>經由總體寫入資料匯流排WGB0-WGB3而傳輸，則於寫入對象之最初之子陣列區塊#0上使寫入字元線活性化，向單位運算子單元之記憶節點SNA以及SNB寫入資料。
當完成最初之寫入週期時，就埠A而言，如圖166所示，根據開關控制信號SWCA切換開關盒852之連接路徑。該情形時，輸入節點EA0-EA3分別結合於輸出節點FA1-FA4，輸出節點FA0、FA5以及FA6分別結合於接地線855。暫存器電路850a-850d之儲存資料位元並未產生變化。因此，藉由總體寫入驅動器WDRA而對總體寫入資料匯流排WGB1-WGB4傳輸被乘數位元X<0>-X<3>，將資料“0”傳輸至總體寫入資料匯流排WGB0、WGB5以及WGB6。
另一方面，就埠B而言，如圖167所示，根據開關控制信號SWCB切換開關盒852之連接路徑。該情形時，輸入節點EB1分別結合於輸出節點FB1以及FB2，輸入節點EB5結合於輸出節點FB3以及FB4。該等輸入節點EB1以及EB5均結合於儲存有乘數資料位元Y<1>之暫存器電路851b。輸出節點FB0、FB5以及FB6分別結合於接地線855。暫存器電路851a-851d之儲存資料位元並未產生變化。因此，藉由總體寫入驅動器WDRB而對總體寫入資料匯流排WGB1-WGB4傳輸乘數位元Y<1>，將資料“0”傳輸至總體寫入資料匯流排WGB0、WGB5以及WGB6。
若該等資料X<3：0>以及Y<1>平行地經由總體寫入資料匯流排WGB1-WGB4進行傳輸，則於下一寫入對象之子陣列區塊#1中將寫入字元線驅動為選擇狀態，對所對應之單位運算子單元之記憶節點SNA以及SNB執行傳輸資料之寫入。藉此，子陣列區塊#1中儲存有相對於子陣列區塊#0而向高位方向移位1位元後之被乘數資料X<3：0>以及乘數資料位元Y<1>。
其次，就埠A而言，如圖168所示，使開關控制信號SWCA變化而切換開關盒852之連接路徑。該情形時，將分別連接著暫存器電路850a-850d之輸入節點EA4-EA7，分別連接於輸出節點FA2-FA5。輸出節點FA0、FA1以及FA6連接於接地線855。該狀態下，就埠A總體寫入資料線WGLA而言，將資料位元“0”傳輸至總體寫入資料匯流排WGB0、WGB1以及WGB6上，且將被乘數位元X<0>-X<3>分別傳輸至總體寫入資料匯流排WGB2-WGB5上。
另一方面，就B埠而言，如圖169所示，根據開關控制信號SWCB切換開關盒852之連接路徑，將連接著暫存器電路851c之輸入節點EB2以及EB6，結合於輸出節點FB2-FB5。輸出節點FB0、FB1以及FB6結合於接地線855。因此，就B埠總體寫入資料線WGLB而言，將乘數資料位元Y<2>傳輸至總體寫入資料匯流排WGB2-WGB5上，且將資料位元“0”傳輸至總體寫入資料匯流排WGB0、WGB1以及WGB6上。
若該等被乘數資料X<3：0>以及乘數資料位元Y<2>經由總體寫入資料匯流排WGB2-WGB5進行傳輸，則於下一寫入對象之子陣列區塊#2中，將寫入字元線驅動為選擇狀態，而將傳輸資料儲存於單位運算子單元之記憶節點SNA以及SNB中。藉此，將資料寫入至較圖166以及圖167所示之寫入週期更向高位方向移位1位元之位置上。
當完成該寫入後，如圖170所示，就埠A而言，會再次使開關控制信號SWCA之狀態產生變化，而於開關盒852中將輸出節點FA3-FA6連接於分別與暫存器電路50a-50d連接之輸入節點EA4-EA7，且將輸出節點FA0-FA2結合於接地線855。於該狀態下，就埠A總體寫入資料線WGLA而言，將資料位元“0”傳輸至總體寫入資料匯流排WGB0-WGB2上，且將被乘數位元X<0>-X<3>分別傳輸至總體寫入資料匯流排WGB3-WGB6中。
另一方面，就埠B而言，如圖171所示，於開關盒52中，根據開關控制信號SWCB切換資料傳輸路徑。即，將連接著暫存器電路851d之輸入節點EB3以及EB7結合於輸出節點FB3-FB6，且將輸出節點FB0-FB2結合於接地線855。該狀態下，就B埠總體寫入資料線WGLB而言，將資料位元“0”傳輸至總體寫入資料匯流排WGB0-WGB2上，且將乘數資料位元Y<3>傳輸至總體寫入資料匯流排WGB3-WGB6上。
經由總體寫入資料匯流排WGB3-WGB6平行傳輸被乘數資料X<3：0>以及乘數資料位元Y<3>。若傳輸該等資料，則會於下一寫入對象之子陣列區塊#3中，將寫入字元線驅動為選擇狀態而將傳輸資料寫入單位運算子單元。
平行地進行被乘數資料X以及乘數資料Y之寫入。因此，該等資料寫入中必需有4次寫入存取。
完成該4次寫入存取後，若完成對乘算對象資料之寫入，則以與實施形態17相同之方式，自記憶體子陣列區塊讀出資料。
圖172係概略性地表示本發明之實施形態18之半導體信號處理裝置之資料讀出部之構成圖。該圖172所示之構成中，感測放大器帶822以及讀出閘電路824中所包含之感測放大電路SAK以及讀出閘CSG之構成，與實施形態17之情形相同。如子陣列區塊BK0中所代表性地表示般，於單元子陣列820中，單位運算子單元UOE連接於位元線BL，且構成該單位運算子單元UOE之電晶體NQ1以及NQ2係串聯連接於源極線SL與位元線BL之間。虛擬單元DMC係連接於互補位元線ZBL。
於該圖172所示之構成中，於一個運算單位區塊OUB中，被乘數資料X<3：0>移位1位元位數而分別儲存於子陣列區塊BK0-BKm(於上述說明之4位元資料之情形時，m=3：#0-#3)中。又，乘數資料位元Y<0>-Y<3>移位1位元位數位置而分別儲存於該子陣列區塊BK0-BKm(於上述說明之4位元資料之情形時，#0-#3)中。藉由使該位元位置偏移並儲存運算對象之資料，而可容易地實現部分乘積加算時之位數對齊。
於讀出資料時，與實施形態17同樣，通常係針對寫入有乘數資料以及被乘數資料之子陣列區塊BK0-BKm(4位元資料之情形時，m=3)，將讀出選擇信號CSL<0>-CSL<m>平行地驅動為連接(選擇)狀態。此時埠連接電路中選擇埠B。感測放大電路SAK中，供給與對應之單位運算子單元UOE之記憶資料之AND運算結果對應的電流。將感測讀出電流Is0(0)-Is0(126)-Ism(0)-Ism(126)自平行之記憶體子陣列區塊BK0-BKm供給至127條總體讀出資料線RGL0-RGL126。該總體讀出資料線RGL0-RGL126共通地結合於電流總計線VM。藉由ADC835而將與該電流總計線VM上之總計之電流對應的類比電壓轉換為數位資料。
圖173係概略性地表示執行對4位元資料X<3：0>以及Y<3：0>之乘算時之子陣列區塊#0-#3(=BK0-BK3)中之記憶資料的圖。參考圖173，於子陣列區塊#0中，向對應於總體寫入資料匯流排WGB0-WGB3而配置之單位運算子單元UOE之記憶節點SNA以及SNB寫入被乘數資料位元X<0>-X<3>以及乘數位元Y<0>。將資料“0”儲存於與總體寫入資料匯流排WGB4-WGB6對應之單位運算子單元之記憶節點SNA以及SNB中。
子陣列區塊#1中，與總體寫入資料匯流排WGB1-WGB4對應之區域之單位運算子單元的記憶節點SNA以及SNB中，分別儲存有被乘數資料位元X<0>-X<3>以及乘數資料位元Y<1>。與總體寫入資料匯流排WGB0、WGB5以及WGB6對應之區域中，單位運算子單元的記憶節點SNA以及SNB中儲存有資料“0”。
子陣列區塊#2中，與總體寫入資料匯流排WGB2-WGB5對應之區域之單位運算子單元的記憶節點SNA中，分別儲存有被乘數資料位元X<0>-X<3>，又，記憶節點SNB中儲存有乘數資料位元Y<1>。與總體寫入資料匯流排WGB0、WGB1以及WGB6對應之區域之單位運算子單元的記憶節點SNA以及SNB上儲存有資料“0”。
子陣列區塊#3中，與總體寫入資料匯流排WGB0-WGB2對應之區域之單位運算子單元的記憶節點SNA以及SNB中，儲存有資料“0”。與總體寫入資料匯流排WGB3-WGB6對應之區域之單位運算子單元的記憶節點SNA以及SNB中，分別儲存有被乘數資料位元X<0>-X<3>以及乘數資料位元Y<3>。
於各子陣列區塊#0-#3中，對與總體寫入資料匯流排WGB0-WGB6之位元寬度對應之數量之單位運算子單元UOE寫入資料。與該單位運算子單元UOE之記憶節點SNA以及SNB之記憶資料之AND運算結果對應之電流，自感測放大電路SAK傳送至對應之總體讀出資料線RGL上。與圖162所示之部分乘積PP1-PP4對應之電流，自子陣列區塊#0-#3供給至總體讀出資料匯流排RGB0-RGB6。因此，電流總計線VM上之總計電流、即電壓成為表示乘算結果之值。藉由ADC835而對電流總計線VM之電壓進行AD轉換，藉此可獲得與部分乘積PP1-PP4之加算結果對應之8位元乘算結果P<7>-P<0>。
圖174係概略性地表示本發明之實施形態18之半導體信號處理裝置之ADC帶812的構成圖。參考圖174，於ADC帶812上，分別對應於運算單位區塊OUBa-OUBk而設有M位元ADC835a-835k。對該等ADC835a-835k分別設有電流總計線VMa-VMk，ADC835a-835k將對應之電流總計線VMa-VMk上之各電壓，以位元為單位分別利用轉換基準電壓VREF_ADC#a-VREF_ADC#k轉換為M位元數位資料。自該等ADC835a-835k分別生成M位元資料Qa<M-1：0>-Qk<M-1：0>。
因此，可於運算單位區塊OUBa、OUBb、…、OUBk中生成被乘數資料Xa、Xb、…、Xk與乘數資料Ya、Yb、…、Yk之類比乘算結果Xa‧Ya、…、Xk‧Yk，且可於M位元ADC835a-835k中平行地進行AD轉換而平行地生成M位元數位資料。
於該運算單位區塊OUBa-OUBk中，選擇同列之單位運算子單元進行資料之寫入/讀出。因此，於該乘算時，雖然相對於總體寫入資料線以及總體讀出資料線已對所傳輸之資料位元賦予有權重，但該情形時，僅設置有與各位元位置之權重對應之數的總體寫入驅動器即可。僅於選擇之子陣列區塊中平行地選擇1個入口(由對齊配置成一列的單位運算子單元構成)之單位運算子單元而進行資料之寫入/讀出即可，並未特別要求於各子陣列區塊中選擇與寫入/讀出資料位元之位置對應之數量的位元線。
[變形例]
圖175係概略性地表示本發明之實施形態18之變形例之資料寫入態樣的圖。圖175中，子陣列區塊BK0-BK3用於進行乘算X＃1<3：0>×Y＃1<3：0>，子陣列區塊BK4-BK7用於進行乘算X＃2<3：0>×Y＃2<3：0>。於各子陣列區塊BK#0-BK3中，按照對各位元位置賦予之權重將被乘數資料X#1<3：0>儲存於單位運算子單元之記憶節點SNA中。分別將乘數資料位元Y#1<0>-Y#1<3>按照對位元位置賦予之權重，而儲存於子陣列區塊BK0-BK3之單位運算子單元之記憶節點SNB中。
於各子陣列區塊BK#4-BK7中，按照對各位元位置賦予之權重而將被乘數資料X#2<3：0>儲存於單位運算子單元之記憶節點SNA中。分別將乘數資料位元Y#2<0>-Y#2<3>按照對位元位置賦予之權重，儲存於子陣列區塊BK4-BK7之單位運算子單元之記憶節點SNB中。
該等運算資料之組係以與圖164至圖171所示之順序相同之順序進行儲存。自該等子陣列區塊BK0-BK7平行地讀出資料。該情形時，與X#1<3：0>×Y#1<3：0>之部分乘積PPT1-PPT4對應之電流，自子陣列區塊BK0-BK3經由未圖示之總體讀出資料線而傳送至電流總計線上，又，與X#2<3：0>×Y#2<3：0>之部分乘積對應之電流，同樣，自子陣列區塊BK4-BK7傳送至對應之總體讀出資料線上。因此，將與該等乘算X#1<3：0>×Y#1<3：0>以及X#2<3：0>×Y#2<3：0>之加算值對應之電流供給至電流總計線上，藉由ADC而生成與乘算以及加算之運算結果對應之數位資料。因此，可高速地執行多位元數值資料之積和運算。
圖176係概略性地表示本發明之實施形態18之半導體信號處理裝置之控制電路818的構成圖。本發明之實施形態18之半導體信號處理裝置之整體構成，與參考實施形態17之圖145所說明之構成相同。
圖176中，控制電路818包含：對指令CMD進行解碼之指令解碼器860；於進行乘算操作時對暫存器電路850a-850d以及851a-851d之鎖存動作進行控制之資料鎖存控制電路862；對開關盒852之開關動作進行控制之開關控制電路864；以及對寫入動作進行控制之寫入控制電路866。
指令解碼器860係與時脈信號CLK同步地取入指令CMD，並生成指示該指令CMD所指定之運算操作內容之信號。
資料鎖存控制電路862於來自該指令解碼器860之動作運算操作指示(OPLOG)表示乘算操作時，生成資料時脈信號DCLK以及資料鎖存賦能信號DEN。開關控制電路864於來自指令解碼器860之運算操作指示表示乘算操作時，與時脈信號CLK同步地以既定序列生成開關控制信號SWCA以及SWCB，且以於每個寫入週期內使寫入資料傳輸路徑向高位方向移位1位元之方式切換開關盒852之連接路徑。
寫入控制電路866於來自指令解碼器860之運算操作指示表示伴隨有資料寫入之操作時，以既定時序使寫入活性化信號WREN以及寫入字元線活性化信號WWLEN活性化。該寫入控制電路866，又，於指令解碼器860之運算操作指示表示乘算操作時，又，生成鎖存賦能信號LATEN。
控制電路818進一步包含：對讀出動作進行控制之讀出控制電路868；於進行乘算操作時生成字元線位址之字元線位址暫存器870；以及對時脈信號CLK進行計數並生成區塊位址BRAD之區塊位址計數器872。
讀出控制電路868於來自指令解碼器860之運算操作指示表示伴隨有資料讀出之操作時，以既定時序且以既定序列生成讀出活性化信號REDEN、讀出字元線活性化信號RWLEN、感測放大器賦能信號SAEN、及AD轉換賦能信號ADCEN。字元線位址暫存器870於來自指令解碼器860之運算操作指示表示乘算操作時，將其記憶值設定為既定值，且於乘算操作時保持指定選擇之子陣列區塊之字元線(寫入字元線以及讀出字元線)之字元線位址WLAD。
區塊位址計數器872於來自指令解碼器860之運算操作指示表示乘算操作時，對時脈信號CLK進行計數，並生成其計數值而作為指定子陣列區塊之區塊位址BRAD。於其計數值達到既定值時，由區塊位址計數器872生成遞增計數信號CUP，並將其供給至讀出控制電路868以及寫入控制電路866。讀出控制電路868於上述運算操作指示表示乘算操作時，若由區塊位址計數器872生成既定次數之遞增計數信號CUP，則生成用以開始下一讀出動作之各控制信號SAEN、RWLEN、REDEN以及ADCEN。該遞增計數信號CUP之次數係對應於運算對象資料組之數量。例如，當對被乘數資料X<3：0>與乘數資料Y<3：0>之組執行乘算時，若確定一定之遞增計數信號CUP，則移行至讀出動作。
寫入控制電路866於供給有來自該區塊位址計數器872之遞增計數信號CUP時，使鎖存賦能信號LATEN活性化。根據該鎖存賦能信號LATEN，於對各子陣列區塊而設置之局部單元選擇電路中，鎖存區塊位址之解碼結果。於乘算操作時，在完成寫入後之下一讀出動作時，可將寫入對象之子陣列區塊平行地驅動為選擇狀態。
圖177係概略性地表示圖145所示之單元選擇驅動電路816中所包含之局部單元選擇電路875之構成圖。圖177中，局部單元選擇電路875包含區塊解碼鎖存器880、及將寫入字元線驅動為選擇狀態之寫入字元線驅動電路882。區塊解碼鎖存器880於寫入活性化信號WEN以及讀出活性化信號RWDEN活性化時，對區塊位址信號BRAD進行解碼，並於指定有對應之子陣列區塊時，將其解碼信號驅動為選擇狀態。該區塊解碼鎖存器880，又，於來自圖176所示之寫入控制電路866之鎖存賦能信號LATEN活性化時，對區塊位址信號BRAD或者解碼結果進行鎖存。
寫入字元線驅動電路882於區塊解碼鎖存器880之輸出信號為選擇狀態時被賦能，且根據寫入字元線活性化信號WWLEN以及字元線位址WLAD，將對應列之寫入字元線WWL驅動為選擇狀態。
局部單元選擇電路875進一步包含：將讀出字元線驅動為選擇狀態之讀出字元線驅動電路884；對感測放大電路之動作進行控制之感測放大器控制電路886；以及讀出感測放大電路之輸出信號之讀出活性化電路888。讀出字元線驅動電路884於區塊解碼鎖存器880所輸出之解碼信號為選擇狀態時被賦能，根據讀出字元線活性化信號RWNEN，將與字元線位址信號WLAD所指定之列對應的讀出字元線RWLA以及RWLB驅動為選擇狀態。
感測放大器控制電路886於區塊解碼鎖存器880之輸出信號為選擇狀態時被賦能，且根據感測放大器活性化信號SAEN使感測放大器活性化信號SE(SON、/SOP)活性化。讀出活性化電路888，於該區塊解碼鎖存器880之解碼信號為選擇狀態時被賦能，且以讀出活性化信號REDEN之活性化時序將讀出選擇信號CSL驅動為選擇狀態。
再者，雖然並未表示生成用以選擇虛擬單元之虛擬單元選擇信號DCLA以及DCLB之部分，該等只要係根據讀出字元線活性化信號RWLEN以與讀出字元線RWLA以及RWLB相同之時序活性化即可。
作為開關盒852之構成，只要係以實現上述圖164至圖171所示之連接路徑之方式而配置開關電晶體即可。又，亦可代替此開關電晶體矩陣構成而採用如下構成：對A埠之資料傳輸路徑設有移位暫存器，該移位暫存器使暫存器電路850a-850d中所鎖存之資料，以1位元為單位向高位方向進行邏輯移位。又亦可利用如下構成：於B埠之資料傳輸路徑中，暫存器電路851a-851d之連接與輸出節點FB-FB6間之連接，係於每個時脈週期內以1位元為單位逐步向高位方向移位。
如上所述，根據本發明之實施形態18，於每個子陣列區塊中，將已對位元位置賦予有權重之資料儲存於單位運算子單元中，使用感測放大電路，將該單位運算子單元中之與記憶資料之AND運算結果對應的電流，傳送至總體讀出資料線上。藉此，可高速地進行多位元資料之乘算以及數個乘算結果之加算操作。
再者，上述之乘算說明中，使用8位元ADC求出4位元資料之乘算結果。然而，所使用之資料之位元寬度並未限定於此，亦可使用其他位元寬度之資料。
[實施形態19]
圖178係概略性地表示本發明之實施形態19之半導體信號處理裝置之感測放大器帶以及讀出閘電路的構成之一示例之圖。與實施形態17相同，單位運算子單元具有圖1以及2所示之構成，本實施形態19中選擇埠A，且驅動與記憶節點SNA之記憶資料對應之大小的位元線電流。感測放大器帶822中所包含之感測放大電路SAK包含感測放大器SA、及根據該感測放大器SA之感測信號，即感測讀出位元線RBL以及ZRBL之電位而供給電流之電流源電路826。
與實施形態17相同，感測放大器SA之構成具有圖148所示之構成，其包含交叉耦合之P通道電晶體以及交叉耦合之N通道電晶體。本實施形態19中，作為感測放大器SA，亦可使用電流鏡型之差動放大電路。
電流源電路826包含根據反相緩衝器827a之輸出信號而自電源節點供給電流之P通道電晶體PT10、及根據反相緩衝器827b之輸出信號而汲入電流之放電電晶體NT10。該放電電晶體NT10於導通時，會根據接地電壓以下之低側電源節點VNF之電壓而對電流進行放電。
讀出閘電路824中所包含之讀出閘CSG，與實施形態17之構成不同，其包含共通地結合於對應之總體讀出資料線RGL之兩個開關電晶體NT11以及NT12。開關電晶體NT11根據加算讀出選擇信號CSLP而導通，其於導通時使電流源電路826之充電用電晶體PT10結合於總體讀出資料線RGL。開關電晶體NT12根據減算讀出選擇信號CSLN而選擇性地導通，其於導通時，使放電用電晶體NT10結合於總體讀出資料線RGL。
因此，該電流源電路826藉由讀出閘之構成，而可對所對應之總體讀出資料線RGL進行充電以及放電。
當對應之單位運算子單元之記憶節點SNA中記憶有資料“1”時，因感測讀出位元線RBL以及ZRBL分別成為H位準以及L位準，故而電晶體PT10以及NT10藉由反相緩衝器827a以及827b而平行地導通，且根據讀出選擇信號CSLP以及CSLN，對總體讀出資料線RGL進行充電或者放電。當對應之單位運算子單元之記憶節點SNA中記憶有資料“0”時，感測讀出位元線RBL以及ZRBL分別成為H位準以及L位準，電晶體PT10以及NT10均成為斷開狀態，電流源電路826成為輸出高阻抗狀態。因此，當記憶有該資料“0”時，感測放大電路不會對總體讀出資料線RGL之電流帶來任何影響。
該等充電電晶體PT10以及放電電晶體NT10分別作為恆定電流源進行動作，對總體讀出資料線RGL供給固定大小之電流(將引出電流之動作視作供給負電流)。因此，於該讀出閘CSG中，藉由選擇性地使讀出選擇信號CSLP以及CSLN活性化，而於對應之單位運算子單元之記憶節點SNA中記憶有資料“1”時，可向總體讀出資料線RGL供給恆定電流或者自其引出恆定電流，即，可供給正電流以及負電流，藉此可進行加算或者減算。根據讀出選擇信號CSLP以及CSLN而設定該電流之加算以及減算。
圖179係概略性地表示本發明之實施形態19之ADC835之構成圖。該圖179所示之ADC835之構成，於以下方面不同於圖152所示之實施形態17之ADC835。即，針對電阻網841a-841u，將轉換基準電壓VREF_ADC以及-VREF_ADC分別供給至電源節點840以及900。該圖179所示之ADC835之其他構成，與圖152所示之ADC835之構成相同，對相對應之部分附上同一元件符號並省略其詳細說明。
利用正以及負基準電壓VREF_ADC以及-VREF_ADC作為該轉換基準電壓，藉此於加減運算結果為負之情形時，亦可生成負電流值。該情形時，編碼器844藉由編碼動作而生成具有表示正以及負之符號之多位元資料。
圖180係表示於本發明之實施形態19之半導體信號處理裝置中所執行之運算處理之一示例的圖。圖180中，執行4位元輸入資料DIN#1-DIN#m之加算以及減算，並輸出該加算以及減算結果而作為附符號之M位元。圖180中，對4位元輸入資料DIN#3(=0010)以及DIN#m(=1011)進行減算，而對其餘之4位元輸入資料DIN#1(=1110)、DIN#2(=1010)、DIN#4(=0110)等執行加算。
該4位元輸入資料D1N#1-DIN#m係未附符號之輸入資料。因此，該4位元輸入資料DIN#1-#m中之最高位元並不表示符號。
圖181係概略性地表示本發明之實施形態19之半導體信號處理裝置讀出資料時之動作態樣之圖。資料通路之構成係與實施形態17相同，選擇與各資料位元之位數之權重對應之數的總體寫入字元線，對所對應之單位運算子單元之記憶節點SNA執行資料之寫入。
圖181中，對記憶體子陣列區塊BK0-BKj執行寫入/讀出。於各記憶體子陣列區塊BK0-BKj中，將流經虛擬單元DMC之電流設為參考電流，且感測放大電路SAK對流經對應記憶體單元MC之電流進行感測動作。於讀出閘中，將電晶體NT11以及NT12選擇性地設定為導通狀態。圖181中，相對於記憶體子陣列區塊BK0以及BK1，將讀出選擇信號CSLP<0>、CSLP<1>設定為導通狀態(選擇狀態)，且將讀出選擇信號CSLN<0>以及CSLN<1>設定為斷開狀態(非選擇狀態)。因此，於記憶體子陣列區塊BK0以及BK1中，電晶體NT11成為導通狀態，於記憶體單元MC之記憶資料為“1”時，將感測電流Is0(0)-Is0(3)、…、Is0(k)以及Is1(0)-Is1(3)、…、Is1(k)分別供給至對應之總體讀出資料線RGL0-RGL3、…、RGLK。
於ADC帶812上，分別對應於運算單位區塊OUBa、OUBb而設有ADC(835)，參考以電阻對轉換基準電壓VREF_ADC以及-VREF_ADC進行分割而成之電壓，對與供給至對應之電流總計線VM之電流所對應之電壓進行A/D轉換。除編碼器之輸出資料係附符號之資料以外，該ADC835之A/D轉換動作與實施形態17之情形相同。
因此，從記憶有進行減算之資料之記憶體子陣列區塊BKj，藉由與記憶有資料“1”之記憶體單元對應之感測放大電路，自總體讀出資料線對電流進行減算，另一方面，記憶有進行加算之資料之記憶體子陣列區塊，於資料為“1”時對總體讀出資料線供給電流。藉由該電流之加算以及減算，可與圖180中作為一示例所示之加算以及減算平行地執行，而生成加減運算結果。
圖182係表示該4位元輸入資料之加減運算之更具體之一示例之圖。圖182中，對4位元輸入資料DIN#1、DIN#2以及DIN#4進行加算，且對4位元輸入資料DIN#3執行減算。該情形時，輸入資料DIN#1、DIN#2、DIN#3、以及DIN#4分別為(1110)、(1010)、(0010)、以及(0110)。該加減運算結果如圖182所示為(011100)。加減運算結果之最高位元為符號位元。
當執行該加減運算時，如圖183所示，對子陣列區塊BK0-BK3執行資料之寫入以及讀出。該情形時，對子陣列區塊BK0寫入4位元輸入資料DIN#1，將讀出選擇信號CSLP<0>設為選擇狀態(導通狀態)而執行運算資料之讀出。對單位運算子單元之記憶節點SNA執行寫入以及讀出。對於子陣列區塊BK1，將4位元輸入資料DIN#2寫入至單位運算子單元之記憶節點SNA中，且將讀出選擇信號CSLP<1>設定為選擇狀態，對單位運算子單元之記憶節點SNA執行記憶資料之讀出。將輸入資料DIN#4寫入至子陣列區塊BK3中，且將讀出選擇信號CSLP<3>設定為選擇狀態(導通狀態)而執行資料之讀出。因此，從子陣列區塊BK0、BK1以及BK3，於記憶資料位元為“1”時將電流供給至對應之總體讀出資料線，而於資料位元為“0”時並不供給電流。
另一方面，將4位元輸入資料DIN#3寫入至子陣列區塊BK2中，將讀出選擇信號CSLN設定為選擇狀態。該情形時，於子陣列區塊BK2中，當單位運算子單元之記憶資料位元為“1”時，自對應之總體讀出資料線引出電流而進行電流減算。
於執行該加算以及減算之情形時，亦可預先固定性地規定數個子陣列區塊中之記憶加算資料之區塊、以及記憶減算資料之子陣列區塊。此處，以下對作為一示例之如下構成進行說明，即該構成係用以將各子陣列區塊BK0-BKm靈活地分配為加算資料記憶區塊以及減算資料記憶區塊。
圖184係概略性地表示本發明之實施形態19之半導體信號處理裝置之單元選擇驅動電路816中所包含的局部單元選擇電路875之構成圖。該圖184所示之局部單元選擇電路之構成，於以下方面不同於圖177所示之局部單元選擇電路875。即，設有對加減運算指示旗標ASF進行鎖存之運算旗標鎖存電路892。該運算旗標鎖存電路892於寫入活性化信號WREN活性化時，當區塊解碼鎖存器880之輸出信號指定對應之子陣列區塊時，對加減運算指示旗標ASF進行鎖存。
讀出活性化電路890於讀出活性化信號REDEN活性化時，根據該運算旗標鎖存電路892中所鎖存之旗標，將讀出選擇信號CSLP以及CSLN之任一者驅動為選擇狀態。
該圖184所示之局部單元選擇電路之其他構成，與圖177所示之構成相同，對相對應之部分附上同一元件符號並省略其詳細說明。
再者，於進行輸入資料之加算以及減算之情形時，在寫入資料時，將表示該加算以及減算之旗標(例如符號位元)作為加減運算指示旗標ASF而利用，並於向對應之子陣列區塊寫入資料時，將運算指示內容平行地儲存於運算旗標鎖存電路892中。藉此，可根據各子陣列區塊中之寫入資料之加算以及減算，將讀出選擇信號CSLP以及CSLN選擇性地驅動為導通狀態(選擇狀態)。
如上所述，根據本發明之實施形態19係設為如下構成：於單位運算子單元之記憶節點SNA之記憶資料為“1”時，選擇性地執行對總體讀出資料線供給電流以及汲入電流(供給正電流以及負電流)，從而可平行地執行加算以及減算。
又，根據加算以及減算，僅進行總體讀出資料線之電流之供應/汲入，無需將減算資料轉換為2之補數資料後再進行加算，從而可簡化加減運算處理。又，可獲得與實施形態17相同之效果。
[實施形態20]
圖185係概略性地表示本發明之實施形態20之半導體信號處理裝置之單位運算子單元之電性等效電路的構成圖。圖185中代表性地表示有兩個單位運算子單元UOEA以及UOEB。該等單位運算子單元UOEA以及UOEB中分別儲存有不同之運算對象之資料。
對應於該等單位運算子單元UOEA以及UOEB而配設有沿行方向延伸之局部寫入字元線WWL0以及WWL1。該局部寫入字元線WWL0以及WWL1配置於與位元線平行之方向上，因此，於一個子陣列區塊中，可藉由1條局部寫入字元線WWL而選擇1行單位運算子單元。
單位運算子單元UOEA包含P通道SOI電晶體PQA1以及PQA2、及N通道SOI電晶體NQA1以及NQA2，單位運算子單元UOEB包含P通道SOI電晶體PQB1以及PQB2、及N通道SOI電晶體NQB1以及NQB2。
P通道SOI電晶體PQA1以及PQB1分別根據寫入字元線WWL0以及WWL1上之信號電位而選擇性地導通，且於導通時分別將寫入資料DINA傳送至N通道SOI電晶體NQA1以及NQB1之主體區域(記憶節點)SNA上。P通道SOI電晶體PQA2以及PQB2響應於局部寫入字元線WWL0以及SWWL1上之信號電位而選擇性地導通，且於導通時，將寫入資料DINB分別傳送至SOI電晶體NQA2以及NQB2之主體區域(記憶節點SNB)。
該等局部寫入字元線WWL0以及WWL1於對應之運算子單元子陣列區塊內延伸而配置。關於局部寫入字元線之階層配置將於下文作出說明。
SOI電晶體NQA1以及NQB1各自之源極分別結合於源極線SL。單位運算子單元UOEA以及UOEB之讀出部之SOI電晶體的連接態樣，與圖1所示之單位運算子單元之連接態樣相同。
SOI電晶體NQA1以及NQB1響應於讀出字元線RWLA上之信號電位並根據其記憶資料而選擇性地導通，而SOI電晶體NQA2以及NQB2響應於讀出字元線RWLB上之信號電位並根據其記憶資料而選擇性地導通。
圖186係概略性地表示圖185所示之單位運算子單元UOEA以及UOEB之平面布局圖。圖186中，於中央部之以虛線區塊表示之P型電晶體形成區域上，作為一示例而對稱配置有單位運算子單元UOEA以及UOEB。亦可於X方向上重複配置有同一圖案之單位運算子單元。
於P型電晶體形成區域內，在Y方向上對齊地配置有高濃度P型區域1200a以及1200b。於該等P型區域1200a以及1200b之間，配置有N型區域1202a。對於P型區域1200b，在Y方向上對齊且鄰接地配置有P型區域1204a。
又，於該等P型區域1200a、1200b以及1204a中在Y方向上對齊地配置有P型區域1204b、以及高濃度P型區域1200c以及1200d。於P型區域1200c以及1200d之間，配置有N型區域1202b。
於P型電晶體形成區域外部，與P型區域1200b鄰接地配置有N型區域1206a，於該N型區域1206a中在Y方向上對齊地配置有高濃度N型區域1206b以及1206c。N型區域1206a以及1206b之間，在X方向上連續地延伸配置有P型區域1204a。又，P型區域1204b於X方向上連續地延伸配置於該等N型區域1206b以及1206c間之區域上。
又，於P型電晶體形成區域中，在Y方向上對齊地配置有高濃度P型區域1200e以及1200f。該等P型區域1200e以及1200f之間，配置有N型區域1202c。與P型區域1200f沿Y方向對齊且鄰接地配置有P型區域1204c。
與該等P型區域1200e、1200f、1204e在Y方向上對齊地配置有P型區域1204d、以及高濃度P型區域1200g以及1200h。高濃度P型區域1200g以及1200h之間，配置有N型區域1202d。
於該P型電晶體形成區域外部，與P型區域1200f鄰接地配置有高濃度N型區域1206d，與該N型區域1206d在Y方向上對齊地配置有高濃度N型區域1206e以及1206f。N型區域1206d以及1206e之間，自P型電晶體形成區域沿X方向連續地延伸配置有P型區域1204c。N型區域1206e以及1206f之間，又，自P型電晶體形成區域沿X方向連續地延伸配置有P型區域1204d。
沿X方向連續地延伸且以與N型區域1202a以及1202c重合之方式分別配置有閘極電極配線1208a以及1208e。該等閘極電極配線1208a以及1208e彼此相分離地配置。藉由該閘極電極配線1208a以及1208e之分離構造，而於寫入資料時，利用不同之寫入字元線單獨地將單位運算子單元UOEA以及UOEB驅動為選擇狀態。
又，以與P型區域1204a以及1204c重合之方式沿X方向連續地延伸配置有閘極電極配線1208b。以與P型區域1204b以及1204d重合之方式沿X方向連續地延伸配置有閘極電極配線1208c。以分別與N型區域1202b以及1202d重合之方式配置有閘極電極配線1208d以及1208f。該等閘極電極1208d以及1208f彼此相分離地配置，且分別與不同之寫入字元線電性連接。
沿Y方向連續地延伸且隔開配置有第1金屬配線1210a-1210g。第1金屬配線1210a經由接點/通孔VV11而與N型區域1206f電性連接。第1金屬配線1210b經由接點/通孔VV10而與N型區域1206e電性連接。第1金屬配線1210c分別經由接點/通孔VV13以及VV12而與閘極電極1208f以及1208e電性連接。
第1金屬配線1210e分別經由接點/通孔VV7以及VV6與閘極電極1208d以及1208a電性連接。第1金屬配線1210f經由接點/通孔VV3而與N型區域1206b電性連接。第1金屬配線1210g經由接點/通孔VV4而與N型區域1206c電性連接。
第1金屬配線1210a以及1210b分別構成B埠以及A埠之位元線，第1金屬配線1210c構成局部寫入字元線WWL0。第1金屬配線1210e構成局部寫入字元線WWL1，第1金屬配線1210f構成讀出A埠位元線而傳送資料DOUTA。第1金屬配線1210g構成B埠讀出位元線而傳送資料DOUTB。
沿X方向連續地延伸且彼此隔開配置有第2金屬配線1212b-1212f。第2金屬配線1212b經由接點/通孔VV1以及中間配線而與P型區域1200a電性連接。第2金屬配線1212c經由接點/通孔VV9以及中間配線而與N型區域1206d電性連接，又，經由接點/通孔VV2以及中間配線而與N型區域1206a電性連接。第2金屬配線1212d與沿X方向連續地延伸之閘極電極配線1208b平行地配置，且於未圖示之部分電性連接。
第2金屬配線1212e配置為與閘極電極配線1208c重合，於未圖示之部分與閘極電極配線1208c電性連接。第2金屬配線1212f經由接點/通孔VV8以及中間配線而與P型區域1200h電性連接，又，經由接點/通孔VV5而與P型區域1200d電性連接。
第2金屬配線1212b以及1212f分別傳送輸入資料DINA以及DINB。第2金屬配線1212c構成源極線SL，第2金屬配線1212d與下層之閘極電極配線1208b一併構成讀出字元線RWLA。第2金屬配線1212e與下層之閘極電極配線1208c一併構成讀出字元線RWLB。
於執行運算時，藉由使輸入資料DINA以及DINB為相同資料，而自埠B讀出資料時，亦可獲得與自埠A讀出資料相同之效果。
圖187係概略性地表示本發明之實施形態20之半導體信號處理裝置之整體構成圖。圖187中，與實施形態17相同，運算子單元陣列被分割成數個運算子單元陣列區塊BK0-BK31。於各子陣列區塊BK0-BK31中，單位運算子單元呈行列狀排列，又，對應於各單位運算子單元行而配置有虛擬單元。對應於單位運算子單元列而配置有讀出字元線RWLA、RWLB，且對應於行而配設有局部寫入字元線WWL。圖187所示之一示例中，於一個運算子陣列區塊中配設有局部寫入字元線WWL0-WWLm。
又，圖187中，雖未明確表示，但實際上與局部寫入字元線WWL平行地配設有讀出位元線RBL以及ZRBL。
又，感測放大器帶822上，與單位運算子單元行對應地設置有感測放大電路。埠選擇用之埠連接開關以及讀出閘之配置，與此前之實施形態相同，但感測放大電路之構成不同於此前之實施形態，將與自數個單位運算子單元供給至對應之讀出位元線之電流大小對應的電流，供給至對應之總體讀出資料線(下文對該輸出部之構成進行說明)。
該等子陣列區塊BK0-BK31中共通地設有寫入字元線用解碼器1220。寫入字元線用解碼器1220包含分別對應於總體寫入資料線WWL<0>、…、WWL<m>而設置之寫入字元線驅動器1222。根據寫入字元線位址，藉由寫入字元線驅動器1222而分別驅動位址已指定之總體寫入字元線WWL<0>、WWL<1>…。
與各子陣列區塊BK0-BK31分別對應地設有子解碼器帶1225。該子解碼器帶1225上，與總體寫入字元線WWL<0>-WLL<m>分別對應地設有子解碼器1223。該子解碼器1223與實施形態15相同地，根據對應之總體寫入字元線WWL<i>上之信號與來自列選擇驅動電路816之區塊選擇信號BSk，將對應之局部寫入字元線WWLi驅動為選擇狀態，且將1行單位運算子單元驅動為選擇狀態。
於子陣列區塊BK0-BK31中之根據區塊選擇信號BS所選擇之運算子單元子陣列區塊上，將局部寫入字元線WWL驅動為選擇狀態。將寫入字元線設為總體以及局部字元線之階層構造，藉此將輸入資料DINA以及DINB寫入至所選擇之子陣列區塊中。將運算對象之資料寫入至數個子陣列區塊之同一行，且對總體讀出資料線RGL之電流進行偵測，藉此可獲得運算結果。
ADC帶812之構成具有與上述實施形態17至19中所說明之構成之任一者相同的構成。資料通路814中，因並未配置有總體寫入資料線，故而並未設有總體寫入驅動器。將來自ADC帶812之(m＋1)位元數位資料進行例如緩衝處理後而輸出。寫入資料DINA以及DINB經由配設為與局部寫入字元線WWL正交之資料線(圖186之第2金屬配線1212b、1212f)而自列選擇驅動電路(單元選擇驅動電路)816傳輸。
列選擇驅動電路816中，分別對應於子陣列區塊BK0-BK31而設有列/資料線選擇驅動電路XXDR0-XXDR31。對該等列/資料線選擇驅動電路XXDR0-DDXR31供給運算對象之資料DINA<m：0>以及DINB<m：0>。
將該等資料平行地傳輸至所選擇之運算子單元子陣列區塊中。藉由控制電路1250並根據寫入存取週期，決定將要驅動為選擇狀態之區塊選擇信號BS，並決定寫入對象之子陣列區塊。
列/資料線選擇驅動電路XXDR0-XXDR31各自包含：資料線驅動電路1234，其根據所供給之輸入資料DINA以及DINB之對應之位元DINA<i>以及DINB<i>而生成內部寫入資料DINA以及DINB；以及字元線驅動電路1230，其根據未圖示之位址信號將讀出字元線RWLA以及RWLB驅動為選擇狀態。
字元線驅動電路1230對應於所對應之運算子單元子陣列區塊之各單位運算子單元列而配置。運算子單元子陣列區塊BK0-BK31中可單獨且平行地將讀出字元線RWLA以及RWLB驅動為選擇狀態。
該運算子單元子陣列區塊中，根據記憶資料位元之位置決定所分配之讀出字元線之數量。即，對第0位元<0>之資料分配1個單位運算子單元，對儲存第1位元<1>之讀出字元線分配2個單位運算子單元。第i位元<i>之資料係藉由2之i乘方個單位運算子單元而記憶。因此，自一個子陣列區塊供給大小與記憶數值資料之值對應之電流。
圖188係表示圖187所示之感測放大器帶822上所包含之感測放大電路SAK之構成之一示例的圖。圖188中，感測放大電路SAK包含感測放大器SA、及電流源電路826。感測放大器SA為能對流經感測讀出位元線RBL之電流進行檢測，而包含P通道SOI電晶體QP1、及N通道SOI電晶體QN1-QN2。N通道SOI電晶體QN1於感測放大器活性化時，對來自感測讀出位元線RBL之電流進行放電。N通道SOI電晶體QN2係與電晶體QN1一併構成電流鏡段，且生成流經感測讀出位元線RBL之電流Ic之鏡電流。電晶體QP1將電流供給至電晶體QN2。
為能使感測放大器SA活性化，而於節點ND11與接地節點之間，設有N通道SOI電晶體QN3。該電晶體QN3於感測放大器活性化信號SE活性化時，使內部節點ND11結合於接地節點。
感測放大器SA為能進一步對流經互補感測讀出位元線ZRBL之電流進行檢測，而包含P通道SOI電晶體QP2、QP3以及N通道SOI電晶體QN4-QN6。電晶體QN4於進行感測動作時，對來自互補感測讀出位元線ZRBL之虛擬單元電流Id進行放電。電晶體QN5係與電晶體QN4構成電流鏡段，生成流經互補感測讀出位元線ZRBL之電流Id之鏡電流。
電晶體QP3對電晶體QN5供給電流。電晶體QP2係與電晶體QP3構成電流鏡段，生成流經電晶體QP3之電流之鏡電流。電晶體QN6於進行感測動作時，對自電晶體QP5供給之電流進行放電。
電流源電路826包含串聯連接於電源節點與內部輸出節點828間之P通道SOI電晶體QP10以及QP11；以及串聯連接於內部輸出節點828與接地節點間之N通道SOI電晶體QN11以及QN10。電晶體QP10之源極連接於電源節點，且其閘極連接於電晶體QP2之閘極。電晶體QP11之閘極接受電流供給活性化信號/ENA。電晶體QN10之源極連接於接地節點，且其閘極連接於電晶體QN6之閘極。電晶體QN11之閘極接受電流供給活性化信號ENA。
讀出閘CSG使內部輸出節點828結合於總體讀出資料線RGL。圖188中表示的是該讀出閘CSG由一個轉移閘構成，但該讀出閘亦可由CMOS傳輸閘(類比開關)構成。
該圖188所示之感測放大電路SAK之構成中，於等機時，感測讀出位元線RBL以及ZRBL藉由未圖示之預充電電路(其構成與圖148所示之實施形態17相同)而預充電至既定之電壓位準且保持均衡。
於進行感測動作之前，將讀出字元線驅動為選擇狀態，自單位運算子單元以及虛擬單元對感測讀出位元線RBL以及ZRBL供給電流。虛擬單元設定為記憶有資料“0”之狀態。因此，自虛擬單元對互補感測讀出位元線ZRBL供給與資料“0”對應之基準電流。
對感測讀出位元線RBL供給與單位運算子單元之記憶資料對應之電流Ic。當使供給電流穩定後，使感測放大器活性化信號SE活性化，並進行感測動作。於該感測動作時，藉由電晶體QN1以及QN2之電流鏡動作，而使流經感測讀出位元線RBL之電流之鏡電流，流經電晶體QP1。
同樣，藉由電晶體QN4以及QN5之電流鏡動作，而使流經互補感測讀出位元線ZRBL之電流Id之鏡電流，流經電晶體QP3。電晶體QP3以及QP2構成電流鏡段，虛擬單元電流Id之鏡電流流經電晶體QP2，由此，自電晶體QP2供給之虛擬單元電流Id之鏡電流流經電晶體QN6。
當流經感測讀出位元線RBL以及ZRBL之電流穩定後，使電流供給活性化信號ENA以及/ENA活性化，電流源電路826開始供給電流。於活性化時，電流源電路826中，電晶體QP10係與電晶體QP1構成電流鏡段，供給流經感測讀出位元線RBL之電流Ic之鏡電流。另一方面，電晶體QN10係與電晶體QN6構成電流鏡段，供給流經互補感測讀出位元線ZRBL之電流Id之鏡電流。
當以既定時序使讀出選擇信號活性化時，藉由讀出閘CSG而使電流Ic‧K-Id‧K之電流流經總體讀出資料線RGL。此處，係數K表示電晶體QP10以及QN10所供給之鏡電流之鏡比。
虛擬單元記憶有資料“0”，可使以資料“0”為基準之電流流經總體讀出資料線RGL，且將與單位運算子單元中所儲存之數值資料之大小對應的電流，供給至總體讀出資料線。因此，於將來自數個單位運算子單元之電流供給至感測讀出位元線RBL時，亦可準確地供給大小與數值資料之值對應之電流。
圖189係概略性地表示圖187所示之列/資料線選擇驅動電路之構成之一示例的圖。圖187中，字元線驅動電路1230包含：接受位址信號AD與A埠讀出賦能信號RENA，且將讀出字元線RWLA驅動為選擇狀態之A埠讀出字元線驅動器1242；以及接受位址信號AD與B埠讀出賦能信號RENB，且將B埠讀出字元線RWLB驅動為選擇狀態之B埠讀出字元線驅動器1244。位址信號AD指定各子陣列區塊BK0-BK31中之列。
讀出字元線驅動器1242以及1244於對應之賦能信號活性化時被賦能，而對位址信號AD進行解碼，並根據其解碼結果，將對應之字元線WWLB、RWLA以及RWLB驅動為選擇狀態。該情形時，亦可供給圖187所示之區塊選擇信號，且於區塊選擇信號BS所指定之子陣列區塊中選擇讀出字元線。
資料線驅動電路1234包含A埠資料線驅動器1246、及B埠資料線驅動器1248。A埠資料線驅動器1246接受資料位元DINA<i>、寫入賦能信號WEN及位址信號AD，而生成內部寫入資料位元DINA。B埠資料線驅動器248接受資料位元DINB<i>、寫入賦能信號WEN及位址信號AD，而生成內部寫入資料位元DINB。
寫入賦能信號WEN於圖187所示之寫入字元線驅動器活性化時被活性化，根據所供給之資料位元DINA<i>以及DINB<i>而生成內部寫入資料DINA以及DINB。
資料線驅動電路1234對應所分配之資料位元之位置<i>而重複地設有相同構成。因此，對於位元<i>而設有2之i乘方個相同構成。藉此，可對與位元位置相對應之數量之單位運算子單元配置同一資料位元。
字元線驅動電路1230於讀出資料時，將與運算對象資料之位元數對應之數量的讀出字元線平行地驅動為選擇狀態。例如，於對4位元資料進行運算時，將總計15條讀出字元線平行地驅動為選擇狀態。讀出字元線RWLA以及RWLB之選擇態樣係根據將要執行之運算對象而決定。例如，當於一個子陣列區塊中，對輸入資料DINA以及DINB進行乘算並對其乘算結果進行加算時，於運算對象之子陣列區塊中選擇B埠。當對輸入資料DINA執行加算時選擇A埠。
圖190係表示本發明之實施形態20之半導體信號處理裝置之寫入資料的配置之一示例之圖。圖190中表示的一示例係對4位元資料執行運算時之資料之記憶態樣。又，圖190中代表性地表示子陣列區塊BKa以及BKb之構成，特別係代表性地表示該子陣列區塊BKa之4位元資料之儲存態樣。圖190中，子陣列區塊BKa之單元子陣列820包含記憶體單元陣列1250與虛擬單元陣列1252。該記憶體單元陣列1250中呈行列狀地配置有單位運算子單元UOE，且虛擬單元陣列1252中呈行列狀且對應於單位運算子單元行而配置有虛擬單元DMC。與此前之實施形態相同，使虛擬單元DMC結合於互補感測讀出位元線ZRBL，且使單位運算子單元UOE結合於感測讀出位元線RBL。
對最低位元(第0位數)<0>分配一條讀出字元線RWL(讀出字元線RWLA以及RWLB)以及資料驅動線DIN(DINA、DINB)。對第1位元<1>分配2條讀出字元線RWL以及資料驅動線DIN。使4條讀出字元線RWL以及資料驅動線DIN對應於第2位元<2>，且使8條讀出字元線RWL以及資料驅動線DIN對應於第3位元<3>。因此，使該等位元<0>之資料位元寫入至一個單位運算子單元UOE中，使位元<1>之資料位元儲存於兩個單位運算子單元UOE中。使位元<2>之資料位元儲存於4個單位運算子單元UOE中，使位元<3>之資料位元儲存於8個單位運算子單元UOE中。
與該讀出字元線RWL之位元位置對應之數量之活性化，係藉由分別對應於子區塊BKa以及BKb而配置之列/資料線選擇驅動電路XXDRa以及XXDRb而進行。該等列/資料線選擇驅動電路XXDRa以及XXDRb具有圖189所示之構成，傳輸資料位元被預先分配至各單位運算子單元列上。
於寫入資料時，當總體寫入資料線被活性化後，於根據區塊選擇信號所指定之子陣列區塊中將局部寫入字元線WWL驅動為選擇狀態。資料線驅動電路234被活性化，向對應於該資料驅動線DIN與局部寫入字元線WWL之交叉部而配置之單位運算子單元寫入資料。
於讀出資料時，使用對應之列/資料線選擇驅動電路XXDR(XXDRa、XXDRb)中所包含之讀出字元線驅動電路230，將儲存有運算對象資料之讀出字元線、即4位元資料之情形時為15條讀出字元線RWL平行地驅動為選擇狀態。讀出字元線RWLA以及RWLB之選擇態樣係根據將要執行之運算而決定。
此時，選擇虛擬單元。虛擬單元DMC設定為記憶有資料“0”之狀態。於該虛擬單元之選擇態樣下，只要對感測讀出位元線供給與資料“0”對應之參考電流即可，亦可與讀出字元線相同地，將15條虛擬字元線DRWL平行地驅動為選擇狀態。於互補感測讀出位元線ZRBL，連接有例如15個虛擬單元DMC且供給有與資料“0”對應之虛擬單元電流，另一方面，使與15個單位運算子單元之記憶資料對應之電流供給至感測讀出位元線RBL。
感測放大器帶22之感測放大電路SAK中被供給有如下電流：該電流係流經低臨限值電壓狀態之記憶有資料“1”之單位運算子單元的電流I1、與流經高臨限值電壓狀態之記憶有資料“0”之單位運算子單元之電流Ih(I1)的總計電流。此處，考慮同時選擇之單位運算子單元UOE中a個單位運算子單元UOE係輸出資料“1”，且b個單位運算子單元UOE係輸出資料“0”的狀態。該情形時，流經感測讀出位元線RBL之電流為a．I1+b．Ih。另一方面，流經互補感測讀出位元線ZRBL之電流，於選擇有與單位運算子單元互補相同數量的虛擬單元DMC時亦為(a＋b)‧Ih。
於感測放大電路SAK之電流源電路826，將與流經感測讀出位元線RBL之電流與流經互補感測讀出位元線ZRBL之電流之差對應的電流之鏡電流，即電流K‧b‧(Il-Ih)，供給至對應之總體讀出資料線。例如，於資料A<3：0>為(0001)時，當自單位運算子單元UOE讀出資料A時，又，選擇與單位運算子單元相同數量之虛擬單元時，將電流K‧(Il-Ih)供給至對應之總體讀出資料線。另一方面，於資料A<3：0>為(1010)之情形時，將10‧K‧(Il-Ih)之電流供給至對應之總體讀出資料線。
該情形時，虛擬單元DMC之供給電流係作為參考電流而進行減算，故而無需特別要求平行選擇之虛擬單元數量與平行選擇之單位運算子單元數量為相同數量。
因此，與將該子陣列區塊BKi中所儲存之資料轉換為類比值時之大小對應的電流會流經總體讀出資料線RGL。即，於數個單元子陣列820中平行地將讀出字元線以及虛擬字元線驅動為選擇狀態，藉此可將與各子陣列區塊BKi、BKa、…中所儲存之資料之加算值對應的電流供給至對應之ADC。
又，當於子陣列區塊BK中在單位運算子單元UOE中儲存有資料A以及B作為輸入資料DINA以及DINB，並選擇埠B時，將與資料A以及B之乘算結果對應之類比電流供給至對應之總體讀出資料線。
以如下方式進行資料之寫入。根據區塊選擇信號BS#指定寫入有運算對象資料之子陣列區塊。藉由寫入字元線用解碼器(220)而將最初之行之總體寫入字元線WWL<0>驅動為選擇狀態。於所指定之子陣列區塊中，將局部寫入字元線WWL驅動為選擇狀態，並執行資料DINA以及DINB之寫入(亦可僅寫入資料DINA)。
當完成第一次之資料寫入時，根據區塊選擇信號指定下一子陣列區塊後，同一總體寫入字元線被設定為選擇狀態，並將運算對象資料組中之下一資料寫入。當完成一個運算對象組中之所有資料之寫入時，為能寫入下一運算對象組中之資料，而將下一總體寫入字元線驅動為選擇狀態，又，使區塊選擇信號恢復為初始值而執行下一運算對象組中之資料之寫入。以下，重複相同之順序而寫入所有運算對象組之資料。
圖191係概略性地表示本發明之實施形態20之半導體信號處理裝置之資料讀出所相關之部分的構成圖。圖191中設有子陣列區塊BK0-BKi。對與感測放大電路SAK相對應而設置之讀出閘CSG，以各運算單位區塊OUBa以及PUBb為單位，供給不同之讀出選擇信號CSL#<0>-CSL#<L>。於信號之符號#之後附上指定區塊之編號。進一步，分別對與總體讀出資料線RGLa0-RGLaL對應而設置之讀出閘CSG，供給讀出行選擇信號CSL#j<0>-CSL#j<L>。此處，j為0至i之任一數字。
子陣列區塊BK0-Bki中，於與相同總體讀出資料線對應之位置上儲存有運算對象資料組。於各運算單位區塊OUBa以及OUBb之各子陣列區塊中，選擇一個感測放大電路SAK之輸出，並傳輸至1條總體讀出資料線RGL(RGLa、RGLb)上。於各運算單位區塊OUBa以及OUBb中設有電流總計線VMa以及VMb，因此，於各運算單位OUBa以及OUBb中對所選擇之子陣列區塊之記憶資料進行加算，且藉由ADC帶812中所包含之對應之ADC而執行A/D轉換。
又，圖191中表示的一示例係對ADC帶812供給轉換基準電壓VREF_ADC以及-VREF_ADC之情形。ADC帶812中，ADC於每次將資料讀出至總體讀出資料線RGL上時依序進行轉換，並將轉換後之資料加以輸出。ADC帶812之轉換動作與實施形態17以及18之情形相同。
於執行運算時，依序選擇讀出選擇信號CSL#<0>-CSL#<L>，且選擇與不同之寫入字元線對應之運算對象資料之組，依序生成運算結果，且生成A/D轉換資料。該情形時，若ADC帶812中利用流水線型ADC，則可流水線地生成數位轉換後之運算結果。再者，於流水線型ADC中，對應於每1位元而配置有1段單位轉換電路，且使該等單位轉換電路串聯連接。
該圖191所示之構成中，依序將運算結果資料讀出至運算單位區塊內之1條總體讀出資料線上。然而，於一個子陣列區塊中，針對每個運算單位而平行地將感測放大電路SAK之輸出信號讀出至對應之總體讀出資料線上，藉此可對一個子陣列區塊之運算單位區塊OUB(OUBa、OUBb)中所儲存之資料(例如DIN#0-DIN#L)執行加算操作。
再者，作為控制電路之構成只要利用以下之構成即可。即，依序對寫入字元線位址進行更新並供給至寫入用解碼器，於經由例如64位元資料匯流排傳輸寫入對象資料數為16個4位元資料之情形時，以平行地指定16個子陣列區塊之方式生成區塊選擇信號。讀出時只要利用如下構成即可，即，以平行地選擇已進行資料寫入之單位運算子單元之方式，將與資料位元數對應之數量之讀出字元線平行地驅動為選擇狀態，又，只要於每個讀出週期中依序對讀出選擇信號CSL進行更新即可。關於讀出對象之子陣列區塊之識別，可藉由對已進行資料寫入之子陣列設置旗標而進行識別，又，只要將表示平行地驅動為選擇狀態之子陣列之數量的資料儲存於暫存器電路中，且根據該暫存器電路之儲存值將子陣列區塊驅動為選擇狀態即可。
[變形例]
圖192係概略性地表示本發明之實施形態20之變形例之感測放大電路之構成圖。圖192中，感測放大器SA之構成於以下方面不同於圖188所示之感測放大器SA。即，與電晶體QN6串聯地設有P通道SOI電晶體QP15，該電晶體QP15之閘極連接於電晶體QP1之閘極。電晶體QN6與電晶體QP3相分離。該圖192所示之感測放大器SA之其他構成，與圖188所示之感測放大器SA之構成相同，對相對應之部分附上同一元件符號並省略其詳細說明。
於該圖192所示之感測放大器SA之構成之情形時，電晶體QP1以及QP15構成電流鏡段，且供給相同大小之電流。從而，與經由感測讀出位元線RBL供給之電流之大小相同之電流將流經電晶體QP1，因此，與經由感測讀出位元線RBL供給之電流之大小相同之電流亦將流經電晶體QN6。
對電流源電路826設有旗標暫存器1255。該旗標暫存器1255儲存加算/減算指示旗標ASF，且分別根據電流加算指示信號/POEN以及電流減算指示信號SUEN而控制MOS電晶體QP11以及QN11之導通/非導通。當旗標暫存器250中儲存有位元“0”時，指示進行加算，從而以既定時序使電流加算指示信號/POEN活性化(設為L位準)，由此電晶體QP11導通。此時，電流減算指示信號SUEN維持於非活性狀態之L位準，電晶體QN11成為斷開狀態。因此，該情形時，電晶體QP1以及QP10構成電流鏡電路，感測讀出位元線電流Ic之K倍之電流K‧Ic經由讀出閘CSG而供給至總體讀出資料線RGL上。
另一方面，當旗標暫存器1255中儲存有資料“1”時，指示進行減算，從而使電流加算指示信號/POEN為非活性狀態之H位準，且使電流減算指示信號SUEN活性化(設定為H位準)。由此，電晶體PQ11成為非導通狀態，電晶體NQ11成為導通狀態。電晶體QN10係與電晶體QN6構成電流鏡電路，且有流經感測讀出位元線RBL之電流Ic之K倍的電流流過。因此，該情形時，自總體讀出線RGL引出與流經讀出位元線RBL之電流Ic對應之電流。即，供給負電流。於該情形時，對儲存於對應之單位運算子單元中之資料執行減算。
該圖192所示之感測放大器SA之構成以及讀出閘34之其他構成，與圖188所示之感測放大電路SAK之構成相同，對相對應之部分附上相同元件符號並省略其詳細說明。
藉由利用該圖192所示之感測放大電路，而能以子陣列區塊為單位設定並執行加算以及減算。
再者，作為儲存於旗標暫存器1255中之旗標ASF，當供給有輸入資料時，只要係將該資料之最高位元作為符號位元而賦予至資料並加以傳輸，且將該最高位元作為加減運算指示旗標ASF而傳輸並鎖存於對應之子陣列區塊之旗標暫存器中即可。因此，該旗標暫存器之構成可利用上述實施形態19之圖184所示之運算旗標鎖存電路892之構成。
如上所述，根據本發明之實施形態20，於一個子陣列區塊之同一行上，將運算對象資料之各位元儲存於與該位元位置對應之數量的單位運算子單元中，將儲存資料讀出至對應之感測讀出位元線上，並藉由感測放大電路而對總體讀出資料線供給與感測讀出位元線電流對應之電流(於減算時供給負電流)。因此，可將虛擬單元電流作為參考電流，準確地將與記憶資料對應之類比電流讀出至總體讀出資料線上而進行電流加算。因此，該情形時，亦無需生成進位/借位，從而與實施形態17相同，亦可於低電源電壓下高速地執行加減運算。
[實施形態21]
圖193係概略性地表示本發明之實施形態21之半導體信號處理裝置之主要部分構成圖。圖193中，對記憶體單元陣列810中所包含之子陣列區塊BK0-BKs分別固定性地分配寫入資料位元之位元位置。圖193中，對子陣列區塊BK0、BK4、…分配最低位元(第0位元)<0>，對子陣列區塊BK1、BK5、…分配第1位元<1>。對子陣列區塊BK2、BK6、…分配第2位元<2>之資料位元，對子陣列區塊BK3、…、BKs分配第3位元<3>。以下，亦對未圖示之子陣列區塊，根據寫入資料之位元寬度而固定性地規定寫入對象之資料位元之位置。
子陣列區塊BK0-BKs之記憶體子陣列之構成，類似於圖192所示之實施形態20中所使用之構成。但是，資料位元係儲存於一個單位運算子單元中，且讀出字元線驅動電路以及資料線驅動電路驅動一條讀出字元線以及資料驅動線。因對記憶體子陣列區塊賦予數值資料之位元位置之權重，故而無需進一步對儲存資料位元之單位運算子單元之數量賦予權重。
單位運算子單元具有圖1以及2所示之構成。ADC帶812之構成與圖191所示之實施形態20中所利用之構成相同。
子陣列區塊BK0-BKs中配置有局部寫入字元線，故而於該等記憶體單元陣列810之子陣列區塊中共通地配置有驅動總體寫入資料線之寫入字元線用解碼器1220。
作為包含於子區塊BK0-BKs中之感測放大器帶所包含的感測放大電路之構成，利用實施形態20中所使用之圖188或者圖192所示之構成。但是僅可進行電流之加算或者加減運算處理。
於該圖193所示之構成之情形時，各子區塊之一個單位運算子單元中儲存有一個運算對象資料之對應位元。於讀出資料時，子陣列區塊之感測放大電路，以與該位元位置對應之時間連接於總體讀出資料線，即，對分配有第0位元<0>位元位置(以下稱作位元位置<0>)之子區塊BK0、BK4、…而言，讀出閘之導通時間為時間t0。對分配有位元位置<1>之子區塊BK1、BK5、…而言，讀出閘之導通時間為時間2‧t0。對分配有位元位置<2>之子區塊BK2、BK6、…而言，讀出閘之導通時間為4‧t0。對配置有第3位元<3>之位元位置之子區塊BK3、…、BKs而言，讀出閘之導通時間為8‧t0。通常，分配有位元位置<i>之子陣列區塊之讀出閘之導通時間為單位時間t0的2之i乘方倍。
即，設定與位元位置之權重相對應之時間，將讀出閘設定為導通狀態，且設定自感測放大電路中所含之電流源電路供給電流之時間。藉此，將賦予有與位元位置對應之權重之電流傳送至對應之讀出總體資料線上。
圖194係概略性地表示子陣列區塊BKa以及BKb之單元子陣列820之構成圖。圖194中，對讀出字元線RWL(RWLA、RWLB)分別傳送不同之資料。即，藉由列/資料線選擇驅動電路XXDRa中所包含之資料線驅動電路1234，並經由資料驅動線DIN0-DINm，將資料A#0-A#m之最低位元A#0<0>-A#m<0>以及資料B#0-B#m之最低位元B#0<0>-B#m<0>，傳送至分配有位元<0>之子陣列區塊Bka中之分別與讀出字元線RWL0-RWLm相連接的單位運算子單元UOE中。
藉由對應列/資料線選擇驅動電路XXDRb中所包含之資料線驅動電路1234，並經由資料驅動線DIN0-DINm，將資料A#0-A#m之第1位元A#0<1>-A#m<1>以及資料B#0-B#m之第1位元B#0<1>-B#m<1>，傳送至分配有位元<1>之子陣列區塊BKb中之分別與讀出字元線RWL0-RWLm連接的單位運算子單元UOE中。以下，同樣，亦將分配有運算對象資料之位元位置之資料位元傳輸並儲存於其他子陣列區塊中。
與實施形態20相同地於子陣列區塊BKa以及BKb中配設有局部寫入字元線WWL，為能將該局部寫入字元線驅動為選擇狀態，與實施形態20同樣，於各子陣列區塊中鄰接於感測放大器帶822而配置有子解碼器帶1225。
依照運算對象之資料之位元寬度並根據未圖示之區塊選擇信號，將局部寫入字元線驅動為選擇狀態，而對運算對象之資料進行儲存。
因此，該運算對象資料之寫入序列與實施形態20之情形相同，將總體寫入字元線依序驅動為選擇狀態而進行資料之寫入。
於記憶體陣列810之同一行上配置有運算對象資料之組，於不同行上配置有不同運算對象資料之組。對區塊選擇信號以及總體寫入字元線依序進行更新，並執行運算資料之寫入直至完成所需運算資料之寫入為止。
於讀出資料時，藉由讀出字元線驅動電路1230，將結合有已進行資料寫入之單位運算子單元之讀出字元線RWL(RWLA、RWLB)平行地驅動為選擇狀態。與單位運算子單元UOE中所儲存之資料位元之值對應的電流將流經對應之感測讀出位元線RBL。將虛擬單元DMC供給之電流作為參考電流，藉由感測放大電路SAK而生成大小與流經該感測讀出位元線RBL之電流對應之電流，並將該電流傳送至對應之總體讀出位元線上。
再者，圖194所示之構成中表示的是，虛擬單元DMC於各子陣列區塊上排列為1列。然而，虛擬單元DMC亦可排列為數列，且亦可將與對應之子陣列區塊中平行設為選擇狀態之單位運算子單元相同數量之虛擬單元驅動為選擇狀態。
圖195係概略性地表示本發明之實施形態21之半導體信號處理裝置之資料讀出部之構成圖。圖195中代表性地表示有子陣列區塊BK0、BK1、…、BKs。於該單元子陣列820之一個單位運算子單元UOE中儲存有對應之位元之資料，且藉由感測放大電路SAK而生成與流經選擇之單位運算子單元之電流對應之電流。
對子陣列區塊BK0分配位元位置<0>，對子陣列區塊BK1分配位元位置<1>。對子區塊BKs分配位元位置<k>。關於資料寫入，係以與上述實施形態20相同之方式，且以行為單位寫入有資料。即，將1條局部寫入字元線驅動為選擇狀態，且藉由資料線驅動電路1234而對區塊選擇信號所指定之子陣列區塊執行資料之寫入。
於讀出資料時，首先將對單位運算區塊OUBa、OUBb、…之讀出選擇信號CSL#0<0>-CSL#s<0>設定為導通狀態。該情形時，對子陣列區塊BK0之讀出選擇信號CSL#0<0>於時間t0之期間設定為導通狀態。對子陣列區塊BK1之讀出選擇信號CSL#1<0>於時間2‧t0之期間設定為導通狀態。對子陣列區塊BKs之讀出選擇信號CSL#s<0>，於時間(2^k)‧t0之期間設定為導通狀態。此處，符號^表示次方。因此，以與分配至各子陣列區塊之位元位置對應之時間，自感測放大電路SAK對所對應之總體讀出資料線RGL供給電流。
該圖195所示之其他讀出部之構成，與圖191所示之資料讀出部之構成相同，對相對應之部分附上同一元件符號並省略其詳細說明。將自感測放大電路SAK中所包含之電流源電路經由讀出閘CSG所供給之電流流經總體讀出資料線之時間，設定為與該資料之位元位置對應之時間。各位元之電流進一步傳輸至對應之總體讀出資料線RGL上之時間並不相同，由此賦予與位元位置對應之權重。因此，就電流總計線VM(VMa、VMb)之電壓升高，可產生已賦予有與該位元位置對應之權重之電壓升高。
再者，對於該圖195所示之讀出部，作為將讀出選擇信號CSL#設定為選擇狀態之時間，係以如下方式來設定。即，因預先對各子陣列區塊BK0-BKs分配有位元位置，故而只要預先單獨地設定將對應之讀出活性化電路之讀出選擇信號維持於選擇狀態之時間即可。因此，作為控制電路之構成，於讀出資料時，讀出字元線係將已進行寫入之單位運算子單元所結合之數個讀出字元線平行地驅動為選擇狀態(於一個子陣列區塊中選擇一個單位運算子單元列)，故而可利用與實施形態20相同之構成。其中，作為字元線驅動器之構成可利用實施形態17至19之任一構成。
再者，於圖195所示之構成中，於1個運算單位區塊OUB內對1條總體讀出資料線生成1個運算結果。然而，可藉由在1個運算單位區塊內對數條總體讀出資料線平行地供給資料電流，而使加算運算對象之資料數增加。又，可藉由設置以各行為單位指定加算/減算之旗標而控制電流源電路之電流供給動作，而對數行之運算對象資料之組執行加算以及減算。即，例如，對第1總體讀出資料線供給與讀出位元線電流對應之電流，自第2總體讀出資料線引出與讀出位元線電流對應之電流，藉此可自第1總體讀出資料線上所獲得之運算結果減去第2總體讀出資料線上所獲得之運算結果。
又，只要根據運算對象資料之數量以及運算內容而適當地設定分配有同一位元位置之子陣列區塊，即所利用之子陣列區塊之數量即可。
如上所述，根據本發明之實施形態21，預先對各記憶體子區塊分配運算資料之位元位置，且將電流自感測放大電路流經總體讀出資料線上之時間，設定為與各位元位置之權重對應的時間。因此，該情形時，可高速地執行加算。又，於各子陣列區塊中，僅於資料寫入時以及讀出時將一條寫入字元線以及讀出字元線驅動為選擇狀態，從而可降低電流消耗。
作為運算對象資料，於上述說明中，作為一示例而表示有4位元資料。然而，該運算對象資料之位元寬度為任意，只要根據應用之用途適當地設定即可。
又，於上述說明中，使用SOI電晶體作為單位運算子單元。然而，只要係根據記憶資料而使流經單位運算子單元之電流量不同，從而使流經位元線之電流不同之例如MRAM單元等單元構造，便可應用本發明。
例如，當利用MRAM單元時，可藉由利用圖140所示之感測放大器作為感測放大器SA，而實現該實施形態17至21所示之電流加算以及A/D轉換處理。作為記憶體單元陣列之配置，可利用實施形態16中所說明之構成。但於利用MRAM單元之情形時，因資料之寫入以及讀出中共通地利用位元線BL，故而於實現記憶體單元中分開設置寫入埠與讀出埠之構成之情形時，必需要有例如以下之構成。即，使寫入電流沿與寫入資料對應之方向流經與可變磁阻元件成實體分離的寫入字元線(數位線)上，且於寫入時使電流沿固定方向流至與可變磁阻元件電性‧磁性連接之位元線上。藉此，可對與排成1行之共通之位元線結合的記憶體單元，平行地寫入不同之資料。
藉由將本發明之半導體信號處理裝置應用於對各信號執行運算處理之電路中，而可實現耗電低且高速地執行運算處理之處理系統。
再者，上述實施形態1至15以及實施形態10至21亦可適當地組合使用。
雖已對本發明作詳細說明，但此僅為例示，本發明並未限定於此，當明確地知曉發明之範圍係藉由隨附之申請專利範圍來解釋。
1a~1i、4a~4c．．．P型區域
2a~2d、3a~3e．．．N型區域
5a~5e．．．閘極電極配線
6a~6e．．．第1金屬配線
7a~7e．．．第2金屬配線
8a~8h．．．接點/通孔
10．．．半導體基板
12．．．埋入絕緣膜
20．．．運算子單元陣列
22．．．列選擇驅動電路
24．．．主放大電路
26．．．組合邏輯運算電路
28．．．資料通路
30．．．控制電路
32．．．記憶體單元陣列
34．．．虛擬單元帶
36．．．讀出埠選擇電路
38．．．感測放大器帶
44、44<0>~44<m>．．．資料通路運算單位組
50．．．暫存器
51．．．緩衝器
52~55．．．反相器
56．．．多工器(MUXA)
57．．．多工器(MUXB)
58、59．．．總體寫入驅動器
60a．．．5輸入多工器
62a~62d．．．2輸入多工器
63．．．解多工器
64．．．4位元加算/減算處理電路
70．．．指令解碼器
72．．．連接控制電路
74．．．寫入控制電路
76．．．讀出字元控制電路
78．．．資料讀出控制電路
80．．．讀出字元線驅動電路
82．．．虛擬單元選擇電路
84．．．寫入字元線驅動電路
90．．．區塊選擇電路
92．．．讀出閘選擇電路
94．．．埠連接控制電路
100、102、120、122．．．字元閘電路
110a~110c、116a~116c．．．AND閘
114．．．反相器
124a~124c、126a~126c．．．AND閘
130、132、140、142．．．字元閘電路
145．．．4位元加算處理電路
147a~147f．．．多工器
150a~150d、154a~154c．．．P型區域
152a~152b、156a~156c．．．N型區域
158a~158d．．．閘極電極配線
160a~160e．．．第2金屬配線
162a~162d．．．第1金屬配線
170．．．位址計數器
272．．．連接控制電路
274．．．寫入控制電路
276．．．讀出字元控制電路
278．．．資料讀出控制電路
280．．．讀出字元線驅動電路
282．．．虛擬單元選擇電路
284．．．寫入字元線驅動電路
290．．．子陣列選擇驅動電路
292．．．讀出閘選擇電路
294．．．埠連接控制電路
300．．．運算資料輸入輸出/處理電路
302a、302b．．．運算單位區塊
310．．．資料行轉換電路
320．．．多工器
350．．．指令解碼器
352．．．模式設定電路
354．．．讀出字元線控制電路
400．．．多工器(MUXC)
402、404、410、420．．．反相器
406、408、411、412．．．AND閘
414．．．總體寫入驅動器
450．．．暫時暫存器
452、454．．．多工器
456、457、458．．．反相器
470．．．輸入介面
472．．．鎖存電路
474．．．移位暫存器
500a~500h、504a~504d．．．P型區域
502a~502d、506a~506f．．．N型區域
508a~508d．．．閘極電極配線
510a~510g．．．第1金屬配線
512a~512g．．．第2金屬配線
520．．．A埠寫入字元線用解碼器
522．．．A埠讀出字元線驅動電路
523．．．子解碼器
524、526．．．總體寫入驅動器
525．．．子解碼器帶
530．．．字元線驅動電路
534．．．資料線驅動電路
540．．．旗標暫存器
541．．．寫入字元線驅動電路
542．．．A埠讀出字元線驅動電路
544．．．B埠讀出字元線驅動電路
546．．．閘電路
548．．．反相器
550．．．P通道電晶體
552．．．N通道電晶體
560．．．感測放大電路
570．．．放電電晶體
600．．．組合邏輯運算電路、控制電路
613．．．控制用解碼器
615a．．．控制欄位
615b．．．資料欄位
651a~651d、654a~654b．．．P型區域
652a~652b、653a~653c．．．N型區域
655a~655d．．．閘極電極配線
656a~656e．．．第1金屬配線
657a~657d．．．第2金屬配線
658a~658f．．．接點/通孔
670．．．行選擇驅動電路
675．．．子寫入字元線驅動器帶
700．．．半導體基板區域
702I、702J、702K．．．N型雜質區域
703I、703J、703K．．．通道形成區域
704I、704J、704K．．．N型雜質區域
705I、705J、705K．．．閘極電極
706I、706J、706K．．．插塞
707I、707J、707K．．．插塞
708I、708J、708K．．．中間層配線
709I、709J、709K．．．導線
810．．．記憶體單元陣列
812．．．ADC帶
814．．．資料通路
816．．．單元選擇驅動電路
818．．．控制電路
820．．．單元子陣列
821．．．虛擬單元區域
822．．．感測放大器帶
823．．．埠連接電路
824．．．讀出閘電路
826．．．電流源電路
826<0>、826<1>．．．電流源電路
827a、827b．．．反相緩衝器
828．．．內部輸出節點
828a、828b．．．內部輸出節點
835．．．ADC
835a~835n．．．M位元ADC
840．．．轉換基準電源節點
841a-841u．．．電阻元件
842a-842u．．．比較器
843a-843t．．．閘電路
844．．．編碼器
845．．．可調式電壓產生電路
847．．．預充電電晶體
850a~850d、851a~851d．．．暫存器電路
852．．．開關盒
855．．．接地線
860．．．指令解碼器
862．．．資料鎖存控制電路
864．．．開關控制電路
866．．．寫入控制電路
868．．．讀出控制電路
870．．．字元線位址暫存器
872．．．區塊位址計數器
875．．．局部單元選擇電路
880．．．區塊解碼鎖存器
882．．．寫入字元線驅動電路
884．．．讀出字元線驅動電路
886．．．感測放大器控制電路
888、890．．．讀出活性化電路
892．．．運算旗標鎖存電路
900．．．轉換基準電源節點
1200a~1200h、1204a~1204d．．．P型區域
1202a~1202d、1206a~1206f．．．N型區域
1208a~1208f．．．閘極電極配線
1210a~1210g．．．第1金屬配線
1212b~1212f．．．第2金屬配線
1220．．．寫入字元線用解碼器
1222．．．寫入字元線驅動器
1223．．．子解碼器
1225．．．子解碼器帶
1230．．．字元線驅動電路
1234．．．資料線驅動電路
1242．．．讀出字元線驅動器
1244．．．讀出字元線驅動器
1246．．．A埠資料線驅動器
1248．．．B埠資料線驅動器
1250．．．控制電路、記憶體單元陣列
1252．．．虛擬單元陣列
1255．．．旗標暫存器
<0><1>．．．位元位置
A、B、C、D．．．資料字元、控制旗標
A＃0~A＃m．．．資料
A＃0<0>~A＃m<0>．．．資料位元
A＃0<1>~A＃m<1>．．．資料位元
A、/A．．．資料
A<0>~A<m>、A<0>~A<n>．．．資料位元
A0、A1、B0、B1．．．資料
a11~a1m、b11~b1m．．．資料位元
AD．．．位址信號
ADCENAD．．．轉換賦能信號
ADD．．．位址
AMP．．．放大電路
AOCT0、AOCT1．．．AND/OR複合閘
ASF．．．加算/減算指示旗標(加減運算指示旗標)
ATI、ATJ、ATK．．．存取電晶體
B＃0~B＃m．．．資料
B＃0<0>~B＃m<0>．．．資料位元
B＃0<1>~B＃m<1>．．．資料位元
B、/B．．．資料
B<0>~B<m>、B<0>~B<n>．．．資料位元
BAD．．．區塊位址信號
BFF0~BFF3．．．緩衝器
BIT1．．．1位元加算運算指示
BIT4、/BIT4．．．4位元加算運算指示
BK0~BK31．．．子陣列區塊
BK0~BKm、BK0~BKs．．．子陣列區塊
BKa、BKb、Bki．．．子陣列區塊
BL．．．位元線
BL1、BL2．．．位元線
BLA、BLB．．．讀出位元線
BLEQ0、BLEQ1．．．預充電/均衡電路
BLP．．．位元線對
BLPE．．．位元線預充電指示信號
BR、/BR．．．輸出借位
BR_old、/BR_old．．．輸入借位
BRAD．．．區塊位址信號
BRin．．．輸入借位
BRout．．．輸出借位
BS0~BS31．．．區塊選擇信號
BSDV．．．子陣列區塊選擇驅動器
BSDV0、BSDV1．．．子陣列區塊選擇驅動器
BUF1、BUF2．．．緩衝器
BUFF0．．．緩衝器
Cin、/Cin．．．輸入進位
CIN．．．進位輸入端
CLEN．．．讀出閘選擇時序信號
CLK．．．時脈信號
CMD．．．指令
CSG．．．讀出閘
CSG0、CSG1、CSG24~CSG31．．．讀出閘
CSL．．．讀出閘選擇信號(運算子單元子陣列區塊選擇信號)
CSL#24~CSL#31．．．讀出閘選擇信號(運算子單元子陣列區塊選擇信號)
CSL#0<0>~CSL#i<L>．．．讀出選擇信號
CSL#0<0>~CSL#s<L>．．．讀出選擇信號
CSL<0>~CSL<m>．．．讀出選擇信號
CSLN．．．減算讀出選擇信號
CSLN<0>~CSLN<j>．．．減算讀出選擇信號
CSLP．．．加算讀出選擇信號
CSLP<0>~CSLP<j>．．．加算讀出選擇信號
CUP．．．遞增計數信號
CVa~CVe．．．接點/通孔
CY、/CY．．．輸出進位(進位、中間進位)
CY_old、/CY_old．．．輸入進位
CY<0>~CY<m>．．．進位
CY<0>~CY<n>．．．進位
CY0<1>~CY0<3>．．．進位
CY1<1>~CY1<3>．．．進位
CYG0~CYGm．．．2單元/進位生成單位
D、/D．．．互補資料
D<0>~D<3>．．．資料位元
DCLA、DCLB．．．虛擬單元選擇信號
DCLAEN、DCLBEN．．．虛擬單元選擇活性化信號
DCLK．．．資料時脈信號
DMCA1、DMCA2．．．虛擬單元
DMCB1、DMCB2．．．虛擬單元
DD、/DD．．．互補資料
DEMUX．．．解多工器
DEN．．．資料鎖存賦能信號
DIFF．．．減算值
DIN0~DINm．．．資料驅動線
DIN#0~DIN#m．．．輸入資料
DINA、/DINA．．．輸入資料(寫入資料)
DINA#1<0>~DINA#1<k>．．．搜尋資料
DINB、/DINB．．．輸入資料(寫入資料)
DINC．．．輸入資料(寫入資料、屏蔽資料)
DINA<i>、DINB<i>．．．資料位元
DINA<m:0>、DINB<m:0>．．．輸入資料
DINA0、DINB0．．．寫入資料
DMC．．．虛擬單元
DMC0、DMC1．．．虛擬單元
DMSW1．．．開關
DOUT．．．輸出資料
DOUT<m:0>．．．輸出資料
DOUTA、DOUTB．．．輸出資料
DP<0>~DP<4m+3>．．．資料位元
DPUB0~DPUB7．．．資料通路單位區塊
DPUBa、DPUBb．．．資料通路單位區塊
DQ．．．資料
DQ1、DQ2．．．資料
DRWDV1、DRWDV2．．．讀出驅動器
DRWL1、DRWL2．．．虛擬讀出字元線
DSL1、DSL2．．．虛擬源極線
DTA．．．虛擬電晶體
DTB0、DTB1．．．虛擬電晶體
DWDVA1、DWDVA2．．．寫入驅動器
DWDVB1、DWDVB2．．．寫入驅動器
DWWDV1、DWWDV2．．．寫入驅動器
DWWL1、DWWL2．．．虛擬寫入字元線
DX0~DX6．．．解多工器
E0~E6．．．輸入節點
EA0~EA7、EB0~EB7．．．輸入節點
ENA、/ENA．．．電流供給活性化信號
Entry i、Entry j、Entry k．．．入口
Entry i<0>~Entry i<3>．．．入口
Entry j<0>~Entry j<3>．．．入口
Entry k<0>~Entry k<3>．．．入口
Entry i-A、Entry i-B．．．入口
Entry j-A、Entry j-B．．．入口
Entry k-A、Entry k-B．．．入口
Entry i-A<A>．．．入口
Entry j-A<B>．．．入口
Entry k-A<C>．．．入口
Entry 1-A<D>．．．入口
ERY．．．入口
ERY0~ERYm、ERY0~ERYn．．．入口
F0~F6．．．輸出節點
FADD．．．全加算單元
FA0~FA6．．．1位元全加算器、輸出節點
FB0~FB6．．．輸出節點
FDC0~FDC7．．．全加算單元
FLG．．．旗標
FRL．．．自由層
FXL．．．固定層
G<4k>．．．輸出位元
G1．．．AND閘
G2．．．多工器
GBL．．．總體位元線
GBS．．．AND閘
GI0~GI3、GJ0~GJ3、GK0~GK3．．．AND閘
GND．．．接地電壓、接地節點
GP00~GP06．．．8單元群
GP10~GP16．．．8單元群
GRA．．．比較放大電路
hll~hlm．．．資料位元
i#31~i#24．．．電流
I0、I1．．．電流
Ic．．．電流
Icell．．．單元電流
ID．．．電流
Id、Idummy．．．虛擬單元電流
II、IJ．．．電流
Is0(0)~Isj(k)．．．感測電流
Is0(0)~Ism(126)．．．感測電流
Is00~Ismk．．．感測電流
IV0~IV3．．．反相器
LATEN．．．鎖存賦能信號
LCWWLA．．．局部寫入字元線
LGPS．．．邏輯通路指示信號
LII、LIJ、LIK．．．局部配線
LPC0~LPC7．．．AND單元
LRWLA0、LRWLA1．．．局部讀出字元線
LRWLB0、LRWLB1．．．局部讀出字元線
LWLG0、LWLG1．．．局部字元線群
LWWL0、LWWL1．．．局部寫入字元線
MA．．．主放大器
MA0~MA3．．．主放大電路
MAEN．．．主放大器活性化信號
MASK<0>-MASK<m>．．．屏蔽位元
MASW11．．．開關
MCI、MCJ、MCK．．．記憶體單元
MCI1、MCI2．．．記憶體單元
MCJ1、MCJ2．．．記憶體單元
MCK1、MCK2．．．記憶體單元
MDSEL．．．模式設定信號
ML．．．匹配線
MLA．．．記憶體單元陣列、子記憶體陣列
MLAI、MLAK．．．子記憶體陣列
MLASELDV．．．子陣列區塊選擇驅動器
MSW1、MSW2．．．開關
MTJI、MTJJ、MTJK．．．可變磁阻元件
MUB．．．加算運算單位
MUBI．．．加算運算單位
MUX．．．多工器
MXAS、MXBS．．．切換控制信號
ND1、ND2．．．節點
ND10、ND11．．．節點
NN1~NN9．．．N通道MOS電晶體
NQ1~NQ3．．．N通道SOI電晶體
NQA1、NQA2．．．N通道SOI電晶體
NQB1、NQB2．．．N通道SOI電晶體
NT1、NT2．．．電晶體
NT10．．．放電用電晶體
NT11、NT12．．．開關電晶體
NTX．．．開關元件
OAR．．．運算子單元子陣列區塊
OARi、OARj．．．運算子單元子陣列區塊
OAR0~OAR31、OAR0~OARk．．．運算子單元子陣列區塊
OARA．．．AND運算陣列
OARF．．．全加算陣列
OG0、OG10．．．2輸入OR閘
OG1．．．3輸入OR閘
OG2．．．4輸入OR閘
OP1~OP3．．．資料
OPAX．．．運算切換信號
OPLOG．．．運算操作指示
OPSELDV．．．運算選擇驅動器
OUBa~OUBn．．．運算單位區塊
p、q、r、s．．．子區塊選擇控制信號
P<0>P<4m+3>、Q<0>~Q<4m+3>．．．信號(位元)
P<4k>~P<4k+3>．．．輸出信號
P0、P1、P2．．．輸出位元
P1~P8．．．資料
PP0、PP1、PP2、PP3．．．部分乘積
PP1~PP7．．．P通道MOS電晶體
PPT1~PPT4．．．部分乘績
PQ0．．．預充電電晶體
PQ1~PQ3．．．P通道SOI電晶體
PQA1、PQA2．．．P通道SOI電晶體
PQB1、PQB2．．．P通道SOI電晶體
PRE、/PRE．．．預充電指示信號
PREN．．．讀出活性化信號
PRG．．．預充電指示信號
PRMX．．．埠選擇信號
/PRMXA、/PRMXB．．．埠選擇信號
PRMXB．．．埠切換信號
PRMXM．．．主埠選擇信號
PRSW．．．埠連接電路(埠連接開關)
PRSW0、PRSW1．．．埠連接電路(埠連接開關)
PRSWA、PRSWB．．．開關
PRSWC0、PRSWC1．．．開關電路
PT1．．．電晶體
PT10．．．充電用電晶體
PTX．．．開關元件
Q<M-1:0>．．．M位元數位資料
Q0~Q3．．．資料位元
Q2(-1)、Q3(-1)．．．位元
Qa~Qn．．．數位資料
Qa<M-1:0>~Qk<M-1:0>．．．資料
QN1~QN6．．．N通道SOI電晶體
QN10、QN11．．．N通道SOI電晶體
QP1~QP3．．．P通道SOI電晶體
QP10、QP11．．．P通道SOI電晶體
RBL．．．感測讀出位元線
RBL0、RBL1．．．感測讀出位元線
RBLA、RBLB．．．讀出位元線
RBLA0、RBLB0．．．讀出位元線
RBLA1、RBLB1．．．讀出位元線
RBLB3、RBLB4．．．讀出位元線
REDEN．．．讀出活性化信號
REN．．．讀出賦能信號
RENA．．．A埠讀出賦能信號
RENB．．．B埠讀出賦能信號
RGBa-RGBn．．．總體讀出資料匯流排
RGL．．．總體讀出資料線
RGL1~RGLm．．．總體讀出資料線
RGL<0>、RGL<1>．．．總體讀出資料線
RGL0~RGL126、RGL0~RGLk．．．總體讀出資料線
RGLa0~RGLaL、RGLb0~RGLbL．．．總體讀出資料線
RGLP．．．總體讀出資料線對
R、R/2．．．電阻值
ROW<0>、ROW<1>．．．列
RPRTA、RPRTB．．．讀出埠
RREN．．．讀出活性化信號
RWADV．．．讀出驅動器
RWADVI、RWADVJ、RWADVK．．．讀出驅動器
RWBDV．．．讀出驅動器
RWBDVI、RWBDVJ、RWBDVK．．．讀出驅動器
RWDVI、RWDVJ、RWDVK．．．讀出驅動器
RWL0~RWLm．．．讀出字元線
RWLA、RWLB．．．讀出字元線
RWLA0、RWLB0．．．讀出字元線
RWLAEN、RWLBEN．．．讀出字元活性化信號
RWLAi、RWLAj、RWLAk．．．讀出字元線
RWLA<0>~RWLA<2>．．．讀出字元線
RWLB<0>~RWLB<2>．．．讀出字元線
RWLBi、RWLBj、RWLBk．．．讀出字元線
RWLEN．．．讀出字元線活性化信號
RWLENA、RWLENB．．．讀出字元線活性化信號
RWLi、RWLj、RWLk．．．讀出字元線
S<0>~S<3>．．．總和
S0<1>~S0<3>、S1<1>~S1<3>．．．總和
SA．．．感測放大器
SA0~SA4．．．感測放大器
SADV1、SADV2．．．感測放大器選擇驅動器
SAEN．．．感測放大器活性化信號(感測放大器賦能信號)
SAG0~SAG6．．．感測放大器群
SAK0、SAK1．．．感測放大電路
SAL1、SAL2．．．信號線
SAT1、SAT2．．．電晶體
SBLA~SBLD．．．子區塊
SE、/SE．．．感測放大器活性化信號
SLI、SLJ、SLK．．．源極線
SLi、SLj、SLk．．．源極線
SL．．．源極線
SLC、SLCM．．．共通源極線
SMP．．．最終放大電路
SNA、SNB、SNC．．．主體區域(記憶節點)
/SOP、SON．．．感測放大器活性化信號
SOT、/SOT．．．中間感測信號
SOUT、/SOUT．．．感測輸出信號
SRSLT．．．放大電路AMP之輸出信號
SUG0~SUGm．．．2單元/總和生成單位
SUM．．．總和
SUM<0>~SUM<m>．．．總和
SUM<0>~SUM<n>．．．總和
SWCA、SWCB．．．開關控制信號
SWN．．．開關元件
SWOAR．．．開關
SWT0、SWT1．．．開關電路
SWWLA．．．第2局部寫入字元線
SWWLA0~SWWLAm．．．第2局部寫入字元線
TBL．．．通道障壁層
TQ1．．．放電用電晶體
TQ10、TQ11．．．N通道電晶體
TR1．．．電晶體
UCL4k、UCL(4k+1)．．．單位運算區塊
UELR．．．上部電極
UOE．．．單位運算子單元
UOE0~UOE7．．．單位運算子單元
UOE00、UOE01、UOEk0、UOEk1．．．單位運算子單元
UOEA、UOEB．．．單位運算子單元
UOEI0、UOEI1．．．單位運算子單元
UOEJ0、UOEJ1．．．單位運算子單元
UOEK0、UOEK1．．．單位運算子單元
UOEk、UOE(k+1)．．．單位運算子單元
VBC．．．高側電源電壓
VBL．．．感測電源電壓
VCC、VDD．．．電源電壓
VM．．．電流總計線
VM0、VM1．．．電流總計線
VMa~VMk、VMa~VMn．．．電流總計線
VNF．．．低側電源節點
VPC．．．位元線預充電電壓
Vref、VREF．．．基準電壓(基準電壓源)
VREF1~VREF4．．．基準電壓(基準電壓源、基準電位節點)
VREF_ADC．．．轉換基準電壓
VREF_ADC#a~VREF_ADC#k．．．轉換基準電壓
Vrefs．．．感測基準電壓
VV1~VV13．．．接點/通孔
VVREF0~VVREF14．．．基準電壓
W1~W3．．．波形
WA~WC．．．寫入埠
WDATADV、WDATBDV．．．寫入資料驅動器
WDR．．．總體寫入驅動器
WDR00．．．總體寫入驅動器
WDR10~WDR11．．．總體寫入驅動器
WDR20~WDR23．．．總體寫入驅動器
WDR30~WDR37．．．總體寫入驅動器
WDRA．．．埠A總體寫入驅動器
WDRB．．．埠B總體寫入驅動器
WDVA1、WDVA2．．．字元線寫入驅動器
WDVB1、WDVB2．．．字元線寫入驅動器
WEN．．．寫入賦能信號
WENB．．．B埠寫入賦能信號
WGB0~WGB6．．．總體寫入資料匯流排
WGL、WGLZ．．．總體寫入資料線
WGLA、WGLB．．．總體寫入資料線
WGLA0~WGLA7．．．總體寫入資料線
WGLA00．．．總體寫入資料線
WGLB0~WGLB7．．．總體寫入資料線
WGLA10~WGLA11．．．總體寫入資料線
WGLA20~WGLA23．．．總體寫入資料線
WGLA30~WGLA37．．．總體寫入資料線
WGLC0、WGLC1．．．總體寫入資料線
WGLC3、WGLC4．．．總體寫入資料線
WGLP．．．總體寫入資料線對
WGLP0~WGLP3．．．總體寫入資料線對
WGLS0、WGLS1．．．總體寫入資料線組
WLAD．．．字元線位址
WPRTA、WPRTB、WPRTC．．．寫入埠
WREN．．．寫入活性化信號
WWADV、WWBDV．．．寫入驅動器
WWDVI、WWDVJ、WWDVK．．．寫入驅動器
WWL．．．寫入字元線
WWL<0>~WWL<m>．．．寫入資料線
WWL0~WWLm．．．局部寫入字元線
WWLA．．．寫入字元線、第1局部寫入字元線
WWLA<0>~WWLA<m>．．．總體寫入字元線
WWLA0~WWLAm．．．局部寫入字元線
WWLB．．．寫入字元線
WWLEN．．．寫入字元線活性化信號
WWLENA、WWLENB．．．寫入字元線活性化信號
WWLi、WWLj、WWLk．．．寫入字元線
X#1<3:0>、X#2<3:0>．．．被乘數資料
X<0>~X<3>．．．被乘數位元
X<3:0>．．．被乘數資料
Xa~Xk．．．被乘數資料
XDR．．．列驅動電路
XDR0~XDR31．．．列驅動電路
XDRi．．．列驅動電路
XXDR0~XDR31．．．列/資料線選擇驅動電路
XXDRa、XXDRb．．．列/資料線選擇驅動電路
Y#1<3:0>、Y#2<3:0>．．．乘數資料
Y<0>~Y<3>．．．乘數位元
Y<3:0>．．．乘數資料
Ya~Yk．．．乘數資料
ZBL．．．互補讀出位元線
ZBL1、ZBL2．．．互補位元線
ZRBL．．．互補感測讀出位元線
ZRBL0、ZRBL1．．．互補讀出位元線
ZRBL3、ZRBL4．．．互補讀出位元線
ZRGL．．．互補總體讀出資料線
ZRGL0．．．互補總體讀出資料線
ZSAL1、ZSAL2．．．信號線
ZSAT1、ZSAT2．．．電晶體
ZZ0~ZZ15．．．電阻元件
圖1係表示本發明之實施形態1之半導體信號處理裝置之單位運算子單元的電性等效電路圖。
圖2係概略性地表示圖1所示之單位運算子單元之平面布局圖。
圖3係概略性地表示圖1所示之單位運算子單元之電晶體之構造圖。
圖4係概略性地表示本發明之實施形態1之半導體信號處理裝置之整體構成圖。
圖5係概略性地表示圖4所示之半導體信號處理裝置之主要部分構成圖。
圖6係具體地表示圖5所示之單位運算子單元子陣列區塊之構成圖。
圖7係概略性地表示圖4所示之資料通路之構成圖。
圖8係概略性地表示圖7所示之資料通路之整體構成圖。
圖9係表示圖4所示之組合邏輯運算電路之構成之一示例之圖。
圖10係概略性地表示本發明之實施形態1之半導體信號處理裝置之單位運算子單元的資料讀出部之構成圖。
圖11係表示圖10所示構成之讀出資料時之動作之信號波形圖。
圖12係概略性地表示圖10所示配置之感測放大器之輸出信號與運算結果之圖。
圖13係概略性地表示本發明之實施形態1之讀出單位運算子單元之記憶資料時之其他構成圖。
圖14係概略性地表示圖13所示之讀出資料時之感測放大器輸出與運算內容之對應關係圖。
圖15係表示本發明之實施形態1之半導體信號處理裝置之資料寫入/讀出之動作時序圖。
圖16係概略性地表示圖4所示之控制電路之構成圖。
圖17係概略性地表示圖4所示之列選擇驅動電路之構成圖。
圖18係概略性地表示圖6所示之讀出埠選擇電路之構成之一示例之圖。
圖19係概略性地表示本發明之實施形態1之半導體信號處理裝置執行NOT運算時之資料傳遞路徑圖。
圖20係概略性地表示本發明之實施形態1之半導體信號處理裝置執行AND運算時之資料傳遞路徑圖。
圖21係概略性地表示本發明之實施形態1之半導體信號處理裝置執行OR運算時之資料傳遞路徑圖。
圖22係概略性地表示本發明之實施形態1之半導體信號處理裝置執行XOR運算時之資料傳遞路徑圖。
圖23係概略性地表示本發明之實施形態1之半導體信號處理裝置執行XNOR運算時之資料傳遞路徑圖。
圖24係表示本發明之實施形態1之半導體信號處理裝置之運算處理動作之流程圖。
圖25係概略性地表示本發明之實施形態2之半導體信號處理裝置之執行加算時之資料通路、組合邏輯運算電路以及運算子單元子陣列的構成圖。
圖26係一覽地表示圖25所示之配置之輸入資料與輸出總和之對應關係圖。
圖27係概略性地表示圖25所示之字元閘電路之構成之一示例之圖。
圖28係概略性地表示本發明之實施形態2之半導體信號處理裝置之進位生成部之構成圖。
圖29係概略性地表示圖28所示之進位生成部之輸入輸出資料以及輸出進位之邏輯值之對應關係圖。
圖30係概略性地表示圖28所示之字元閘電路之構成之一示例之圖。
圖31係一覽地表示本發明之實施形態2之減算部之輸入資料與輸出減算值之邏輯值的對應關係圖。
圖32係概略性地表示本發明之實施形態2之減算值生成部之構成圖。
圖33係概略性地表示圖32所示之字元閘電路之構成之一示例之圖。
圖34係概略性地表示本發明之實施形態2之半導體信號處理裝置之輸入資料與輸出借位之邏輯值的對應關係圖。
圖35係概略性地表示本發明之實施形態2之減算器之借位生成部之構成圖。
圖36係概略性地表示圖35所示之字元閘電路之構成之一示例之圖。
圖37係概略性地表示本發明之實施形態2之變形例之構成圖。
圖38係概略性地表示本發明之實施形態2之進一步其他變形例之構成圖。
圖39係概略性地表示本發明之實施形態3之單位運算子單元之電性等效電路圖。
圖40係概略性地表示圖39所示之單位運算子單元之平面布局圖。
圖41係概略性地表示本發明之實施形態3之半導體信號處理裝置之主要部分構成圖。
圖42係概略性地表示本發明之實施形態3之半導體信號處理裝置之整體構成圖。
圖43係表示本發明之實施形態3之半導體信號處理裝置之檢索動作之流程圖。
圖44係概略性地表示本發明之實施形態3之半導體信號處理裝置之控制電路之構成之一示例的圖。
圖45係概略性地表示本發明之實施形態3之半導體信號處理裝置之列選擇驅動電路之構成之一示例的圖。
圖46係概略性地表示本發明之實施形態4之半導體信號處理裝置之整體構成圖。
圖47係概略性地表示圖46所示之半導體信號處理裝置之單位運算區塊之構成圖。
圖48係概略性地表示本發明之實施形態4之半導體信號處理裝置之資料通路之構成圖。
圖49係概略性地表示本發明之實施形態4之半導體信號處理裝置之進位生成部之構成圖。
圖50係概略性地表示本發明之實施形態4之半導體信號處理裝置之總和生成部之構成圖。
圖51係概略性地表示本發明之實施形態4之半導體信號處理裝置之借位生成部之構成圖。
圖52係概略性地表示本發明之實施形態4之半導體信號處理裝置之減算值生成部之構成圖。
圖53係概略性地表示本發明之實施形態4之變形例之構成圖。
圖54係概略性地表示本發明之實施形態5之半導體信號處理裝置之主要部分構成圖。
圖55係概略性地表示圖54所示之單位運算子單元之構成圖。
圖56係概略性地表示圖54所示之單位運算子單元之讀出時之其他連接態樣之圖。
圖57係概略性地表示本發明之實施形態5之半導體信號處理裝置之控制電路之構成之一示例的圖。
圖58係概略性地表示本發明之實施形態6之半導體信號處理裝置之單位運算子單元之電性等效電路圖。
圖59係概略性地表示圖58所示之單位運算子單元之平面布局圖。
圖60係概略性地表示本發明之實施形態6之半導體信號處理裝置之單位運算子子陣列區塊之構成圖。
圖61係概略性地表示本發明之實施形態6之半導體信號處理裝置之資料通路之構成圖。
圖62係概略性地表示本發明之實施形態6之半導體信號處理裝置之進位生成部之構成圖。
圖63係概略性地表示本發明之實施形態6之半導體信號處理裝置之總和生成部之構成圖。
圖64係概略性地表示本發明之實施形態6之半導體信號處理裝置之變形例之構成圖。
圖65係概略性地表示圖64所示之配置之具體連接態樣之圖。
圖66係表示圖64以及圖65所示之構成之加算動作之流程圖。
圖67係本發明之實施形態7之半導體信號處理裝置之單位運算子單元之電源等效電路圖。
圖68係概略性地表示圖67所示之單位運算子單元之平面布局圖。
圖69係概略性地表示本發明之實施形態7之半導體信號處理裝置之主要部分構成圖。
圖70係表示本發明之實施形態7之半導體信號處理裝置之搜尋動作之流程圖。
圖71係概略性地表示本發明之實施形態7中所使用之輸入資料(搜尋資料)以及屏蔽位元之對應關係圖。
圖72係概略性地表示本發明之實施形態8之半導體信號處理裝置之整體構成圖。
圖73係概略性地表示本發明之實施形態8之半導體信號處理裝置之資料通路之構成圖。
圖74係表示本發明之實施形態8中所執行之乘算操作之一示例之圖。
圖75A至圖75C係概略性地表示本發明之實施形態8之半導體信號處理裝置之乘算時之資料傳遞路徑圖。
圖76A及圖76B係概略性地表示本發明之實施形態8之乘法器乘算時之資料傳遞路徑圖。
圖77A及圖77B係概略性地表示本發明之實施形態8之半導體信號處理裝置執行乘算時之資料流程圖。
圖78係表示本發明之實施形態8之半導體信號處理裝置進行乘算操作之流程圖。
圖79係概略性地表示本發明之實施形態8之半導體信號處理裝置之輸入資料生成部之構成圖。
圖80係表示本發明之實施形態9之半導體信號處理裝置之單位運算子單元之電性等效電路圖。
圖81係概略性地表示圖80所示之單位運算子單元之平面布局圖。
圖82係概略性地表示本發明之實施形態9之半導體信號處理裝置之整體構成圖。
圖83係概略性地表示圖82所示之列/資料線選擇驅動電路之構成之一示例之圖。
圖84係概略性地表示圖82所示之感測放大器帶之構成圖。
圖85係概略性地表示本發明之實施形態9之半導體信號處理裝置之主要部分構成及資料流程之圖。
圖86係概略性地表示本發明之實施形態9之半導體信號處理裝置之搜尋動作時之連接態樣之圖。
圖87係概略性地表示本發明之實施形態9之半導體信號處理裝置之搜尋動作之一示例之圖。
圖88係表示本發明之實施形態9之半導體信號處理裝置之搜尋動作之流程圖。
圖89係概略性地表示本發明之實施形態10之半導體信號處理裝置之整體構成圖。
圖90係表示本發明之實施形態10之運算子單元子陣列區塊OARI之具體構成的一示例之圖。
圖91係概略性地表示選擇單位運算子單元中之兩個N通道SOI電晶體之情形時電晶體相對於感測放大器之連接態樣之圖。
圖92係一覽地表示圖91所示之單位運算子單元以及虛擬單元之連接態樣中，記憶資料與感測放大器之輸出信號之邏輯值的關係圖。
圖93係表示與讀出資料時流經位元線RBL以及ZRBL之電流對應之讀出電位之關係圖。
圖94係概略性地表示選擇單位運算子單元中之一個SOI電晶體之情形時，電晶體相對於感測放大器之連接態樣之圖。
圖95係一覽地表示圖94所示之單位運算子單元以及虛擬單元之連接態樣中，記憶資料與感測放大器之輸出信號之邏輯值的關係圖。
圖96係概略性地表示選擇單位運算子單元中之一個SOI電晶體之情形時，電晶體相對於感測放大器之連接態樣之圖。
圖97係一覽地表示圖96所示之單位運算子單元以及虛擬單元之連接態樣中，記憶資料與感測放大器之輸出信號之邏輯值的關係圖。
圖98係概略性地表示選擇兩個單位運算子單元時之SOI電晶體與感測放大器之連接態樣圖。
圖99係一覽地表示圖98所示之連接態樣中之記憶資料與感測放大器之輸出信號之邏輯值之關係圖。
圖100係表示與讀出資料時流經位元線RBL以及ZRBL之電流對應之讀出電位之關係圖。
圖101係一覽地表示分別選擇屬於單位運算子單元列<i>、<j>以及<k>，且為同一單位運算子單元行之三個單位運算子單元中的一個SOI電晶體之情形時，記憶資料與感測放大器之輸出信號之邏輯值之關係圖。
圖102係表示與讀出資料時流經位元線RBL以及ZRBL之電流對應之讀出電位之關係圖。
圖103係表示本發明之實施形態10之電流檢測型感測放大器之構成之一示例的圖。
圖104係表示本發明之實施形態10之半導體信號處理裝置進行之LUT運算之一示例的圖。
圖105係概略性地表示本發明之實施形態11之半導體信號處理裝置之整體構成圖。
圖106係概略性地表示本發明之實施形態11之半導體信號處理裝置之運算子單元子陣列區塊之構成圖。
圖107係一覽地表示本發明之實施形態11之半導體信號處理裝置中，感測放大器之輸出信號以及AND閘之輸出信號與單位運算子單元UOEI以及UOEJ之記憶狀態的對應關係圖。
圖108係表示本發明之實施形態11之半導體信號處理裝置進行之LUT運算之一示例的圖。
圖109係概略性地表示本發明之實施形態12之半導體信號處理裝置之構成圖。
圖110係表示本發明之實施形態12之半導體信號處理裝置進行之LUT運算之圖。
圖111係表示本發明之實施形態12之半導體信號處理裝置生成PWM波形資料之動作原理圖。
圖112係表示本發明之實施形態12之半導體信號處理裝置生成PWM波形資料時之LUT資料之儲存流程圖。
圖113係概略性地表示本發明之實施形態13之半導體信號處理裝置之構成圖。
圖114係表示實施形態13中已選擇一個運算子單元子陣列區塊之狀態之圖。
圖115係一覽地表示實施形態13中與總體位元線連接之感測放大器SA之輸出信號之組合的圖。
圖116係表示實施形態13中讀出資料時，與流經總體位元線之電流對應之讀出電位之關係圖。
圖117係表示實施形態13中已選擇兩個運算子單元子陣列區塊與OAR31之狀態之圖。
圖118係一覽地表示實施形態13中與總體位元線連接之感測放大器SA之輸出信號之組合的圖。
圖119係表示實施形態13之讀出資料時，與流經總體位元線之電流對應之讀出電位之關係圖。
圖120係表示本發明之實施形態13之半導體信號處理裝置進行之LUT運算之一示例之圖。
圖121係概略性地表示本發明之實施形態14之半導體信號處理裝置之構成圖。
圖122係表示本發明之實施形態14之半導體信號處理裝置作為計數器進行動作時之動作順序之流程圖。
圖123係表示本發明之實施形態14之半導體信號處理裝置作為8位元計數器而動作時之控制旗標以及儲存資料之一示例的圖。
圖124係表示本發明之實施形態15之半導體信號處理裝置中所使用之單位運算子單元之電性等效電路圖。
圖125係概略性地表示圖124所示之單位運算子單元之平面布局圖。
圖126係概略性地表示本發明之實施形態15之半導體信號處理裝置之整體構成圖。
圖127係更具體表示圖126所示之運算子單元子陣列區塊之構成圖。
圖128係概念性地表示本發明之實施形態15之半導體信號處理裝置之動作中之資料流程圖。
圖129係概略性地表示本發明之實施形態16之半導體信號處理裝置中所使用之記憶體單元之剖面構造圖。
圖130係表示圖129所示之記憶體單元MCI、MCJ以及MCK之電性等效電路圖。
圖131A及圖131B係概略性地表示可變磁阻元件之自由層以及固定層之磁化方向與其電阻值之關係圖。
圖132係概略性地表示實施形態16之半導體信號處理裝置之記憶體單元之陣列內配置圖。
圖133係一覽地表示記憶體單元MCI之記憶資料之組合之圖。
圖134係表示圖133所示之組合中讀出資料時，與流經位元線BL以及ZBL之電流對應之讀出電位之關係圖。
圖135係一覽地表示實施形態16之半導體信號處理裝置中之感測放大器之輸出信號與記憶體單元MCI之記憶狀態之對應關係圖。
圖136係一覽地表示記憶體單元MCI以及MCJ之記憶資料之組合之圖。
圖137係表示讀出資料時之位元線以及互補位元線與可變磁阻元件之連接態樣之圖。
圖138係表示以圖137所示之連接態樣於讀出資料時，與流經位元線之電流對應之讀出電位之關係圖。
圖139係一覽地表示於圖138所示之位元線電位中，感測放大器之輸出信號與記憶體單元MCI以及MCJ之記憶狀態之對應關係圖。
圖140係表示實施形態16中所利用之電流檢測型感測放大器之構成之一示例之圖。
圖141係一覽地表示記憶體單元MCI、MCJ以及MCK之記憶資料之組合之圖。
圖142係表示於圖141所示之連接時之讀出資料時，與流經位元線BL以及ZBL之電流對應之讀出電位之關係圖。
圖143係一覽地表示於圖142所示之位元線電位中，感測放大器之輸出信號與記憶體單元MCI、MCJ以及MCK之記憶狀態之對應關係圖。
圖144係表示實施形態16之半導體信號處理裝置進行之LUT運算之一示例之圖。
圖145係概略性地表示本發明之實施形態17之半導體信號處理裝置之整體構成圖。
圖146係概略性地表示圖145所示之子陣列區塊之構成圖。
圖147係概略性地表示圖146所示之子陣列區塊之具體構成之一示例之圖。
圖148係表示圖147所示之感測放大電路之構成之一示例之圖。
圖149係概略性地表示本發明之實施形態17中單位運算子單元與感測放大電路之連接態樣之圖。
圖150係一覽地表示圖149所示之配置之單位運算子單元之記憶資料與感測放大電路之輸出電流的對應關係圖。
圖151係概略性地表示圖145所示之ADC帶之構成圖。
圖152係表示圖151所示之ADC帶中所含之ADC之構成之一示例的圖。
圖153用以說明圖152所示之ADC之A/D轉換動作之圖。
圖154係概略性地表示圖145所示之資料通路之資料寫入部之構成圖。
圖155係表示本發明之實施形態17中所執行之運算之一示例之圖。
圖156係概略性地表示本發明之實施形態17之半導體信號處理裝置之資料讀出部之構成圖。
圖157係表示本發明之實施形態17之半導體信號處理裝置之加算操作之流程圖。
圖158係表示本發明之實施形態17之向半導體信號處理裝置之ADC供給的轉換基準電壓之調整動作之流程圖。
圖159係概略性地表示本發明之實施形態18中之單位運算子單元與感測放大電路之連接態樣之圖。
圖160係概略性地表示於圖159所示之配置之讀出資料時感測讀出位元線電位之經時變化圖。
圖161係一覽地表示圖160所示之感測放大電路之輸出電流與單位運算子單元之記憶資料之對應關係圖。
圖162係表示本發明之實施形態18中所執行之運算之一示例的圖。
圖163係概略性地表示本發明之實施形態18之半導體信號處理裝置的資料通路之構成圖。
圖164係概略性地表示圖162所示之運算執行時之第1階段之開關盒與埠A之連接態樣之圖。
圖165係概略性地表示圖162所示之運算執行時之第1階段之開關盒與埠B之連接態樣之圖。
圖166係概略性地表示圖162所示之運算執行時之第2次部分乘積生成時埠A與開關盒之連接態樣之圖。
圖167係概略性地表示圖162所示之運算執行時之第2次部分乘積生成時之埠B與開關盒之連接態樣之圖。
圖168係概略性地表示圖162所示之第3次部分乘積生成時之埠A與開關盒之連接路徑圖。
圖169係概略性地表示圖162所示之第3次部分乘積生成時之埠B與開關盒之連接路徑圖。
圖170係概略性地表示圖162所示之第4次部分乘積生成時之埠A與開關盒之連接路徑圖。
圖171係概略性地表示圖162所示之第4次部分乘積生成時之埠B與開關盒之連接路徑圖。
圖172係概略性地表示本發明之實施形態18之半導體信號處理裝置之資料讀出部之構成圖。
圖173係概略性地表示本發明之實施形態18之半導體信號處理裝置之運算資料位元之儲存態樣之一示例的圖。
圖174係概略性地表示本發明之實施形態18之半導體信號處理裝置之ADC帶之構成圖。
圖175係概略性地表示本發明之實施形態18之半導體信號處理裝置之變形例之運算態樣之圖。
圖176係概略性地表示本發明之實施形態18之半導體信號處理裝置之控制電路之構成之一示例的圖。
圖177係概略性地表示本發明之實施形態18之半導體信號處理裝置之單元選擇驅動電路中所包含的局部單元選擇電路之構成圖。
圖178係概略性地表示本發明之實施形態19之感測放大電路以及讀出閘之構成之一示例的圖。
圖179係概略性地表示本發明之實施形態19之半導體信號處理裝置之ADC之構成圖。
圖180係概略性地表示本發明之實施形態19中所執行之運算之一示例之圖。
圖181係概略性地表示本發明之實施形態19之半導體信號處理裝置之與資料讀出相關部分之構成圖。
圖182係表示本發明之實施形態19之半導體信號處理裝置中所執行之加減運算之具體例之圖。
圖183係表示圖182所示之加減運算執行時之各子陣列區塊之寫入資料以及資料讀出之態樣的圖。
圖184係概略性地表示本發明之實施形態19之半導體信號處理裝置的局部單元選擇電路之構成之一示例之圖。
圖185係概略性地表示本發明之實施形態20之半導體信號處理裝置的信號配線相對於單位運算子單元之配置圖。
圖186係概略性地表示圖185所示之單位運算子單元之平面布局圖。
圖187係概略性地表示本發明之實施形態20之半導體信號處理裝置之整體構成圖。
圖188係表示本發明之實施形態20之半導體信號處理裝置之感測放大電路以及讀出閘之構成之一示例之圖。
圖189係概略性地表示圖188所示之列/資料線選擇驅動電路之構成圖。
圖190係概略性地表示本發明之實施形態20之半導體信號處理裝置之單位運算子單元之選擇態樣之圖。
圖191係概略性地表示本發明之實施形態20之半導體信號處理裝置之與資料讀出相關之部分之構成圖。
圖192係表示本發明之實施形態20之變形例之感測放大電路之構成及讀出閘之圖。
圖193係概略性地表示本發明之實施形態21之半導體信號處理裝置之子陣列區塊與運算資料位元之對應關係圖。
圖194係概略性地表示本發明之實施形態21之半導體信號處理裝置之與資料寫入以及讀出相關之部分之構成圖。
圖195係概略性地表示本發明之實施形態21之半導體信號處理裝置之與資料讀出相關之部分之構成圖。
DINA、DINB．．．輸入資料(寫入資料)
DOUTA、DOUTB．．．輸出資料
NQ1、NQ2．．．N通道SOI電晶體
PQ1、PQ2．．．P通道SOI電晶體
RPRTA、RPRTB．．．讀出埠
RWLA、RWLB．．．讀出字元線
SL．．．源極線
SNA、SNB．．．主體區域(記憶節點)
UOE．．．單位運算子單元
WPRTA、WPRTB．．．寫入埠
WWL．．．寫入字元線

Claims (38)

  1. 一種半導體信號處理裝置，其包含：記憶體陣列，該記憶體陣列具有呈行列狀排列且各自形成於絕緣層上而非揮發性地記憶資訊之數個記憶體單元，上述數個記憶體單元以至少兩個記憶體單元構成一個單位運算子單元之方式進行配置，各上述單位運算子單元至少包含(i)第1導電型之第1SOI電晶體，其具有第1閘極電極，根據上述第1閘極電極之電位而選擇性地導通，且於導通時傳輸第1寫入埠之第1寫入資料；(ii)第1導電型之第2SOI電晶體，其具有第2閘極電極，根據上述第2閘極電極之電位而選擇性地導通，且於導通時傳輸第2寫入埠之第2寫入資料；(iii)第2導電型之第3SOI電晶體，其具有第3閘極電極及接受經由上述第1SOI電晶體傳輸之第1寫入資料之第1主體區域，且結合於基準電壓源與第1讀出埠之間，根據上述第3閘極電極之電位與上述第1主體區域中所儲存之電荷量而設定可流過之電流量；以及(iv)第2導電型之第4SOI電晶體，其具有第4閘極電極及經由上述第2SOI電晶體接受上述第2寫入資料之第2主體區域，且連接於上述第3SOI電晶體與第2讀出埠之間，根據上述第4閘極電極之電位與上述第2主體區域之儲存電荷量而設定可流過之電流量；數個虛擬單元，其等對應於上述單位運算子單元行而配置，且各自供給讀出所選擇之單位運算子單元之記憶資料時的參考電流；數條讀出線，其等對應於上述單位運算子單元行而配置，且各自連接有對應行之單位運算子單元，各上述讀出線包含與對應行之單位運算子單元之第1讀出埠相連接的第1讀出位元線、及與對應行之單位運算子單元之第2讀出埠相連接的第2讀出位元線；數個虛擬讀出線，其等對應於上述單位運算子單元行而配置，且各自連接著對應行之虛擬單元，上述數條讀出線以及虛擬讀出線係以既定數而分割成運算單位組；數條感測讀出位元線，其等對應於各上述單位運算子單元行而配置；埠選擇/切換電路，其根據運算指示，使上述單位運算子單元之第1以及第2讀出位元線之一方，結合於對應行之感測讀出位元線；數個放大電路，其等對應於各上述單位運算子單元行而配置，各自生成與流經對應行之感測讀出位元線以及虛擬讀出線之電流之差對應的信號；以及數個單位運算處理電路，其等對應於上述運算單位組而配置，於寫入資料時，各自根據所供給之資料而生成相對於對應之運算單位組之單位運算子單元的上述第1以及第2寫入資料，並且於讀出資料時，對所對應之放大電路之輸出信號執行上述運算指示所指定的運算處理。
  2. 如申請專利範圍第1項之半導體信號處理裝置，其中，進一步包含：數條寫入字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合有對應列之單位運算子單元之第1以及第2閘極電極；數條第1讀出字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合有對應行之單位運算子單元之第3SOI電晶體之第3閘極電極；數條第2讀出字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合有對應列之單位運算子單元之第4SOI電晶體之第4閘極電極；數條第1寫入資料線，其等對應於上述單位運算子單元行而於行方向上延伸配置，且各自相對於對應行之單位運算子單元傳輸上述第1寫入資料；以及數條第2寫入資料線，其等對應於上述單位運算子單元行而於行方向上延伸配置，且各自相對於對應行之單位運算子單元傳輸上述第2寫入資料。
  3. 如申請專利範圍第1項之半導體信號處理裝置，其中，於各上述單位運算子單元中，上述第1SOI電晶體具有：第1導電型之第1雜質區域，其形成於具有行方向上較長之矩形形狀之第1電晶體形成區域上，且傳送有第1寫入資料；第2導電型之第2雜質區域，其與上述第1雜質區域鄰接而配置；第1導電型之第3雜質區域，其與上述第2雜質區域鄰接而配置，且結合於上述第1寫入埠；以及第1閘極電極層，其經由絕緣膜而於列方向上延伸配置於上述第2雜質區域上，上述第2SOI電晶體具有：第1導電型之第4雜質區域，其形成於具有行方向上較長之矩形形狀且與上述第1電晶體形成區域分離配置之第2電晶體形成區域上，且傳送有第2寫入資料；第2導電型之第5雜質區域，其與上述第4雜質區域鄰接而配置；第1導電型之第6雜質區域，其與上述第5雜質區域鄰接而配置；以及上述第1閘極電極層，其經由絕緣膜而配置於上述第5雜質區域上，而上述第1閘極電極層構成上述第1以及第2閘極電極，上述第3SOI電晶體具有：第2導電型之第7雜質區域，其形成於具有行方向上較長之矩形形狀且與上述第2電晶體形成區域鄰接配置之第3電晶體形成區域上，且與上述第6雜質區域鄰接而配置，並結合於上述基準電壓源；第1導電型之第8雜質區域，其與上述第7雜質區域鄰接而配置，並且以於列方向上延伸至上述第2電晶體形成區域並與上述第6雜質區域對齊的方式進行配置，而構成上述第1主體區域；第2導電型之第9雜質區域，其與上述第8雜質區域鄰接而配置且結合於上述第1讀出埠；以及第2閘極電極層，其經由絕緣膜且於列方向上延伸配置於上述第8雜質區域上，而上述第2閘極電極層構成上述第2閘極電極，上述第4SOI電晶體具有：第1導電型之第10雜質區域，其形成於上述第3電晶體形成區域上，與上述第9雜質區域鄰接配置，並且以與上述第6雜質區域鄰接之方式於列方向上延伸至上述第2電晶體形成區域而配置，且與上述第9雜質區域一併構成上述第2主體區域；第2導電型之第11雜質區域，其與上述第10雜質區域鄰接而配置，並且結合於上述第2讀出埠；以及第3閘極電極層，其經由絕緣膜於列方向上延伸配置於上述第10雜質區域上，而上述第3閘極電極構成上述第4閘極電極。
  4. 如申請專利範圍第1項之半導體信號處理裝置，其中，進一步包含：數條第1寫入字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合有對應列之單位運算子單元之第1SOI電晶體之第1閘極電極；數條第2寫入字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合有對應列之單位運算子單元之第2SOI電晶體之第2閘極電極；數條第1讀出字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合有對應列之單位運算子單元之第3SOI電晶體之第3閘極電極；數條第2讀出字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合有對應列之單位運算子單元之第4SOI電晶體之第4閘極電極；數條第1寫入資料線，其等對應於上述單位運算子單元行而於行方向上延伸配置，且各自相對於對應行之單位運算子單元傳輸上述第1寫入資料；以及數條第2寫入資料線，其等對應於上述單位運算子單元行而於行方向上延伸配置，且各自相對於對應行之單位運算子單元傳輸上述第2寫入資料。
  5. 如申請專利範圍第1項之半導體信號處理裝置，其中，於各上述單位運算子單元中，上述第1SOI電晶體具有：第1導電型之第1雜質區域，其形成於具有行方向上較長之矩形形狀之第1電晶體形成區域上，且結合於在行方向上延伸並傳輸上述第1寫入資料之第1寫入資料線；第2導電型之第2雜質區域，其與上述第1雜質區域鄰接而配置；第1導電型之第3雜質區域，其與上述第2雜質區域鄰接而配置；以及第1閘極電極層，其經由絕緣膜於列方向上延伸配置於上述第2雜質區域上，且構成上述第1閘極電極，上述第2SOI電晶體具有：第1導電型之第4雜質區域，其形成於具有行方向上較長之矩形形狀、與上述第1電晶體形成區域分離並且與上述第1電晶體形成區域在行方向上對齊配置之第2電晶體形成區域上，且傳送有上述第2寫入資料；第2導電型之第5雜質區域，其與上述第4雜質區域鄰接而配置；第1導電型之第6雜質區域，其與上述第5雜質區域鄰接而配置；第2閘極電極層，其經由絕緣膜配置於上述第5雜質區域上，且構成上述第2閘極電極；以及第1導電型之第7雜質區域，其具有於列方向上較長之形狀，且將經由在行方向上延伸之第2寫入資料線而傳輸之上述第2寫入資料傳送至上述第4雜質區域，上述第3SOI電晶體具有：第2導電型之第8雜質區域，其形成於具有行方向上較長之矩形形狀、與上述第1以及第2電晶體形成區域鄰接配置之第3電晶體形成區域上，與上述第3雜質區域鄰接而配置，且結合於上述基準電壓源；第1導電型之第9雜質區域，其與上述第8雜質區域鄰接而配置，並且以於列方向上延伸至上述第1電晶體形成區域並與上述第3雜質區域連結的方式進行配置，且構成上述第1主體區域；第2導電型之第10雜質區域，其與上述第9雜質區域鄰接而配置，且結合於上述第1讀出埠；以及第3閘極電極層，其經由絕緣膜且於列方向延伸配置於上述第9雜質區域上，且構成上述第3閘極電極，上述第4SOI電晶體具有：第1導電型之第11雜質區域，其形成於上述第3電晶體形成區域上，與上述第10雜質區域鄰接配置並且以與上述第6雜質區域鄰接之方式於列方向上延伸至上述第2電晶體形成區域而配置，且與上述第10雜質區域一併構成上述第2主體區域；第2導電型之第12雜質區域，其與上述第11雜質區域鄰接而配置，並且結合於上述第2讀出埠；以及第4閘極電極層，其經由絕緣膜於列方向上延伸配置於上述第11雜質區域上，且構成上述第4閘極電極。
  6. 如申請專利範圍第1項之半導體信號處理裝置，其中，進一步包含：數條第1寫入字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合於對應列之單位運算子單元之第1SOI電晶體之第1閘極電極；數條第2寫入字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合於對應列之單位運算子單元之第2SOI電晶體之第2閘極電極；數條第1讀出字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合於對應列之單位運算子單元之第3SOI電晶體之第3閘極電極；數條第2讀出字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合於對應列之單位運算子單元之第4SOI電晶體之第4閘極電極；數條第1寫入資料線，其等對應於上述單位運算子單元行而於行方向上延伸配置，且各自相對於對應行之單位運算子單元傳輸上述第1寫入資料；數條第2寫入資料線，其等對應於上述單位運算子單元行而於行方向上延伸配置，且各自相對於對應行之單位運算子單元傳輸上述第2寫入資料；以及第3寫入資料線，其對應於上述單位運算子單元行而於行方向上延伸配置，且各自相對於對應行之單位運算子單元傳輸第3寫入資料，各上述單位運算子單元進一步包含：第1導電型之第5SOI電晶體，其形成於上述絕緣層上，根據對應之第1寫入字元線上之信號而選擇性地導通，且於導通時傳輸經由對應之第3寫入資料線所傳送之第3寫入資料；以及第2導電型之第6SOI電晶體，其形成於上述絕緣層上，連接於上述第4SOI電晶體與上述第2讀出埠之間，且具有根據經由上述第3SOI電晶體傳輸之第3寫入資料而設定電位之第3主體區域，根據上述第2讀出字元線上之信號而選擇性地導通，且於導通時根據上述第1以及第3主體區域之電位自上述基準電源對上述第2讀出埠供給電流。
  7. 如申請專利範圍第1項之半導體信號處理裝置，其中，各上述單位運算子單元進一步包含：第1導電型之第5SOI電晶體，其具有第5閘極電極，根據上述第5閘極電極之電位而選擇性地導通，且於導通時傳輸供給至第3寫入埠之第3寫入資料；以及第2導電型之第6SOI電晶體，其具有第6閘極電極及傳送有經由上述第5SOI電晶體而傳輸之第3寫入資料之第3主體區域，連接於上述第1SOI電晶體與上述第2讀出埠之間，且根據上述第6閘極電極之電位與上述第3主體區域之電位而設定可流過之電流量，於各上述單位運算子單元中，上述第1SOI電晶體具有：第1導電型之第1雜質區域，其形成於具有行方向上較長之矩形形狀之第1電晶體形成區域上，且經由在行方向上延伸之第1寫入資料線傳送上述第1寫入資料；第2導電型之第2雜質區域，其與上述第1雜質區域鄰接而配置；第1導電型之第3雜質區域，其與上述第2雜質區域鄰接而配置；以及第1閘極電極層，其經由絕緣膜於列方向上延伸配置於上述第2雜質區域上，上述第2SOI電晶體具有：第1導電型之第4雜質區域，其形成於具有行方向上較長之矩形形狀，與上述第1電晶體形成區域分離且與上述第1電晶體形成區域在行方向上對齊配置之第2電晶體形成區域上，且傳送有上述第2寫入資料；第2導電型之第5雜質區域，其與上述第4雜質區域鄰接而配置；第1導電型之第6雜質區域，其與上述第5雜質區域鄰接而配置；第2閘極電極層，其經由絕緣膜而配置於上述第5雜質區域上，且構成上述第2閘極電極；以及第1導電型之第7雜質區域，其具有列方向上較長之形狀，且傳送經由在行方向上延伸配置於上述第4雜質區域上的第2寫入資料線而傳輸之上述第2寫入資料，上述第3SOI電晶體具有：第2導電型之第8雜質區域，其形成於具有行方向上較長之矩形形狀，且與上述第1以及第2電晶體形成區域鄰接配置之第3電晶體形成區域上，與上述第3雜質區域鄰接配置，且結合於上述基準電壓源；第1導電型之第9雜質區域，其與上述第8雜質區域鄰接而配置，且以於列方向上延伸至上述第1電晶體形成區域而與上述第3雜質區域相連結的方式進行配置，並構成上述第1主體區域；第2導電型之第10雜質區域，其與上述第9雜質區域鄰接配置，且結合於上述第1讀出埠；第3閘極電極層，其經由絕緣膜配置於上述第9雜質區域上，且構成上述第3閘極電極，上述第4SOI電晶體具有：第1導電型之第11雜質區域，其形成於上述第3電晶體形成區域上，與上述第10雜質區域鄰接配置並且以與上述第6雜質區域鄰接之方式於列方向上延伸至上述第2電晶體形成區域而配置，且與上述第10雜質區域一併構成上述第2主體區域；第2導電型之第12雜質區域，其與上述第11雜質區域鄰接而配置，並且結合於上述第2讀出埠；第4閘極電極層，其經由絕緣膜於列方向上延伸配置於上述第11雜質區域上，且構成上述第4閘極電極，上述第5SOI電晶體具有：第1導電型之第13雜質區域，其形成於與上述第1以及第2電晶體形成區域隔開配置、且為行方向上較長之矩形形狀之第4電晶體形成區域上，且結合於在行方向上延伸配置並傳輸上述第3寫入資料之第3寫入資料線；第2導電型之第14雜質區域，其與上述第13雜質區域鄰接而配置；第1導電型之第15雜質區域，其與上述第14雜質區域鄰接而配置；以及上述第1閘極電極層，其經由絕緣膜形成於上述第14雜質區域上，而上述第1閘極電極層構成上述第1以及第5閘極電極，上述第6SOI電晶體具有：第2導電型之第16雜質區域，其形成於與上述第1至第3電晶體形成區域隔開配置、且為行方向上較長之矩形形狀之第4電晶體形成區域上，且結合於上述第2讀出埠；第1導電型之第17雜質區域，其與上述第16雜質區域鄰接而配置，且構成上述第3主體區域；第2導電型之第18雜質區域，其與上述第17雜質區域鄰接而配置，且結合於上述第2讀出埠；上述第4閘極電極層，其經由絕緣膜配置於上述第17雜質區域上，而上述第4閘極電極層構成上述第4以及第6閘極電極。
  8. 如申請專利範圍第1項之半導體信號處理裝置，其中，進一步包含：數條第1寫入字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合於對應列之單位運算子單元之第1SOI電晶體之第1閘極電極；數條局部寫入字元線，其等於行方向上延伸且對應於上述單位運算子單元列而配置，各自結合於對應列之第1寫入字元線，而將列選擇信號傳送至對應列之第1寫入字元線；數條第2寫入字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合於對應列之單位運算子單元之第2SOI電晶體之第2閘極電極；數條第1讀出字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合於對應列之單位運算子單元之第3SOI電晶體之第3閘極電極；數條第2讀出字元線，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自結合於對應列之單位運算子單元之第4SOI電晶體之第4閘極電極；數條第1寫入資料線對，其等對應於上述單位運算子單元列而於列方向上延伸配置，且各自相對於對應列之單位運算子單元傳輸第1互補寫入資料；數條第2寫入資料線對，其等對應於上述單位運算子單元行而於行方向上延伸配置，且各自相對於對應行之單位運算子單元傳輸第2互補寫入資料，各上述單位運算子單元具備於列方向上對齊且交替配置之第1以及第2單位運算子單元，上述第1單位運算子單元經由上述第1寫入資料線對之一方之寫入資料線而接受第1寫入資料，且經由上述第2寫入資料線對之一方之寫入資料線而接受第2寫入資料，上述第2單位運算子單元經由上述第2寫入資料線對之另一方之寫入資料線而接受第1寫入資料，且經由上述第2寫入資料線對之另一方之寫入資料線而接受第2寫入資料。
  9. 如申請專利範圍第1項之半導體信號處理裝置，其中，於各上述單位運算子單元中，上述第1SOI電晶體具有：第1導電型之第1雜質區域，其形成於具有行方向上較長之矩形形狀之第1電晶體形成區域上，且傳送有經由在列方向上延伸之第1寫入資料線而傳輸之第1寫入資料；第2導電型之第2雜質區域，其與上述第1雜質區域鄰接而配置；第1導電型之第3雜質區域，其與上述第2雜質區域鄰接而配置；以及第1閘極電極層，其經由絕緣膜於列方向上延伸配置於上述第2雜質區域上，並且結合於行方向上延伸配置之局部寫入字元線，且構成上述第1閘極電極，上述第2SOI電晶體具有：第1導電型之第4雜質區域，其形成於具有行方向上較長之矩形形狀、與上述第1電晶體形成區域分離且與上述第1電晶體形成區域在行方向上對齊配置之第2電晶體形成區域上，且傳送有經由在行方向上延伸之第2寫入資料線而傳輸之第2寫入資料；第2導電型之第5雜質區域，其與上述第4雜質區域鄰接而配置；第1導電型之第6雜質區域，其與上述第5雜質區域鄰接而配置；以及第2閘極電極層，其經由絕緣膜於列方向上延伸配置於上述第5雜質區域上，且構成上述第2閘極電極，上述第3SOI電晶體具有：第2導電型之第8雜質區域，其形成於具有行方向上較長之矩形形狀且與上述第1以及第2電晶體形成區域鄰接配置之第3電晶體形成區域上，與上述第3雜質區域鄰接配置並結合於基準電壓源；第1導電型之第9雜質區域，其與上述第8雜質區域鄰接而配置，且以於列方向上延伸至上述第1電晶體形成區域而與上述第3雜質區域連結的方式進行配置，且構成上述第1主體區域；第2導電型之第10雜質區域，其與上述第9雜質區域鄰接配置並結合於對應之第1讀出埠；以及第3閘極電極層，其經由絕緣膜且於列方向上延伸配置於上述第9雜質區域上，且構成上述第3閘極電極，上述第4SOI電晶體具有：第1導電型之第11雜質區域，其形成於上述第3電晶體形成區域上，與上述第10雜質區域鄰接而配置，並且以與上述第6雜質區域鄰接之方式而於列方向上延伸至上述第2電晶體形成區域而配置，且與上述第10雜質區域一併構成上述第2主體區域；第2導電型之第12雜質區域，其與上述第11雜質區域鄰接而配置，並且結合於上述第2讀出埠；以及第4閘極電極層，其經由絕緣膜於列方向上延伸配置於上述第11雜質區域上，且構成上述第4閘極電極，相對於在列方向上對齊而配置之單位運算子單元中鄰接配置之單位運算子單元，傳輸有互補之第1寫入資料以及互補之第2寫入資料，並儲存於對應之第1以及第2主體區域中。
  10. 如申請專利範圍第1項之半導體信號處理裝置，其中，各上述單位運算處理電路包含寫入資料選擇電路，該寫入資料選擇電路係對應於各單位運算子單元行而設於對應之運算單位組中，於寫入資料時，各自選擇所供給之資料之反轉資料以及非反轉資料之任一者，並生成相對於對應行之單位運算子單元之第1以及第2寫入資料。
  11. 如申請專利範圍第1項之半導體信號處理裝置，其中，各上述單位運算處理電路包含：數個邏輯運算閘，其等彼此間之處理位元數不同，且各自對相對於對應之運算單位組而配置之放大電路的輸出信號進行組合邏輯運算處理；以及輸出選擇器，其根據選擇信號而選擇上述數個邏輯運算閘極之輸出信號。
  12. 如申請專利範圍第11項之半導體信號處理裝置，其中，分別進一步包含多位元加減運算器，該多位元加減運算器係對應於第2既定數之運算單位組而配置，對藉由對應之第2既定數之運算組之上述輸出選擇器所選擇的輸出信號執行加減運算處理。
  13. 如申請專利範圍第1項之半導體信號處理裝置，其中，進一步包含寫入/讀出控制電路，該寫入/讀出控制電路進行控制，以便與向上述數個單位運算子單元之選擇列之單位運算子單元的寫入平行地，對與上述選擇列不同之其他第2列讀出資料。
  14. 如申請專利範圍第1項之半導體信號處理裝置，其中，進一步包含：一致線，其相對於上述數個單位運算子單元行而共通地配置；以及電晶體元件，其對應於上述單位運算處理電路而配置，且根據對應之單位運算處理電路之輸出信號而使上述一致線選擇性地結合於基準電位源。
  15. 如申請專利範圍第1項之半導體信號處理裝置，其中，進一步包含資料輸入電路，該資料輸入電路於寫入資料時，以資料字元位元串列地傳輸之位元串列態樣、且數個資料字元平行地傳輸之字元平行態樣，將寫入資料供給至各上述單位運算處理電路。
  16. 如申請專利範圍第15項之半導體信號處理裝置，其中，上述數個單位運算子單元沿行方向分割成數個入口，且進一步包含寫入/讀出控制電路，該寫入/讀出控制電路於上述資料寫入時，依序選擇不同之入口而分別對不同之入口平行地分別執行資料之寫入以及讀出。
  17. 如申請專利範圍第1項之半導體信號處理裝置，其中，上述數個單位運算子單元被分割成各自分配有多位元資料之不同位元的數個子陣列區塊，上述半導體信號處理裝置進一步包含：第1寫入資料線，其共通地配置於上述數個子陣列區塊上，且於行方向上延伸並傳輸上述第1寫入資料；第2寫入資料線，其於列方向上延伸且對應於單位運算子單元列而配置並傳輸上述第2寫入資料；數條總體讀出資料線，其等共通地且對應於各上述單位運算子單元行而配置於上述數個子陣列區塊中，且讀出自對應行之放大電路輸出之信號；數個主放大器，其等對應於上述數條總體讀出資料線而配置，且將對應之總體讀出資料線之資料放大；匹配線，其共通地配置於上述數個單位運算處理電路中；寫入字元線選擇電路，其對應於各子陣列區塊而配置，選擇對應之單位運算子單元列而對選擇列之單位運算子單元寫入第1寫入資料；以及列選擇驅動電路，其自上述數個子陣列區塊之各自中平行地選擇單位運算子單元列，經由第2寫入資料線對該選擇列之單位運算子單元寫入第2寫入資料，並且將與所選擇之單位運算子單元所記憶之第1以及第2寫入資料對應的信號，經由上述放大電路而傳送至對應之總體讀出資料線，各上述單位運算處理電路包含：寫入驅動器，其經由上述第1寫入資料線而傳輸第1寫入資料；資料線驅動器，其經由上述第2寫入資料線而傳輸第2寫入資料；以及閘電路，其根據對應之主放大器之輸出信號而驅動上述匹配線。
  18. 如申請專利範圍第1項之半導體信號處理裝置，其中，上述埠選擇/切換電路包含：選擇電路，其使上述第1讀出埠連接於對應之感測讀出位元線；以及開關電路，其使上述第2讀出埠連接於供給與上述基準電源為同一位準之電壓之共通源極線。
  19. 如申請專利範圍第1項之半導體信號處理裝置，其中，上述單位運算處理電路包含：閘，將來自對應之放大電路之輸出信號傳輸至鄰接之單位運算處理電路；以及選擇/寫入電路，其選擇來自上述閘之傳輸資料並生成相對於對應之運算單位組之上述第1以及第2寫入資料。
  20. 一種半導體信號處理裝置，其包含：記憶體陣列，其具有數個單位單元與數條讀出線，該等單位單元係行列狀地排列且各自非揮發性地記憶資訊，該等讀出線係對應於上述單位單元行而配置且各自結合有對應行之單位單元，且於讀出資料時流過與對應行之單位單元之記憶資料對應的電流，上述記憶體陣列沿著列方向而分割成數個入口；以及讀出運算處理電路，其根據運算指示及指定陣列內入口之位址而讀出位址所指定之入口之單位單元之記憶資料，對該讀出之資料以單位單元行為單位進行上述運算指示所指定之運算，並作為與上述位址所指定之入口不同之入口的記憶資訊加以輸出；上述讀出運算處理電路包含數個感測讀出放大電路，該等數個感測讀出放大電路對應於上述單位單元行而配置，且於活性化時根據流經對應行之讀出線之電流而生成內部讀出資料。
  21. 如申請專利範圍第20項之半導體信號處理裝置，其中，上述半導體信號處理裝置進一步包含：數個虛擬單元，其等對應於上述單位單元行而設置，且各自於選擇時流過基準電流；以及數條虛擬讀出位元線，其等各自結合於對應行之虛擬單元，而各上述單位單元包含彼此串聯連接之第1以及第2SOI電晶體，上述第1以及第2SOI電晶體各自根據形成於絕緣層上之主體區域中所儲存之電荷量而非揮發性地記憶資訊，且於選擇時各自可流過與該記憶資訊對應之電流，上述第1SOI電晶體結合於供給預定位準之電壓的基準電源，各上述讀出線包含結合於對應行之第1SOI電晶體之第1讀出位元線，及結合於對應行之第2SOI電晶體之第2讀出位元線，上述讀出運算處理電路進一步包含：解碼器，其根據上述位址信號與運算指示而選擇所指定之列之單位單元之上述第1SOI電晶體以及上述第1以及第2SOI電晶體之串聯體的一方；以及埠連接電路，其根據上述運算指示使上述第1以及第2讀出位元線之一方結合於對應之感測讀出放大電路，上述數個感測讀出放大電路於活性化時，將流經對應行之虛擬讀出位元線之電流用作參考電流，對流經對應行之所選擇之讀出位元線之電流進行偵測放大而生成上述內部讀出資料。
  22. 如申請專利範圍第20項之半導體信號處理裝置，其中，上述半導體信號處理裝置進一步包含：第1開關，該第1開關根據運算指示而使供給有彼此不同之位準之電壓的數個基準節點中之任一者結合於各上述虛擬單元，各上述虛擬單元於選擇時，使與上述所選擇之基準節點之電壓位準對應的電流流經對應之虛擬讀出位元線。
  23. 如申請專利範圍第20項之半導體信號處理裝置，其中，各上述感測讀出放大電路包含將對應之內部讀出資料進行鎖存之數個感測放大器，上述讀出運算處理電路進一步包含：數個運算電路，該等數個運算電路對應於各上述感測讀出放大電路而設置，且各自對所對應之感測讀出放大電路中之感測放大器所分別鎖存的內部讀出資料，進行上述運算指示所指定的運算處理。
  24. 如申請專利範圍第20項之半導體信號處理裝置，其中，各上述單位單元列被分割成數個子單位單元列，上述讀出運算處理電路進一步包含數個閘電路，該等數個閘電路對應於各子單位單元列而配置，且根據上述位址將對應之子單位單元列驅動為選擇狀態。
  25. 如申請專利範圍第20項之半導體信號處理裝置，其中，上述記憶體陣列被分割成各自具有呈行列狀排列之單位單元之數個子記憶體區塊，各上述感測讀出放大電路包含感測放大電路，該感測放大電路對應於各子記憶體區塊之單位單元行而配置，且各自於選擇時生成電流資訊作為內部讀出資料，上述半導體信號處理裝置進一步包含：數條總體讀出位元線，其等共通地且對應於各單位單元行而配置於各上述子記憶體區塊中；以及數個第2開關，其等分別連接於各上述總體讀出位元線與對應之感測放大器之間，且根據區塊選擇信號而選擇性地導通，而上述讀出運算處理電路包含數個總體讀出電路，該等數個總體讀出電路對應於各上述總體讀出位元線而設置，對流經對應之總體讀出位元線之電流進行檢測，並輸出與該檢測出之電流對應之信號作為輸出資料。
  26. 如申請專利範圍第20項之半導體信號處理裝置，其中，各上述入口具有分別記憶控制旗標以及資料之控制欄位以及資料欄位，上述讀出運算處理電路進一步包含控制解碼器，該控制解碼器根據上述控制欄位之控制旗標，而決定向上述記憶體陣列之入口之存取態樣。
  27. 如申請專利範圍第20項之半導體信號處理裝置，其中，各上述單位單元包含：第1SOI電晶體，其具有形成於絕緣層上且結合於基準電壓源之第1導通區域、第2導通區域、形成於上述第1以及第2導通區域間之第1主體區域、及經由絕緣膜而形成於上述第1主體區域上之第1閘極電極，且根據上述第1主體區域中所儲存之電荷量而非揮發性地記憶資訊，並根據上述第1閘極電極之電位與上述第1主體區域之電荷量而選擇性地流過電流；以及第1導電型之第2SOI電晶體，其具有形成於上述絕緣層上且連結於上述第1SOI電晶體之第2導通區域之第3導通區域、第4導通區域、形成於上述第3以及第4導通區域間之第2主體區域、及經由絕緣膜而配置於上述第2主體區域上之第2閘極電極，根據上述第2主體區域中所儲存之電荷量而非揮發性地記憶資訊，且於選擇上述第2閘極電極時，根據上述第2主體區域之儲存電荷量而設定可流過之電流量，上述讀出線包含結合於對應行之單位單元之第1SOI電晶體的第2導通區域、及第2SOI電晶體之第3導通區域之第1讀出位元線，及結合有對應行之單位單元之第2SOI電晶體之第4導通區域的第2讀出位元線，上述讀出運算處理電路進一步包含：第1開關，對應於各單位單元行而設置，根據上述運算指示使對應行之第1以及第2讀出位元線之一方結合於對應行之感測讀出放大電路；以及第2開關，其對應於各上述單位單元行而設置，根據上述運算指示使對應行之第2讀出位元線選擇性地結合於供給與上述基準電壓源之電壓為相同位準之電壓的電壓線。
  28. 如申請專利範圍第20項之半導體信號處理裝置，其中，上述半導體信號處理裝置進一步包含：對應於各上述單位單元行而設置之數條第1寫入字元線；對應於各上述單位單元列而設置之數條第2寫入字元線；對應於各上述單位單元列而配置之數條第1寫入資料線；對應於各上述單位單元行而配置之數條第2寫入資料線，上述單位單元各自包含：第1SOI電晶體，其具有形成於絕緣層上且結合於基準電壓源之第1導通電極、第2導通電極、及形成於上述第1以及第2導通區域間之第1主體區域，根據上述第1主體區域中所儲存之電荷量而非揮發性地記憶資訊；第2SOI電晶體，其具有形成於上述絕緣層上且連結於上述第1SOI電晶體之第2導通電極的第3導通區域、第4導通區域、及形成於上述第3以及第4導通區域間之第2主體區域，根據上述第2主體區域中所儲存之電荷量而非揮發性地記憶資訊；第1寫入電晶體，其具有結合於對應行之第1寫入字元線之控制電極，連接於上述第1SOI電晶體之第1主體區域與對應列之第1寫入資料線之間，當將上述對應之第1寫入字元線驅動為選擇狀態時，結合上述第1SOI電晶體之主體區域與上述對應之第1寫入資料線；第2寫入電晶體，其具有結合於對應列之第2寫入字元線之控制電極，串聯連接於上述第2SOI電晶體之第2主體區域與對應行之第2寫入資料線之間，當將上述對應之第2寫入字元線驅動為選擇狀態時，結合上述第2SOI電晶體之第2主體區域與上述對應之第2寫入資料線。
  29. 一種半導體信號處理裝置，其包含：數個單位運算子單元，其等呈行列狀排列且各自非揮發性地記憶資料，各上述單位運算子單元根據該記憶資料而可流過之電流量係各不相同，上述數個單位運算子單元於列方向上被分割成運算單位區塊；寫入電路，其於上述運算單位區塊中將多位元數值資料之各位元擴展為與該數值資料內之位元位置對應的數量之位元並生成內部寫入資料後，於上述運算單位區塊內平行地選擇數個單位運算子單元，將與上述多位元數值資料對應之內部寫入資料之各位元平行地寫入至對應之單位運算子單元中；數條總體讀出資料線，其等對應於上述數個單位運算子單元行而配置；讀出電路，其於讀出資料時平行地選擇上述數個單位運算子單元中之數列之單位運算子單元，使與各所選擇之單位運算子單元之記憶資料對應的電流流至對應之總體讀出資料線；以及轉換電路，其以各運算單位區塊為單位對各上述運算單位區塊之總體讀出資料線之電流類比性地進行加算，並將該加算結果轉換為數位信號。
  30. 如申請專利範圍第29項之半導體信號處理裝置，其中，上述寫入電路包含：數條總體寫入資料線，其等於各上述運算單位區塊中對應於單位運算子單元行而於行方向上延伸配置，且傳輸上述內部寫入資料；以及數個總體寫入驅動器，其等對應於各上述總體寫入資料線而配置，各自將上述多位元數值資料之對應位元平行地傳輸至對應之總體寫入資料線而生成內部寫入資料，上述數個總體寫入驅動器配置為：針對上述多位元數值資料之各位元，將對應之位元傳輸至與位元位置之權重對應之數的總體寫入資料線上。
  31. 如申請專利範圍第29項之半導體信號處理裝置，其中，上述數個單位運算子單元各自包含兩個彼此串聯連接之第1以及第2SOI電晶體，該等電晶體各自根據形成於絕緣層上之主體區域之儲存電荷而記憶資訊，且根據該記憶資訊而設定可流過之電流量，上述寫入電路進一步將自第1多位元數值資料生成之第1內部寫入資料寫入至所選擇之單位運算子單元之第1SOI電晶體中，並且將自第2多位元數值資料生成之第2內部寫入資料寫入至上述所選擇之單位運算子單元之第2SOI電晶體中，且進一步將上述第1以及第2內部寫入資料之位數依序偏移後寫入至上述單位運算子單元之不同列中，上述讀出電路使與流經上述第1以及第2SOI電晶體之電流量對應之電流流至對應之總體讀出資料線。
  32. 如申請專利範圍第29項之半導體信號處理裝置，其中，上述讀出電路根據表示上述多位元數值資料之加算以及減算之運算指示，對所對應之總體讀出資料線供給電流或者引出電流。
  33. 如申請專利範圍第29項之半導體信號處理裝置，其中，上述數個單位運算子單元沿著上述總體讀出資料線之延伸方向而被分割成數個子陣列區塊，上述數列於不同之子陣列區塊中分別以一個之比例而被選擇。
  34. 如申請專利範圍第29項之半導體信號處理裝置，其中，上述數個單位運算子單元進一步於行方向上被分割成數個子陣列區塊，上述寫入電路包含：數條總體寫入資料線，其等共通地配置於各上述運算單位區塊中，對應於單位運算子單元列而於列方向上延伸配置，且傳輸上述內部寫入資料；數個總體寫入驅動器，其等對應於各上述總體寫入資料線而配置，各自將上述多位元數值資料之對應位元平行地傳輸至對應之總體寫入資料線而生成內部寫入資料，上述數個總體寫入驅動器配置為：針對上述多位元數值資料之各位元，而將對應之位元傳輸至與位元位置之權重對應之數的總體寫入資料線上；寫入單元選擇電路，其對應於各子陣列區塊之單位運算子單元行而配置，平行地選擇對應之單位運算子單元行之單位運算子單元，並將上述總體寫入資料線之資料寫入至對應之單位運算子單元中，上述總體讀出資料線共通地配置於上述數個子陣列區塊中，上述讀出電路於寫入有運算對象之資料之子陣列區塊中，以行為單位選擇單位運算子單元，且使與選擇行之單位運算子單元之記憶資料對應之電流流至對應行上所配置之總體讀出資料線上。
  35. 如申請專利範圍第34項之半導體信號處理裝置，其中，於上述運算單位區塊中，上述總體讀出資料線分別對應於單位運算子單元行而配置，上述讀出電路包含依序選擇不同單位運算子單元行之讀出閘電路，上述轉換電路包含：電流加算線，其對應於上述運算單位區塊且共通地配置於對應之運算單位區塊之總體讀出資料線上；以及類比/數位轉換器，其對應於各電流加算線而配置，將對應之電流加算線上之類比電壓值轉換為數位信號，上述類比/數位轉換器對上述不同單位運算子單元行分別生成轉換結果。
  36. 一種半導體信號處理裝置，其包含：數個單位運算子單元，其等呈行列狀排列且各自非揮發性地記憶資料，各上述單位運算子單元包含根據記憶資料而流過之電流量不同的儲存元件，上述數個單位運算子單元於列方向上被分割成運算單位區塊，並且於行方向上被分割成數個子陣列區塊，分別對上述數個子陣列區塊中預先分配有運算對象之多位元數值資料之位元位置；寫入電路，其於上述數個子陣列區塊中，根據多位元數值資料之位元位置之權重，而對預先指定的子陣列區塊平行地寫入上述多位元數值資料之各對應之位元，上述寫入電路對一個子陣列區塊中之在上述行方向對齊之數個單位運算子單元，寫入運算對象組中之數個資料之同一位元位置之資料；數條總體讀出資料線，其等對應於上述單位運算子單元之運算單位區塊且共通地配置於對應之運算單位區塊之子陣列區塊中；讀出電路，其於儲存有上述運算對象組中之資料之各子陣列區塊中，使與所選擇之單位運算子單元之記憶資料對應之電流流至對應之總體讀出線，上述讀出電路就子陣列區塊與對應之總體讀出資料線之連接時間，係根據分配給上述子陣列區塊之位元位置而設定；以及轉換電路，其於上述運算單位區塊中對所對應之總體讀出資料線之電流類比性地進行加算，並將該加算結果轉換為數位信號。
  37. 如申請專利範圍第36項之半導體信號處理裝置，其中，上述寫入電路包含：寫入字元線選擇電路，其於寫入對象之子陣列區塊中分別平行地選擇行方向上對齊之單位運算子單元；以及資料線驅動電路，其對應於各上述子陣列區塊而設置，且接受不同多位元數值資料之所分配之位元位置的資料，相對於藉由上述寫入字元線選擇電路而選擇之單位運算子單元，將上述多位元數值資料之對應位元分別平行地寫入至不同之單位運算子單元中。
  38. 如申請專利範圍第36項之半導體信號處理裝置，其中，各上述子陣列區塊包含對應於各單位運算子單元行而配置、且各自結合有對應行之單位運算子單元之數條位元線，各上述單位運算子單元包含：第1以及第2SOI電晶體，其等形成於絕緣層上，各自根據主體區域中所儲存之電荷而記憶資料，並且於基準電源與對應之位元線之間，彼此串聯連接；以及第3以及第4SOI電晶體，其等與上述位元線分離而配置，且於寫入資料時，將寫入資料傳輸至上述第1以及第2SOI電晶體之主體區域。
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