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KR102816563B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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KR102816563B1
KR102816563B1 KR1020200186196A KR20200186196A KR102816563B1 KR 102816563 B1 KR102816563 B1 KR 102816563B1 KR 1020200186196 A KR1020200186196 A KR 1020200186196A KR 20200186196 A KR20200186196 A KR 20200186196A KR 102816563 B1 KR102816563 B1 KR 102816563B1
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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 동작을 수행하기 위한 주변 회로들; 및 상기 프로그램 동작 중 프로그램 전압 인가 동작과 프로그램 검증 동작 사이에 상기 선택된 메모리 블록에 포함된 다수의 셀 스트링들의 채널을 부스팅시켜 리텐션 가속화 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 등과 같이 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 프로그램 동작 시 메모리 셀들의 문턱 전압 분포를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 동작을 수행하기 위한 주변 회로들; 및 상기 프로그램 동작 중 프로그램 전압 인가 동작과 프로그램 검증 동작 사이에 상기 선택된 메모리 블록에 포함된 다수의 셀 스트링들의 채널을 부스팅시켜 리텐션 가속화 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 프로그램 상태들로 프로그램되는 메모리 셀들을 포함하는 메모리 블록; 상기 메모리 블록에 대한 복수의 프로그램 루프들을 포함하는 프로그램 동작을 수행하기 위한 주변 회로들; 및 상기 복수의 프로그램 루프들을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 복수의 프로그램 루프들 중 이전 프로그램 루프의 프로그램 검증 동작 결과 프로그램 패스로 판단된 경우 현재의 프로그램 루프에서 리텐션 가속화 동작을 포함하여 수행하도록 상기 주변 회로들을 제어한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 프로그램 상태들로 프로그램되는 복수의 메모리 셀들을 포함하는 셀 스트링과 연결된 복수의 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작을 수행하는 단계; 상기 선택된 워드라인들에 연결된 메모리 셀들에 대한 프로그램 검증 동작을 수행하는 단계; 및 상기 프로그램 검증 동작 결과 프로그램 패스로 판단될 경우 상기 셀 스트링의 채널을 부스팅시켜 리텐션 가속화 동작을 수행하는 단계를 포함한다.
본 기술은 반도체 메모리 장치의 프로그램 동작 시 리텐션 열화 특성을 개선하고, 이로 인하여 메모리 셀들의 문턱 전압 분포가 변화되는 현상을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK1)을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK2)의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK3)의 다른 실시 예를 보여주는 회로도이다.
도 6은 트리플-레벨 셀의 프로그램 상태들을 나타내는 그래프이다.
도 7은 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 8 및 도 9는 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 10은 도 7의 복수의 프로그램 루프 중 하나의 프로그램 루프를 설명하기 위한 도면이다.
도 11은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 12는 도 11의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 데이터가 저장되는 메모리 셀 어레이(110)를 포함할 수 있다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(120)을 포함할 수 있다. 반도체 메모리 장치(100)는 주변 회로들(120)을 제어하는 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKz)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLm; m은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 선택 라인(first select line), 제2 선택 라인(second select line), 상기 제1 및 제2 선택 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 선택 라인과 워드 라인들 사이, 제2 선택 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인일 수 있고, 제2 선택 라인은 드레인 선택 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 선택 라인들 및 소스 라인들(SL; source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(BLK1~BLKz)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLm)은 메모리 블록들(BLK1~BLKz)에 공통으로 연결될 수 있다. 메모리 블록들(BLK1~BLKz)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(BLK1~BLKz)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(BLK1~BLKz)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(120)은 제어 로직(130)의 제어에 따라 선택된 메모리 블록의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다.
예를 들면, 주변 회로들(120)은 전압 생성 회로(voltage generating circuit; 121), 로우 디코더(row decoder; 122), 페이지 버퍼 그룹(page buffer group; 123), 컬럼 디코더(column decoder; 124), 입출력 회로(input/output circuit; 125), 패스/페일 판단부(pass/fail check circuit; 126) 및 소스라인 드라이버(source line driver; 127)를 포함할 수 있다.
전압 생성 회로(121)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(121)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(121)는 제어 로직(130)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압을 생성할 수 있다.
전압 생성 회로(121)는 프로그램 동작 중 리텐션 가속화 동작 시 비 선택된 워드라인들에 인가하기 위한 제1 설정 전압 및 선택된 워드라인에 인가하기 위한 제2 설정 전압을 생성할 수 있다. 제2 설정 전압은 제1 설정 전압보다 낮은 전위의 전압일 수 있다. 예를 들어, 제1 설정 전압은 고전위를 갖는 양의 전압이며, 제2 설정 전압은 0V의 전압일 수 있다.
로우 디코더(122)는 로우 디코더 제어 신호들(AD_signals)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 로컬 라인들(LL)에 전달할 수 있다. 예를 들어 로우 디코더(122)는 프로그램 동작 시 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(121)에서 생성된 프로그램 전압을 선택된 메모리 블록의 선택된 로컬 라인들(LL) 중 선택된 워드라인에 인가하고 전압 생성 회로(121)에서 생성된 패스 전압을 비 선택된 워드 라인들에 인가할 수 있다.
로우 디코더(122)는 프로그램 동작 중 리텐션 가속화 동작 시 선택된 메모리 블록의 비 선택된 워드라인들에 전압 생성 회로(121)에서 생성된 제1 설정 전압을 인가하고, 선택된 워드라인에 전압 생성 회로(121)에서 생성된 제2 설정 전압을 인가할 수 있다. 또한, 로우 디코더(122)는 프로그램 동작 중 리텐션 가속화 동작 시 선택된 메모리 블록의 드레인 선택 라인들 및 소스 선택 라인들에 턴오프 전압을 인가하여 선택된 메모리 블록의 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들을 턴오프시킬 수 있다.
페이지 버퍼 그룹(123)은 비트 라인들(BL1~BLm)에 연결된 다수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBm)은 프로그램 동작 시 프로그램할 데이터를 임시로 저장하고 임시 저장된 프로그램할 데이터에 기초하여 비트 라인들(BL1~BLm)의 전위 레벨을 조절한다. 또한 페이지 버퍼들(PB1~PBm)은 리드 또는 프로그램 검증 동작 시 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 외부로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
패스/페일 판단부(126)는 리드 동작(read operation) 또는 프로그램 검증 동작(program verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 센싱 전압(VPB)은 프로그램 검증 동작 시 패스로 판단된 메모리 셀들의 수에 기초하여 제어되는 전압일 수 있다.
소스라인 드라이버(127)는 메모리 셀 어레이(110)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고, 소스 라인(SL)에 인가되는 전압을 제어할 수 있다. 소스라인 드라이버(127)는 제어 로직(130)으로부터 소스 라인 제어 신호(CTRL_SL)를 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 라인(SL)에 인가되는 전압을 제어할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 디코더 제어 신호들(AD_signals), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(120)을 제어할 수 있다. 제어 로직(130)은 선택된 메모리 블록의 선택된 페이지에 대한 프로그램 동작 시 선택된 페이지에 포함된 복수의 메모리 셀들을 복수의 프로그램 상태들로 프로그램하기 위하여 복수의 프로그램 루프들을 순차적으로 수행하도록 주변 회로들(120)을 제어할 수 있다. 예를 들어 복수의 프로그램 루프들은 각각 순차적으로 수행되는 프로그램 전압 인가 동작 및 프로그램 검증 동작을 포함할 수 있다. 복수의 프로그램 루프들 중 일부 프로그램 루프들은 리텐션 가속화 동작을 포함할 수 있다. 예를 들어 프로그램 검증 동작 결과 프로그램 패스로 판단될 경우, 해당 프로그램 루프에서 리텐션 가속화 동작을 포함하거나, 다음 프로그램 루프에서 리텐션 가속화 동작을 포함할 수 있다. 예를 들어 해당 프로그램 루프에서 프로그램 검증 동작 결과 프로그램 패스로 판단될 경우 프로그램 검증 동작 결과 완료 직후 리텐션 가속화 동작을 수행하거나, 다음 프로그램 루프의 프로그램 전압 인가 동작 이전 또는 프로그램 검증 동작 이전에 리텐션 가속화 동작을 수행할 수 있다.
메모리 셀들의 프로그램 동작 시 메모리 셀들의 전하 저장층에는 전하들이 트랩되며, 트랩된 전하들 중 일부 전하들은 불안정한 상태로 트랩될 수 있다. 불안정한 상태로 트랩된 전하들은 프로그램 동작이 완료된 후 일정 시간 내에 전하 저장층에서 디트랩될 수 있으며, 이로 인하여 메모리 셀들의 문턱 전압이 하향될 수 있다. 본 발명에서는 프로그램 동작 중 복수의 프로그램 상태들에 대응하는 프로그램 검증 동작 결과 프로그램 패스로 판단될 경우 리텐션 가속화 동작을 수행한다. 리텐션 가속화 동작 시 제어 로직(130)은 선택된 메모리 블록에 포함된 복수의 스트링들의 채널들을 셀프 부스팅되도록 주변 회로들(120)을 제어한다. 예를 들어, 선택된 메모리 블록의 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들이 턴오프된 상태에서, 비 선택된 워드라인들에 고전위의 제1 설정 전압을 인가하여 선택된 메모리 블록에 포함된 복수의 스트링들의 채널들을 전위를 상승시킨다. 이때, 선택된 워드라인에 0V의 제2 설정 전압을 인가하여 선택된 워드라인에 연결된 메모리 셀들에 트랩된 전하들 중 불안정한 상태로 트랩된 전하들을 제거할 수 있다. 이로써 메모리 셀들의 리텐션 특성 및 문턱 전압 분포가 변화되는 현상을 개선할 수 있다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 내지 도 5를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK1)을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLK1)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLK1)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLK1)의 크기는 감소하는 반면 메모리 블록(BLK1)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLK1)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK2)의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLK2)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK2)은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLK2)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLK2)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLK2)의 크기는 감소하는 반면 메모리 블록(BLK2)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLK2)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK3)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 메모리 블록(BLK3)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm) 각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
전술한 바와 같이, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 물리 페이지를 구성할 수 있다. 도 5의 예시에서, 메모리 블록(BLK3)에 속하는 메모리 셀들 중, 복수의 워드 라인들(WL1~WLn) 중 어느 하나의 워드 라인에 연결된 m개의 메모리 셀들은 하나의 물리 페이지를 구성한다.
도 3 및 도 4에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조로 구성될 수도 있으나, 도 5에 도시된 바와 같이 2차원 구조로 구성될 수도 있다.
도 6은 트리플-레벨 셀의 프로그램 상태들을 나타내는 그래프이다.
도 6을 참조하면, 트리플-레벨 셀(TLC)은 하나의 소거 상태(E) 및 7개의 프로그램 상태들(P1 내지 P7) 각각에 대응하는 문턱 전압 상태들을 갖는다. 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7)는 대응하는 비트 코드를 갖는다. 필요에 따라 다양한 비트 코드가 소거 상태(E)와 제1 내지 제7 프로그램 상태(P1~P7)에 부여될 수 있다.
제1 내지 제7 리드 전압(R1~R7)에 기초하여 각 문턱 전압 상태들을 구분할 수 있다. 또한, 각각의 프로그램 상태에 대응하는 메모리 셀들이 프로그램 완료되었는지 여부를 판별하기 위해 제1 내지 제7 검증 전압들(VR1~VR7)이 사용될 수 있다.
예를 들어, 선택된 물리 페이지에 포함된 메모리 셀들 중 제2 프로그램 상태(P2)에 대응하는 메모리 셀들을 검증하기 위해 제2 검증 전압(VR2)이 워드 라인에 인가된다. 이 때, 도 1에 도시된 페이지 버퍼(PB1)는 비트 라인(BL1)의 전류를 센싱하여 비트 라인(BL1)에 연결된 타겟 메모리 셀이 프로그램 미완료 상태인지 프로그램 완료 상태인지를 구분할 수 있다.
도 6에는 트리플-레벨 셀의 타겟 프로그램 상태들이 도시되어 있으나, 이는 예시적인 것으로서, 본 발명의 실시 예에 따른 반도체 메모리 장치에 포함되는 복수의 메모리 셀들은 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 본 발명의 실시 예에 따른 반도체 메모리 장치에 포함되는 복수의 메모리 셀들은 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다.
도 7은 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
본 발명의 일 실시 예에서는 메모리 셀들을 트리플-레벨 셀(triple-level cell; TLC) 방식으로 프로그램하는 것을 일예로 설명하도록 한다.
도 6 및 도 7을 참조하여 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하면 다음과 같다.
도 6 및 도 7을 참조하면, 본 발명의 일실시 예에 따라 제1 내지 제7 프로그램 상태(P1 내지 P7)에 대한 프로그램 동작이 수행되는 실시 예가 도시되어 있다. 프로그램 동작은 제1 내지 제7 프로그램 상태(P1 내지 P7)에 대응하는 다수의 프로그램 루프(LOOP1 내지 LOOP9)가 순차적으로 수행된다. 예를 들어 프로그램 루프(LOOP1 및 LOOP2)는 제1 프로그램 상태(P1)에 대응하며, 프로그램 루프(LOOP3)는 제2 프로그램 상태(P2)에 대응한다. 또한 프로그램 루프(LOOP4)는 제3 프로그램 상태(P3)에 대응하며, 프로그램 루프(LOOP5)는 제4 프로그램 상태(P4)에 대응하고, 프로그램 루프(LOOP6)는 제5 프로그램 상태(P5)에 대응하고, 프로그램 루프(LOOP7)는 제6 프로그램 상태(P6)에 대응하고, 프로그램 루프(LOOP8 및 LOOP9)는 제7 프로그램 상태(P7)에 대응할 수 있다.
다수의 프로그램 루프(LOOP1 내지 LOOP9) 각각은 프로그램 전압 인가 동작, 및 적어도 하나의 프로그램 검증 동작을 포함할 수 있다. 또한 일부 프로그램 루프들은 프로그램 전압 인가 동작, 적어도 하나의 프로그램 검증 동작, 및 리텐션 가속화 동작을 포함할 수 있다. 예를 들어, 프로그램 검증 동작 결과 프로그램 패스로 판단된 경우, 해당 프로그램 루프에서 리텐션 가속화 동작을 수행하거나 다음 프로그램 루프에서 리텐션 가속화 동작을 수행할 수 있다.
각 프로그램 루프에 포함된 프로그램 검증 동작 결과, 프로그램 루프에 대응하는 프로그램 상태로 프로그램될 메모리 셀들이 설정 수 이상 프로그램 완료된 경우 이를 프로그램 패스로 판단한다. 예를 들어, 예를 들어 프로그램 루프(LOOP2)의 프로그램 검증 동작 결과 제1 프로그램 상태(P1)에 대한 프로그램 동작이 패스된 것으로 판단될 경우(P1-PASS), 해당 프로그램 루프(LOOP2)에서 프로그램 검증 동작이 완료된 후 리텐션 가속화 동작을 수행하거나 다음 프로그램 루프(LOOP3)의 프로그램 전압 인가 동작 이전 또는 프로그램 검증 동작 이전에 리텐션 가속화 동작을 수행할 수 있다.
도 8 및 도 9는 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 10은 도 7의 복수의 프로그램 루프 중 하나의 프로그램 루프를 설명하기 위한 도면이다.
도 1, 도 5, 도 8 내지 도 10을 참조하여 본 발명의 실시 예에 따른 프로그램 동작 방법을 설명하면 다음과 같다.
본 발명의 실시 예에서는 도 7에 도시된 복수의 프로그램 루프들(LOOP1 내지 LOOP9) 중 프로그램 루프(LOOP3)를 일예로 설명하도록 한다. 예를 들어, 이전 프로그램 루프(LOOP2)에서 제1 프로그램 상태(P1)에 대한 프로그램 검증 동작 결과 프로그램 패스(P1-PASS)로 판단된 후 프로그램 루프(LOOP3)를 수행 하는 경우를 일예로 설명하도록 한다.
페이지 버퍼들(PB1~PBm)은 프로그램 동작 시 프로그램할 데이터를 임시로 저장하고 임시 저장된 프로그램할 데이터에 기초하여 비트 라인들(BL1~BLm)의 전위 레벨을 조절한다. 예를 들어, 프로그램 동작을 수행할 비트 라인들은 프로그램 허용 전압 레벨로 제어하고, 프로그램 동작을 수행하지 않을 비트 라인들은 프로그램 금지 전압 레벨로 제어한다.
단계 S810에서, 제어 로직(130)은 선택된 메모리 블록의 선택된 페이지에 대한 프로그램 전압 인가 동작을 수행하도록 주변 회로들(120)을 제어한다. 예를 들어, 전압 생성 회로(121)는 동작 신호(OP_CMD)에 응답하여 프로그램 전압(VP3) 및 패스 전압(Vpass)을 생성하고, 로우 디코더(122)는 프로그램 전압(VP3)을 선택된 메모리 블록(예를 들어 BLK3)의 선택된 워드라인(예를 들어 WL1)에 인가하고, 나머지 비 선택된 워드라인들(예를 들어 WL2 내지 WLn)에는 패스 전압(Vpass)을 인가한다. 이로 인하여 선택된 페이지에 포함된 메모리 셀들(MC1) 중 대응하는 비트 라인이 프로그램 허용 전압 레벨로 제어된 메모리 셀들의 전하 저장층에 전하들이 트랩된다.
단계 S820에서, 제어 로직(130)은 채널 부스팅 동작을 이용하여 선택된 메모리 블록의 선택된 페이지에 대한 리텐션 가속화 동작을 수행하도록 주변 회로들(120)을 제어한다.
이를 좀 더 상세하게 설명하면 다음과 같다.
단계 S821에서, 로우 디코더(122)는 리텐션 가속화 동작 시 선택된 메모리 블록(BLK3)의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 턴오프 전압을 인가하여 선택된 메모리 블록(BLK3)의 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)을 턴오프시킨다. 이로 인하여 선택된 메모리 블록(BLK3)에 포함된 셀 스트링들(CS1 내지 CSm)의 채널은 플로팅 상태가 된다.
단계 S822에서, 전압 생성 회로(121)는 비 선택된 워드라인들(WL2 내지 WLn)에 인가하기 위한 제1 설정 전압(V1)과 선택된 워드라인(WL1)에 인가하기 위한 제2 설정 전압(V2)을 생성하여 출력하고, 로우 디코더(122)는 제1 설정 전압(V1)을 선택된 메모리 블록(BLK3)의 비 선택된 워드라인들(WL2 내지 WLn)에 인가한다. 이로 인하여 선택된 메모리 블록(BLK3)에 포함된 셀 스트링들(CS1 내지 CSm)의 채널은 비 선택된 워드라인들(WL2 내지 WLn)에 인가되는 고전위의 제1 설정 전압(V1)에 의한 커플링 현상에 의해 전위 레벨이 상승하는 채널 부스팅 현상이 발생한다.
소스 라인(SL)에 인가되는 양의 설정 전압(Vposi)에 의해 선택된 메모리 블록(BLK3)에 포함된 복수의 셀 스트링들(CS1~CSm)의 채널 전위가 상승하게 된다. 예를 들어, 선택된 메모리 블록(BLK3)의 소스 선택 트랜지스터들(SST)을 턴온시켜, 선택된 메모리 블록(BLK3)에 포함된 복수의 셀 스트링들(CS1~CSm)의 채널 전위가 상승하게 된다. 다른 실시 예로 선택된 메모리 블록(BLK3)의 소스 선택 트랜지스터들(SST)의 게이트에 0V의 전압을 인가하여 GIDL(Gate induced drain leakage) 방식으로 복수의 셀 스트링들(CS1~CSm)의 채널 전위를 상승시킬 수 있다.
단계 S823에서, 선택된 메모리 블록(BLK3)의 선택된 페이지에 대응되는 선택된 워드라인(WL1)에 제2 설정 전압(V2)이 인가된다. 이로 인하여 선택된 페이지에 포함된 메모리 셀들(MC1)에 불안정한 상태로 트랩된 전하들은 채널 부스팅된 채널 전위와 워드라인(WL1)에 인가되는 제2 설정 전압(V2)에 의해 디트랩될 수 있다.
단계 S830에서, 제어 로직(130)은 선택된 메모리 블록의 선택된 페이지에 대한 프로그램 검증 동작을 수행하도록 주변 회로들(120)을 제어한다. 예를 들어, 전압 생성 회로(121)는 동작 신호(OP_CMD)에 응답하여 검증 전압(VR2) 및 패스 전압(Vpass)을 생성하고, 로우 디코더(122)는 검증 전압(VR2)을 선택된 메모리 블록(예를 들어 BLK3)의 선택된 워드라인(예를 들어 WL1)에 인가하고, 나머지 비 선택된 워드라인들(예를 들어 WL2 내지 WLn)에는 패스 전압(Vpass)을 인가한다. 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)하여 제2 프로그램 상태(P2)에 대응하는 검증 동작을 수행한다. 이 후, 전압 생성 회로(121)는 동작 신호(OP_CMD)에 응답하여 검증 전압(VR3) 및 패스 전압(Vpass)을 생성하고, 로우 디코더(122)는 검증 전압(VR3)을 선택된 메모리 블록(예를 들어 BLK3)의 선택된 워드라인(예를 들어 WL1)에 인가하고, 나머지 비 선택된 워드라인들(예를 들어 WL2 내지 WLn)에는 패스 전압(Vpass)을 인가한다. 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)하여 제3 프로그램 상태(P3)에 대응하는 검증 동작을 수행한다. 이 후, 전압 생성 회로(121)는 동작 신호(OP_CMD)에 응답하여 검증 전압(VR4) 및 패스 전압(Vpass)을 생성하고, 로우 디코더(122)는 검증 전압(VR4)을 선택된 메모리 블록(예를 들어 BLK3)의 선택된 워드라인(예를 들어 WL1)에 인가하고, 나머지 비 선택된 워드라인들(예를 들어 WL2 내지 WLn)에는 패스 전압(Vpass)을 인가한다. 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)하여 제4 프로그램 상태(P4)에 대응하는 검증 동작을 수행한다.
상술한 실시 예에서는 이전 프로그램 루프에서 프로그램 검증 동작 결과 패스로 판단된 경우 현재의 프로그램 루프에서 프로그램 전압 인가 동작을 수행한 후 리텐션 가속화 동작을 수행하는 것을 일예로 설명하였으나, 리텐션 가속화 동작을 이전 프로그램 루프에서 프로그램 검증 동작이 완료된 후 수행하거나 현재의 프로그램 루프에서 프로그램 전압 인가 동작을 수행하기 이전 또는 현재의 프로그램 루프에서 프로그램 검증 동작을 수행한 후 수행할 수 있다. 즉, 현재의 프로그램 루프의 프로그램 검증 동작 결과 프로그램 패스로 판단된 후 현재의 프로그램 루프의 프로그램 검증 동작 직 후 또는 다음 프로그램 루프에서 리텐션 가속화 동작을 수행할 수 있다.
리텐션 가속화 동작을 수행한 후 수행되는 프로그램 검증 동작에서는 검증 전압의 하향시켜 인가할 수 있다. 리텐션 가속화 동작에 의해 프로그램 패스된 메모리 셀들의 문턱 전압이 낮아질 수 있으므로, 다음 프로그램 검증 동작 시 낮아진 문턱 전압 만큼 검증 전압을 하향시킴으로써, 메모리 셀들의 문턱 전압 분포를 더욱 개선할 수 있다.
상술한 설명에서는 제1 프로그램 상태(P1)에 대한 프로그램 검증 동작 결과 패스로 판단된 경우 리텐션 가속화 동작을 수행하는 것을 일예로 설명하였으나, 제2 내지 제6 프로그램 상태(P2 내지 P6) 각각에 대한 프로그램 검증 동작 결과 패스로 판단된 경우 현 프로그램 루프 또는 다음 프로그램 루프에서 리텐션 가속화 동작을 수행할 수 있다.
도 11은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 11을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 프로그램 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 12는 도 11의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 12에서, 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 11를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 13에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 11을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 11 및 도 12를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100 : 반도체 메모리 장치
110 : 메모리 셀 어레이
120 : 주변 회로들
121 : 전압 생성 회로
122 : 로우 디코더
123 : 페이지 버퍼 그룹
124 : 컬럼 디코더
125 : 입출력 회로
126 : 패스/페일 판단부
127 : 소스라인 드라이버

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 복수의 프로그램 루프들을 포함하는 프로그램 동작을 수행하기 위한 주변 회로들; 및
    이전 프로그램 루프의 프로그램 검증 동작의 결과에 따라 현재 프로그램 루프에 대한 리텐션 가속화 동작을 수행할지 여부를 결정하고, 상기 현재 프로그램 루프에서의 프로그램 전압 인가 동작과 프로그램 검증 동작 사이에 상기 선택된 메모리 블록에 포함된 다수의 셀 스트링들의 채널을 부스팅시켜 상기 리텐션 가속화 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주변 회로들은 상기 리텐션 가속화 동작 시 상기 선택된 메모리 블록의 비 선택된 워드라인들에 인가하기 위한 제1 설정 전압 및 선택된 워드라인에 인가하기 위한 제2 설정 전압을 생성하기 위한 전압 생성 회로;
    상기 전압 생성 회로에서 생성된 상기 제1 설정 전압 및 상기 제2 설정 전압을 상기 선택된 메모리 블록의 상기 비 선택된 워드라인들 및 상기 선택된 워드라인에 인가하기 위한 로우 디코더; 및
    상기 선택된 메모리 블록의 비트 라인들의 전위를 제어하거나, 상기 비트 라인들의 전위 또는 전류량을 센싱하기 위한 페이지 버퍼 그룹을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 로우 디코더는 상기 리텐션 가속화 동작 시 상기 선택된 메모리 블록의 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들을 턴오프시키기 위해 상기 선택된 메모리 블록의 소스 선택 라인 및 드레인 선택 라인에 턴오프 전압을 인가하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 로우 디코더는 상기 리텐션 가속화 동작 시 상기 선택된 메모리 블록에 포함된 상기 다수의 셀 스트링들의 상기 채널을 플로팅 상태로 제어하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 다수의 셀 스트링들의 상기 채널은 상기 제1 설정 전압에 의해 전위 레벨이 부스팅되며,
    상기 제1 설정 전압은 고전위를 가지는 양의 전압이며, 상기 제2 설정 전압은 상기 제1 설정 전압보다 낮은 전압인 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제어 로직은 상기 리텐션 가속화 동작을 프로그램 전압 인가 동작을 수행한 직후 또는 상기 프로그램 전압 인가 동작을 수행하기 이전에 수행하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제어 로직은 상기 프로그램 동작 시 상기 선택된 메모리 블록에 대한 프로그램 전압 인가 동작 및 프로그램 검증 동작을 수행하도록 제어하고,
    상기 프로그램 검증 동작 결과 프로그램 패스로 판단될 경우 상기 리텐션 가속화 동작을 수행하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  8. 복수의 프로그램 상태들로 프로그램되는 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 블록에 대한 복수의 프로그램 루프들을 포함하는 프로그램 동작을 수행하기 위한 주변 회로들; 및
    상기 복수의 프로그램 루프들을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 상기 복수의 프로그램 루프들 중 이전 프로그램 루프의 프로그램 검증 동작 결과 프로그램 패스로 판단된 경우 현재의 프로그램 루프에서 리텐션 가속화 동작을 포함하여 수행하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수의 프로그램 루프들 각각은 프로그램 전압 인가 동작 및 상기 프로그램 검증 동작을 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 주변 회로들은 상기 리텐션 가속화 동작 시 상기 메모리 블록의 비 선택된 워드라인들에 인가하기 위한 제1 설정 전압 및 선택된 워드라인에 인가하기 위한 제2 설정 전압을 생성하기 위한 전압 생성 회로;
    상기 전압 생성 회로에서 생성된 상기 제1 설정 전압 및 상기 제2 설정 전압을 상기 메모리 블록의 상기 비 선택된 워드라인들 및 상기 선택된 워드라인에 인가하기 위한 로우 디코더; 및
    상기 메모리 블록의 비트 라인들의 전위를 제어하거나, 상기 비트 라인들의 전위 또는 전류량을 센싱하기 위한 페이지 버퍼 그룹를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 로우 디코더는 상기 리텐션 가속화 동작 시 상기 메모리 블록의 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들을 턴오프시키기 위해 상기 메모리 블록의 소스 선택 라인 및 드레인 선택 라인에 턴오프 전압을 인가하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 로우 디코더는 상기 리텐션 가속화 동작 시 상기 메모리 블록에 포함된 다수의 셀 스트링들의 채널을 플로팅 상태로 제어하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 다수의 셀 스트링들의 상기 채널은 상기 제1 설정 전압에 의해 전위 레벨이 부스팅되며,
    상기 제1 설정 전압은 고전위를 가지는 양의 전압이며, 상기 제2 설정 전압은 상기 제1 설정 전압보다 낮은 전압인 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 제어 로직은 상기 리텐션 가속화 동작을 상기 현재의 프로그램 루프의 상기 프로그램 전압 인가 동작을 수행한 직후 또는 상기 프로그램 전압 인가 동작을 수행하기 이전에 수행하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 제어 로직은 상기 리텐션 가속화 동작 이후에 수행되는 상기 프로그램 검증 동작을 이전 프로그램 검증 동작 시 사용된 검증 전압보다 하향된 새로운 검증 전압을 이용하여 수행하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  16. 복수의 프로그램 상태들로 프로그램되는 복수의 메모리 셀들을 포함하는 셀 스트링과 연결된 복수의 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작을 수행하고, 상기 선택된 워드라인들에 연결된 메모리 셀들에 대한 프로그램 검증 동작을 수행하는 프로그램 단계; 및
    상기 프로그램 단계에 포함되는 복수의 프로그램 루프들 중 이전 프로그램 루프의 프로그램 검증 동작 결과 프로그램 패스로 판단될 경우 현재의 프로그램 루프에서 상기 셀 스트링의 채널을 부스팅시켜 리텐션 가속화 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 리텐션 가속화 동작을 수행하기 이전에 상기 선택된 워드라인에 새로운 프로그램 전압을 인가하는 다음 프로그램 전압 인가 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 리텐션 가속화 동작을 수행하는 단계는 상기 셀 스트링의 소스 선택 트랜지스터 및 드레인 선택 트랜지스터를 턴오프시키는 단계;
    상기 셀 스트링과 연결된 상기 복수의 워드라인들 중 비 선택된 워드라인들에 고전위의 제1 설정 전압을 인가하여 상기 셀 스트링의 채널을 부스팅시키는 단계; 및
    상기 선택된 워드라인에 상기 제1 설정 전압보다 낮은 제2 설정 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 제2 설정 전압은 0V인 반도체 메모리 장치의 동작 방법.
  20. 제 16 항에 있어서,
    상기 프로그램 검증 동작 결과 프로그램 페일로 판단될 경우 상기 프로그램 전압을 상승시킨 새로운 프로그램 전압을 이용한 상기 프로그램 전압 인가 동작부터 재수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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