TWI467725B

TWI467725B - 三維多晶片堆疊模組及其製造方法

Info

Publication number: TWI467725B
Application number: TW101118651A
Authority: TW
Inventors: Shih Hung Chen
Original assignee: Macronix Int Co Ltd
Priority date: 2012-05-25
Filing date: 2012-05-25
Publication date: 2015-01-01
Also published as: TW201349431A

Description

三維多晶片堆疊模組及其製造方法

本發明係關於一種三維堆疊多晶片(圓)模組，特別是關於一種使用TSV技術製作之三維堆疊多晶片(圓)模組及其製造方法。

一種三維積體電路(three-dimensional integrated circuit,3D IC)之製造方法係將多個半導電體晶片垂直地堆疊並接合，以產生單一的3D IC。從外部連接墊至3D IC內之導電體的電性連接，以及3D IC內不同導電層之間的電性連接可以多種方法達成。例如，在一種打線接合的方法中，將相鄰晶片之邊緣可以階梯狀錯開。如此能夠以外部的銲線將晶片之銲墊和基板上之銲墊連接。

另一種在堆疊晶片間電性連接的方法稱為矽通孔(through-silicon via,TSV)，已經引起了重大的關注。藉由TSV內接之堆疊晶片較傳統的外部打線接合技術有幾個優點。TSV堆疊晶片比起藉外部打線接合技術連接的堆疊晶片，能夠表現出更寬的帶寬，進而具有更多的I/O。且TSV提供較短的連接路徑，進而提高處理速度和降低功耗。

可採用具有分離或切塊對位晶片之晶圓級堆疊(wafer scale stacking)完成TSV。晶圓級堆疊提供低成本與高生產量，但因為堆疊中單一晶片的故障會導致整個堆疊的故障，而有低產率問題。此外，晶圓磨薄之處理是製造過程中的一大挑戰，可能導致產品的損壞或毀壞。亦可採用晶片級堆疊(die scale stacking)完成TSV。採用晶片級堆疊的優點是比較容易處理，但成本也相對較高。傳統TSV技術的另一個缺點是，一般的TSV製程需要對每個晶片或晶圓進行11個步驟：TSV光阻層沉積、TSV蝕刻、二氧化矽層沉積，阻障層/種晶層沉積、圖案化光阻、Cu/W層沉積、光阻層移除、Cu/W層之化學機械拋光，晶片黏著之支撐/操作(support/handling die bonding)，晶片磨薄，以及接合。除了進行此些步驟需要的時間及花費，個別晶片所需之處理與製程亦導致產量的降低。

一種三維堆疊多晶片模組之範例，包括具有W個積體電路晶片之一堆疊。此堆疊之每一晶片包括一圖案化導電層。圖案化導電層位於一基板上且包括一電接點區，電接點區包括複數個導電體。此些導電體中至少包括一連接墊。堆疊包括一第一晶片與一第二晶片，第一晶片位於堆疊之一端，第二晶片位於堆疊之另一端，第一晶片之基板面向第二晶片之圖案化導電層。每一晶片之連接墊，與堆疊中其他晶片之連接墊對齊。多個電連接器由堆疊之一表面向堆疊內延伸，並與連接墊電性連接，以製造一具有W晶片層之三維堆疊多晶片模組。其他範例可包括下列提及之一個或多個特徵。電連接器直接接觸該些連接墊。至少一部分之晶片包括一元件電路，此元件電路與電接點區間隔設置。一材料層，位於第一晶片之圖案化導電層之上。電連接器通過電接點區中之一垂直通孔。每一個電連接器電性連接於一晶片層之一連接墊。與電連接器電性連接之連接墊以階梯方式排列。

一種三維堆疊多晶圓模組之範例包括多個積體電路晶圓之一堆疊，其中每一積體電路晶圓包括多格晶片區。每一積體電路晶圓中至少一些晶片區，與堆疊中其他晶圓之晶片區對齊。每一晶片區包括如上段所述之一種三維堆疊多晶片模組。

一種用以製造三維堆疊多晶片模組之第一方法的範例可如下列實施。提供具有W個積體電路晶片之一堆疊。此堆疊之每一晶片包括一圖案化導電層。圖案化導電層位於一基板上且包括一電接點區，電接點區包括多個導電體，導電體中包括多個連接墊。安裝一操作晶片至晶片中一被選擇之晶片的圖案化導電層之上。移除被選擇晶片之一暴露層，以產生一增強操作晶片。使用增強操作晶片，重複上述安裝與移除步驟，並使每一晶片之連接墊與其他晶片之連接墊對齊，直至W個晶片皆安裝完成，以產生一個三維堆疊晶片。形成複數個電連接器於三維堆疊晶片之一表面，此些電連接器與每一晶片中互相對齊之連接墊接觸，以產生一具有W晶片層之三維堆疊多晶片模組。

第一方法之範例更可包括下列一個或多個特徵。形成複數個電連接器之步驟中，至少一些晶片包括一元件電路，元件電路與電接點區間隔設置。安裝操作晶片之步驟更包括沉積一介電、黏性增強層在操作晶片與晶片之間。晶片選擇具有一基板之一晶片，基板具有一第一側與一第二側，第一側位於圖案化導電層區，第二側位於第一側之對向，暴露層自基板第二側之一部份被移除。三維堆疊多晶片模組中，至少一部分之操作晶片被移除，以產生一暴露表面。於該模組之表面製造複數個接觸開口，接觸開口位於每一晶片層導電體之連接墊之上；選擇N個蝕刻遮罩，其中N選自於使2^N-1 小於W且2^N 大於或等於W之數字；使用N個蝕刻遮罩蝕刻該些W晶片層之接觸開口，N個蝕刻遮罩以n編號，其中n=1,2...N，使用N個蝕刻遮罩蝕刻之步驟包括以編號為n之遮罩蝕刻2^n-1 之晶片層中有效的一半接觸開口；導電體可形成在接觸開口中，以與每一晶片層之連接墊電性連接。在移除操作晶片之後，以一介電材料覆蓋該模組之該表面，在製造該些接觸開口之步驟中更包括移除至少一部分之介電材料。使用該些N個蝕刻遮罩的步驟更包括交錯地覆蓋與暴露2^n-1 個連接墊，其中n=1,2...N。

一種製造複數個三維堆疊多晶片模組之第二方法如下所述。提供W個積體電路晶圓。每一晶圓包括多格晶片區。每一晶片區包括一積體電路晶片，晶片包括一圖案化導電層，圖案化導電層包括一電接點區。電接點區包括多個連接墊。安裝一操作晶圓至晶圓堆疊中一被選擇之晶圓的圖案化導電層之上。移除被選擇晶圓之一暴露層，以產生一增強操作晶圓。使用增強操作晶圓，重複上述安裝與移除步驟，並使每一晶圓之連接墊與其他晶圓之連接墊對齊，直至W個晶圓皆安裝完成，以產生多格三維堆疊晶片。形成多個電連接器於三維堆疊晶圓之一表面，電連接器與每一晶片中互相對齊之連接墊接觸，以產生多個具有W晶片層之三維堆疊多晶片模組。以物理方法分離多個三維堆疊多晶片模組為單獨之三維堆疊多晶片模組。

第二方法之範例也可以如下所述之形成電連接器之步驟實行。於該三維堆疊晶圓模組之表面製造複數個接觸開口，接觸開口位於三維堆疊多晶片模組之每一晶片層導電體之連接墊之上。選擇N個蝕刻遮罩，其中N選自於使2^N-1 小於W且2^N 次方大於或等於W之數字。使用N個蝕刻遮罩蝕刻W晶片層之接觸開口，N個蝕刻遮罩以n編號，其中n=1,2...N，使用N個蝕刻遮罩蝕刻之步驟包括以編號為n之遮罩蝕刻2的n-1次方之晶片層中有效的一半接觸開口。導電體可形成在接觸開口中，以與每一晶片層之連接墊電性連接。第二方法之範例亦可使用N個蝕刻遮罩交錯地先覆蓋2^n-1 個連接墊，再暴露2^n-1 個連接墊，其中n=1,2...N。

本發明可以晶圓級堆疊(wafer scale stacking)或晶片級堆疊(die scale stacking)完成。在第1-21圖中，將就晶片級堆疊詳述本案發明。採用晶圓級堆疊實施本發明獲得之優點，將以第22-25圖詳述。在晶圓或晶片中相同的元件將以類似的標號表示。

第1圖是一IC晶片12之剖面簡單放大圖，此晶片適合以下列描述之方式，建立一個三維堆疊多晶片模組。第1圖繪示之晶片12包括一電接點區18和一主動元件電路 20，兩者皆位於一圖案化導電層22之內。圖案化導電層22包括一介電層26，覆蓋在晶片12之基板28上，並受基板28支撐。基板28通常是矽。電接點區18包括多個導電體24，此些導電體通常由如銅或鎢等適合之金屬製成。介電層26通常為如二氧化矽之類的氧化物。在此範例中，導電體24和主動元件電路20形成在介電層26之中且藉介電層之材質間隔設置。包括晶片之任務函數電路的主動元件電路20，較佳的是與電接點區18間隔設置，如此將不會位於電接點區18之下方。主動元件電路20可包括快閃記憶體電路、其他類型的記憶體電路、應用型專用電路(application specific circuit)、通用處理器、可程式化邏輯元件(programmable logic device)、用於晶片裝置系統之電路的組合，以及此些與其他類型電路之組合。在第1圖中，主動元件電路20繪示為一個相對較小的元件係因繪圖的目的。主動元件電路與接點區18的相對大小取決於特定的應用。

第2圖繪示在第1圖晶片12之圖案化導電層22的上表面沉積一硬遮罩層30。硬遮罩層30是一種任意的介電層，用於絕緣和增強附著力。一操作晶片34(handling die)設置在晶片12之硬遮罩層30上。較佳的是選用厚度與強度足夠之操作晶片34，以防止在接續的製程步驟中，操作晶片34下方晶片12和後續加入之晶片12的損壞。操作晶片34通常是一矽裸晶。使用晶圓級堆疊時，設置一操作晶圓在晶圓上，此操作晶圓通常安裝在與覆蓋在晶圓上之硬遮罩層30相應的一硬遮罩層。較佳的選用厚度足夠與夠堅固之操作晶圓，以防止在接續的製程步驟中，操作晶圓下方晶圓和後續加入之晶圓的損壞。操作晶圓通常是裸矽晶圓。

第3圖繪示第2圖晶片12之基板28的底端36被移除後，製成在剩餘之基板41中具一下接合面40的增強操作晶片38。由於操作晶片34提供下方之晶片12足夠強度，故可進行此等晶片磨薄步驟。在晶圓級操作中，此些操作將產生一個與增強操作晶片38相對應的增強操作晶圓。

第4圖繪示第3圖之增強操作晶片38設置在另一晶片42之上方。另一晶片42相似於第1圖之晶片12，但較佳的是包括形成在圖案化導電層22之上表面32的硬遮罩層30。增強操作晶片29的下接合面40設置在另一晶片42之硬遮罩層30。相似地，在晶圓級操作中，增強操作晶圓的下表面設置在另一晶圓之硬遮罩層。

第5圖繪示第4圖中每一晶片12之基板底端都被移除後，所產生堆疊晶片46之結構。第6圖繪示使用額外的晶片42重複進行第4及5圖之製程步驟，所產生的一第一三維堆疊晶片48。減少堆疊晶片46厚度的優點之一是，降低第9-18圖中須蝕刻與填充之通孔深度。因為增加通孔深度通常需要增加通孔之直徑，減低通孔深度因而更簡化了製程。實際操作上，通孔可能是錐形，且填充通孔之技術也限制了大長寬比(通孔深度/寬度)之通孔。在晶圓級操作時，藉由相似之方法產生一第一三維堆積晶圓。

第7圖繪示第6圖之第一三維堆疊晶片48之，移除至少一部分的操作晶片34後，產生之具有一暴露表面52之一第二三維堆疊晶片50。第8圖繪示沉積一介電層54在第7圖之暴露表面52後，產生的一第三三維堆疊晶片56。在晶圓級操作中，以相似的方法產生第二三維堆疊晶圓和第25圖繪示之第三三維堆疊晶圓56.1。第9-18圖說明了建立如第18圖中堆疊晶片模組61之電連接器60的連續步驟，此些電連接器60與導電體24接觸。電連接器60連接位於不同層之導電體24的連接墊98至接觸墊62。如第18圖所示，各個不同的電連接器60以標號60.0-60.7註記，其中位於最左側的電連接器之標號為60.0。圖式中，電連接器60與對應的導電體24接觸的位置以0到7標示。標號為GC之位置為接地線64的位置，接地線通常與每一層的導電體24電性連接。雖然圖式中各層之導電體24只與一個電連接器60連接，實際操作上，可使用許多不同的電連接器60來連接同層之導電體24。在晶圓級操作上，將使用與第三三維堆疊晶圓56.1相同的基本製程步驟產生一堆疊多晶片模組61陣列。

第9圖繪示在第8圖之介電層54上產生一初始光阻遮罩57後，蝕刻介電層54直至硬遮罩層30產生之結構。製成之開口58對準接地線之位置GC以及導電體位置0-7。

第10圖繪示之一第一光阻遮罩66，形成在第9圖結構中除了導電體位置1、3、5、7之外的開口58。此些未被光阻遮罩66覆蓋的對齊導電體24之開口，接著蝕刻通過硬遮罩層30、位於最上層68之導電體24、介電層26以及矽基板41，蝕刻停止於第二層70之導電體24之上。雖圖式中之電連接器60排列成一橫排，其他佈局是可能的。舉例來說，電連接器60可排列成平行或橫向擴展之橫排。例如，第1圖繪示之電接點區18可包括兩排以上之電連接器60。

接著，如第11圖所示，移除第一光阻遮罩66，然後形成一第二光阻遮罩72於第10圖之結構，覆蓋接地線位置GC以及導電體位置0、1、4、5。並以下列方式蝕刻兩層。導電體位置2及6之下的部份蝕刻兩層，穿過第一層68及第二層70以及此些層之導電體64。導電體位置3及7之下的部分蝕刻兩層，穿過第二層70和第三層74以及此些層之導電體24。藉此產生如第11圖之結構。

接著，移除第二光阻遮罩72且形成一第三光阻遮罩覆蓋接地線位置GC與導電體位置0、1、2、3。暴露之導電體位置4、5、6、7接著蝕刻四層，也就是分別穿過導電體位置4、5、6、7的第五層80、第6層82、第7層84以及第8層86，以產生如第12圖之通孔77結構。

接著移除第三光阻遮罩78，再等向性蝕刻(isotropic etch)基板41上通孔77暴露的部份，以產生如第13圖之凹部88。等向性蝕刻使通孔77之導電體24形成導電體凹部90。修飾過之通孔92經由此些蝕刻步驟形成。

第14圖繪示以例如是氧化物材料等介電材料94修飾過的線型通孔92，其中凹部88及90以氧化物材料填補。介電材料94舉例來說可以是氮化矽SiN或是氧化矽SiO2。形成之通孔96延伸以開通底下作為連接墊98之導電體。

第15-17圖繪示電連接器60形成之步驟，而接地線64繪示於第18圖。在第15圖中，一第四光阻遮罩100覆蓋除了接地線位置GC之外的部份。第15圖另繪示蝕刻第一層到第七層(68、70、74、76、80、82、84)，蝕刻停止於第八層86之導電體24，產生之接地通孔102。第16圖繪示在接地通孔102之基板41上進行等向性蝕刻後，在接地通孔102中產生凹部104。此些步驟完成後，接著移除第四光阻遮罩100。

第17圖繪示在凹部104沉積絕緣材料106，例如是聚合物之類的有機材料的結果。此外，接地通孔108中暴露的介電層26被回蝕(etch back)，形成一擴大接地通孔108。如此將增加導電體24通過擴大接地通孔108的側壁暴露接觸面。

第18圖繪示以金屬或其他適合的導電材料填入第17圖之通孔96以及擴大接地通孔108，以形成接地線64與電連接器60.0-60.7。如此亦產生了三圍堆疊多晶片模組61。多晶片模組61以接觸墊62與結構110連接。由於此技術提供的靈活性，舉例來說，結構110可以是操作晶片或具主動元件之晶片，例如是記憶體元件或邏輯元件，或上述提及元件之組合。當結構110包括主動元件，結構110可通過與接觸墊62的電性連接，和堆疊多晶片模組61內連接，進而與電連接器60內連接。接地線64和電連接器60實質上為多段同種的導電材料。對比於傳統以TSV製程形成之電連接器，其每層個別通孔係分別形成，接著在晶片或晶圓互相堆疊接合時電性連接，因為多了接面電阻，使得接合介面有高的阻值及可靠度問題。此外，若此介面含有焊盤(Bonding PAD)協助接合(降低製程難度)，則會有焊盤設計準則不易微縮及因焊盤導致的更高阻值。

雖然用於形成第6圖所示之第一三維堆疊晶片48的晶片12，其導體24可在不同位置，以及具有獨立的圖案化結構，較佳的還是會選用導體之位置以及圖案化結構相同的晶片，以便簡化製程。尤其，每一層之連接墊98更是需要對齊。

上述之製造電連接器60的方法，可用二進制表示，以2⁰ ...2^N-1 中之n表示第n步蝕刻。也就是說，第10圖之第一光阻遮罩66，交錯地先覆蓋2⁰ 個連接墊98，再暴露2⁰ 個連接墊98；第11圖之第二光阻遮罩72，交錯地先覆蓋2¹ 個連接墊98，再暴露2¹ 個連接墊98；第12圖之第三光阻遮罩78，交錯地先覆蓋2² 個連接墊98，再暴露2² 個連接墊98，依此類推。利用此二進制表示之方法，可使用n個遮罩，於2ⁿ 層之結構中提供通道使2ⁿ 個連接墊98與2ⁿ 個導電體24連接。因此，使用3個遮罩可於8層結構中提供通道使8個連接墊98與8個導電體24連接。使用5個遮罩可提供通道使32個連接墊98與32個導電體24連接。蝕刻不一定要以n-1=0,1,2...的順序實施。例如第一步蝕刻之n-1可為2，第二步蝕刻之n-1可為0，第三步蝕刻之n-1可為1。如此可得到與第12圖相同之結構。典型的操作中每步蝕刻將蝕刻一半的接觸開口。當可被蝕刻之層數大於等於將被蝕刻的層數時，例如使用5個遮罩蝕刻29個接觸開口以連通29個連接墊，遮罩將不會用來蝕刻一半的接觸開口，而是用以蝕刻一半的「有效接觸開口」。

更多關於連接電連接器60至導電體24之連接墊98的方法，描述於美國專利申請號13/049,303及13/114,931中，此兩案為本申請之受讓人所共同擁有，且在此作為參照。

第19-21圖是三個晶片12範例之簡化平面圖。其中每個晶片具有一個以上的電接點區18，以及一個以上的主動元件電路20。此些晶片12可能是相同的，或者會有所不同。舉例來說，邏輯晶片如CPU或控制器，可與記憶體晶片一起使用。在第19圖的例子中，主動元件電路20組成晶片12的主要部份，而電接點區18沿著晶片12之一邊緣設置。在第20圖的例子中，電接點區域18沿著主動元件電路20之三個側邊設置。在第21圖的例子中，兩個主動元件電路20由單一的電接點區18分開。由於TSV製程的優點之一是較例如外部連接墊及連接線技術，縮短連線之距離，因此每一晶片將有更多電接點區18。估計一個或多個電接點區18以及主動元件電路20間之最小距離，例如是2微米。由於TSV製程中會產生應力，可能需要這樣的最小距離。其中一種應用是廣泛的IO記憶體。

本發明之一優點是，可以製造例如是三維堆疊記憶體元件的三維堆疊多晶片模組，同時大幅減少製造傳統TSV堆疊半導體元件的時間與費用。此外，相比於傳統TSV製程，本發明減少對每一晶片的處理程序，進而能夠提高產量。除了提供更薄的元件(這對如手機之類的裝置非常重要)，藉由移除晶片底端36，降低堆疊晶片12之厚度還有幾個優點。此些優點包括減少電連接器24間互相耦合，以及耦合至連接墊98的長度，進而減少電阻和相關的熱損失，提高傳輸速度。

本發明可以使用如上述討論般採用晶片級堆疊，也可以進行採用晶圓級堆疊，採用晶圓級堆疊可獲得如下所述之其他優點。第22圖繪示一個具有柵線122之積體電路晶圓120的上視圖。此些柵線122標示晶片區123，獨立晶片12將由晶圓120切割出。第23圖繪示位於晶圓120C-7位置，一典型晶片12之剖面圖，此晶片實質上相同於第1圖之晶片12。在此例子中，晶圓120總共可產生50個晶片12。假設在第22圖中，以較深之陰影繪示5個缺陷或故障之晶片124。在這種情況下，晶圓120上占90%的晶片126是良品，而占10%之晶片124為故障晶片。

在第24A-B圖之例子中，4個不同的IC晶圓120各具有50個晶片區123，其中10%的晶片區123是壞的。如果將IC晶圓120單獨切塊，接著可以選擇良品晶片使用晶片級堆疊技術，產生90%產量之堆疊多晶片模組。不過，由於需要對每一多晶片模組61使用晶片級堆疊技術單獨處理，使成本較以晶圓級規模一齊處理50個堆疊多晶片模組61更為昂貴。

第24A-B圖中之IC晶圓24堆疊製成第25圖中之第三三維堆疊晶圓56.1。堆疊晶圓56.1具有15個標記為2或3之晶片區123，表示此些堆疊的4個晶片其中2個或3個為良品。未做標記表示其每一層之晶片皆為良品。如果堆疊4個不同的IC晶圓120，互相黏合並切塊，並以如打線接合或TSV等傳統的方式處理，每一具有超過1個壞品晶片的堆疊多晶片模組會導致整個多晶片模組因缺陷退件，因為每個多晶片模組中之晶片必須是良品。此例中，將只有70%產量的良品堆疊多晶片模組，也就是50分之35。不過，此技術將去除如前述段落中，關於與晶片級規模堆疊有關之處理費用。

利用本發明，部份具缺陷之堆疊多晶片模組能夠分離當作非理想晶片使用。舉例來說，如果晶片12為CPU之一核心，非理想模組61如果具有2個良品晶片12，可以作為一雙核心模組，如非理想模組61具有3個良品晶片，可作為三核心模組。同樣地，如果每個晶片為一個1GB的記憶體晶片，非理想模組61視情況可以作為3GB或2GB的記憶體模組2GB。在此例中，將有良好的堆疊多晶片模組61，但也有5個具2個良品晶片12之非理想模塊61，以及10個具3個良品晶片12之非理想模組61。由於個別之連接器連結堆疊中各層之單一連接墊，此處描述之內連線技術能夠隔離堆疊中之缺陷晶片。在堆疊晶片以及形成連接器的製程中，缺陷晶片能與可操作晶片隔離，一種方法係依據堆疊中缺陷晶片之數量與位置，以遮罩形成連接器。非理想模塊61之再利用，有助於較傳統的晶圓級加工技術更降低成本。

以上的敘述中使用了例如是「上方」、「下方」、「頂部」、「底部」、「之上」或「之下」等用語，此些位置描述係用以幫助了解本發明之內容以及申請專利範圍，而不會造成限制。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

GC‧‧‧接地線位置

0-7‧‧‧導電體位置

12、42、124、126‧‧‧晶片

18‧‧‧電接點區

20‧‧‧主動元件電路

22‧‧‧圖案化導電層

24‧‧‧導電體

26‧‧‧介電層

28、41‧‧‧基板

30‧‧‧硬遮罩層

32‧‧‧上表面

36‧‧‧底端

38‧‧‧增強操作晶片

40‧‧‧下接合面

46‧‧‧堆疊晶片

48‧‧‧第一三維堆疊晶片

50‧‧‧第二三維堆疊晶片

52‧‧‧暴露表面

54‧‧‧介電層

62‧‧‧接觸墊

64‧‧‧接地線

66‧‧‧第一光阻遮罩

68‧‧‧最上層(第一層)

70‧‧‧第二層

72‧‧‧第二光阻遮罩

74‧‧‧第三層

76‧‧‧第四層

78‧‧‧第三光阻遮罩

80‧‧‧第五層

82‧‧‧第六層

84‧‧‧第七層

86‧‧‧第八層

88、90、104‧‧‧凹部

92、96‧‧‧通孔

94‧‧‧介電材料

98、98.0-98.7‧‧‧連接墊

100‧‧‧第四光阻遮罩

102、108‧‧‧接地通孔

56‧‧‧第三三維堆疊晶片

56.1‧‧‧第三三維堆疊晶圓

57‧‧‧初始光阻遮罩

58‧‧‧開口

60、60.0-60.7‧‧‧電連接器

61‧‧‧堆疊晶片模組

106‧‧‧絕緣材料

110‧‧‧結構

120‧‧‧晶圓

122‧‧‧柵線

123‧‧‧晶片區

第1圖是一IC晶片12之剖面簡單放大圖。

第2圖繪示於第1圖晶片12之圖案化導電層22的上表面沉積一硬遮罩層30後之結構。

第3圖繪示第2圖晶片12之基板28的底端36被移除後，製成一在剩餘之基板41中具一下接合面40的增強操作晶片38。

第4圖繪示第3圖之增強操作晶片38設置在另一晶片42之上方。

第5圖繪示第4圖中每一晶片12之基板底端都被移除後，產生之堆疊晶片46的結構。

第6圖繪示重複第4及第5圖之步驟後，產生之一第一三維堆疊晶片。

第7圖繪示第6圖之第一三維堆疊晶片48之，移除至少一部分的操作晶片34後，產生之具有一暴露表面52之一第二三維堆疊晶片50。

第8圖繪示沉積一介電層54在第7圖之暴露表面52後，產生的一第三三維堆疊晶片56。

第9-18圖繪示建立如第18圖中堆疊晶片模組61之電連接器60的連續步驟。

第9圖繪示在第8圖之介電層54上產生一初始光阻遮罩57後，蝕刻介電層54直至硬遮罩層30產生之結構。

第10圖繪示之一第一光阻遮罩66，形成在第9圖結構中除了導電體位置1、3、5、7之外的開口58。

第11圖繪示移除第10圖之第一光阻遮罩66後，形成一第二光阻遮罩72之結構。

第12圖繪示以一第三光阻遮罩蝕刻4層，產生一延伸至每一層之通孔。

第14圖繪示以例如是氧化物材料等介電材料94修飾過的線型通孔。

第15圖繪示一第四光阻遮罩覆蓋除了接地線位置之外的部份。

第16圖繪示在接地通孔之基板上進行等向性蝕刻之結果。

第17圖繪示在凹部沉積絕緣材料的結果。

第18圖繪示以金屬或其他適合的導電材料填入第17圖之通孔以及擴大接地通孔，以形成接地線64與電連接器60.0-60.7之結果。

第19-21圖繪示三種晶片之簡化平面圖。其中每個晶片具有一個以上的電接點區，以及一個以上的主動元件電路。

第22圖繪示一具有柵線劃分晶片區之IC晶圓的上視圖。

第23圖繪示第22圖之晶片的一側視剖面圖。

第24A-B圖繪示四種具有90%良品晶片與10%壞品晶片的不同晶圓。

第25圖繪示堆疊第24A-B圖中四種晶圓之結果。