TWI467685B - A stage for a plasma processing device - Google Patents

Description

用於等離子體處理裝置的載片台

本發明涉及半導體製造領域，尤其涉及一種用於等離子體處理裝置的載片台。

半導體工藝件的邊緣效應是困擾半導體產業的一個問題。所謂半導體工藝件的邊緣效應是指在等離子體處理過程中，由於等離子體受電場控制，而上下兩極邊緣處的場強會受邊緣條件的影響，總有一部分電場線彎曲，而導致電場邊緣部分場強不均，進而導致該部分的等離子體濃度不均勻。在該種情況下，生產出的半導體工藝件周圍也存在一圈處理不均勻的區域。這一不均勻現象在射頻電場頻率越高時越明顯，在射頻頻率大於60 MHz甚至大於100 MHz時這一等離子濃度的不均勻性程度已經很難再用其他裝置如位於靜電夾盤邊緣的聚集環來調控。

由於半導體工藝件是圓形的，因此愈外圈面積愈大，邊緣部分的各個工藝環節的均一性不佳將導致成品率顯著下降。在普遍採用300 mm製程的今天，半導體工藝件邊緣效應帶來的損失更為巨大。

因此，業內需要能夠簡單有效地改善邊緣效應，提高製程均一性。

針對先前技術中的上述問題，本發明提出了能夠改善均一性的用於等離子體處理裝置的載片台。

本發明第一方面提供一種應用於等離子體處理裝置的用於承載基片的載片台，其中，所述基片位於所述載片台上方，其中，所述載片台包括：第一電極，其與具有第一頻率的射頻電源連接，用於產生等離子體；靜電吸盤，其位於所述第一電極上方，其中，所述靜電吸盤包括：第一電介質層，其中設置有一個或多個真空空洞；第二電介質層，其位於所述第一電介質層上方，並埋設有用於產生靜電吸力的電極。

可選地，所述一個或多個真空空洞設置於對應於所述基片中央區域下方的所述第一電介質層中。

可選地，所述一個或多個真空空洞分別設置於對應於所述基片中央區域和邊緣區域，以及位於所述中央區域和所述邊緣區域之間的中間區域的所述第一電介質層中。

可選地，所述對應於所述基片中央區域的一個或多個真空空洞和所述對應於所述基片中間區域的一個或多個真空空洞的體積相同。

進一步地，所述對應於基片中央區域的一個或多個空洞與所述對應於基片中間區域的一個或多個空洞相連，成為一體。

可選地，所述對應於所述基片中央區域的一個或多個真空空洞的體積大於所述對應於所述基片中間區域的一個或多個真空空洞的體積。

進一步地，所述對應於基片中央區域的一個或多個 空洞與所述對應於基片中間區域的一個或多個空洞相連，成為一體。

其中，所述第一頻率為13M赫茲以上。

本發明第二方面還提供一種等離子體處理裝置，其中，包括本發明第一方面提供的載片台。

其中，所述第一頻率為13M赫茲以上。

本發明提供的載片台及包括該載片台的等離子體處理裝置能夠簡單有效地改善邊緣效應，提高製程均一性。

以下結合附圖，對本發明的具體實施方式進行說明。

本發明通過在真空處理裝置的位於下電極和基片之間的電介質中設置一個或多個空洞，來改變所述下電極和基片下表面之間等效電容的介電常數，從而進一步改變所述等效電容的大小，以實現對基片的製程均一性進行優化。

圖1是本發明一個具體實施例的真空處理裝置的載片台結構示意圖。在下文將描述的具體實施例中，所述真空處理裝置特別地為刻蝕機台。如圖1所示，本發明提供了一種應用於等離子體處理裝置1的用於承載基片W的載片台1，其中，所述基片W位於所述載片台1上方。其中，所述載片台1包括：第一電極13，所述第一電極13與具有第一頻率f的射頻電源15連接。需要說明的是，在刻蝕機台腔室上部分還包括一個與所述第一電極13平行的第二電極(未 示出)，兩者結合起來用於產生製程用的等離子體，以對所述基片W進行刻蝕處理。

其中，所述第一電極13是由電導體材料製成，特別地，可由金屬鋁製成。靜電吸盤，其位於所述第一電極13上方，其中，包括：第一電介質層14，其中設置有一個或多個真空空洞。本發明對上述一個或多個真空空洞根據不同的技術需要有不同的配置方式，在下文中將進行具體講述。第二電介質層11，其位於所述第一電介質層14上方，並埋設有電極12。所述電極12是一層電極膜，其連接於直流電源(未示出)，用於產生對基片W的靜電吸力。

為了更加簡明方便地說明本發明的發明機制，需要對基片進行區域劃分。需要說明的是，下文中對基片進行的區域劃分並不是實際存在的，而是為了方便說明本發明而對基片進行的虛擬劃分，並不能用以限定本發明。圖2是本發明對基片進行區域劃分的示意圖。如圖2所示，其示出了一個水平放置的基片的俯視圖，所述基片為圓盤形的，以圓盤形的基片的圓心為起點，將位於中央區域的圓形部分設定為基片的中央區域C’，位於所述中央區域C’外圍的圓環形區域設定為基片的中間區域M’，位於所述中間區域M’外圍的圓環區域設定為基片的邊緣區域E’。結合附圖1，在靜電吸盤中的第一電介質層14中，對應於所述基片W的中央區域C’的區域即為中央區域C，對應於所述基片W的中間區域M’的區域即為中間區域M，對應於基片W的邊緣區域E’的區域即為邊緣區域E。其中，所述中間 區域M位於所述中央區域C和邊緣區域E之間。由於上述區域的劃分不是實際存在的，所以，根據技術需要，可對上述區域的劃分進行任意調整，例如，可將刻蝕率降低到某一程度的基片區域所對應的區域劃分為邊緣區域，而並非一定要按照數字範圍進行劃分。

本發明的原始思路是通過改變腔體與上電極之間寄生電容來改變半導體工藝件邊緣電場密度，半導體工藝件邊緣效應得到改善。也就是說通過調節等離子體邊緣與腔體之間的寄生電容可以使半導體工藝件邊緣的電場重新分佈。一般來說，影響這個寄生電容值的因素有三個，即上電極邊緣與腔體的相對面積、上電極邊緣與腔體之間的距離，以及等離子體邊緣與腔體形成空間的等效介電常數。等離子處理腔室一旦製成，很明顯，其上電極邊緣與腔體的相對面積和它們之間的距離是固定的，而寄生電容與電場分佈的關係比較複雜，不同的射頻能量輸入也會影響這一關係，以及考慮到技術上的可行性，預先計算並製造出具有適當大小寄生電容的真空反應室是很困難的。

因此，唯一有可能改變的就是等離子體與腔體相對空間的等效介電常數，也就是上文所述的第一電介質層的等效介電常數。本發明基於這樣的考慮，對該空間的等效介電常數進行調節來取得一個合適的寄生電容，使得電場重新分佈，進而使半導體工藝件等離子體處理效果均一。

如圖1所示，在本發明一個優選實施例中，所述一個或多個真空空洞設置於對應於所述基片W中央區域 下方的所述第一電介質層14中，即，如圖示的第一空洞H11。將第一電極13和基片W按照中央區域C、中間區域M和邊緣區域E分別看做三個等效電容Cc、Cm、Ce，其中的第一電介質層14即充當了該等效電容其中的介質，因此，根據電容公式：C=ε S/4 π kd，其中，ε為介電常數，d為距離。

由此，由於在本實施例中，由於將空洞H11設置於容易產生刻蝕速率較高的中央區域下方的第一電介質層的中央區域C中，使得中央區域C中的電介質較其外圍的中間區域M和邊緣區域E的電介質少，即，中央區域C的等效電容Cc的介電常數降低，進而使得所述等效電容Cc降低，從而進一步地使得連接於第一電極13上的射頻電源15能夠到達基片中央區域C的減少，由此使得基片中央區域單位時間產生的等離子數量減少，從而使得產生的等離子和基片之間的相互作用活躍度降低，最終降低所述基片中央區域的刻蝕速率，以實現對基片的製程均一性進行優化。

其中，所述一個或多個真空空洞也可以分別設置於對應於所述基片中央區域和邊緣區域，以及位於所述中央區域和所述邊緣區域之間的中間區域的所述第一電介質層中。

可選地，所述設置於對應於所述基片中央區域的一個或多個真空空洞和所述設置於對應於所述基片中間區域的一個或多個真空空洞的體積相同。參照圖3，在本實施例中，空洞H21的體積等於空洞H22的體積，則由此可以降低基片W中央區域C’和中間區域M’ 的刻蝕速率，使得基片W邊緣區域E的刻蝕速率變相得到補償，改善了基片W的邊緣效應。

其中，所述對應於基片中央區域的一個或多個空洞H21與所述對應於基片中間區域的一個或多個空洞H22相連，成為一體。

可選地，所述設置於對應於所述基片中央區域的一個或多個真空空洞的體積大於所述設置於對應於所述基片中間區域的一個或多個真空空洞的體積。如圖4所示，在本實施例中，空洞H31的體積大於空洞H32的體積，則由此可以對基片W的刻蝕速率分別按照中央區域C’、中間M’和邊緣區域E’進行逐步調整。具體地，由於位於中央區域C中的真空空洞H31的體積最大，則對應於基片W的中央區域C’的刻蝕速率被降低得最多。其次，由於位於中間區域M的真空空洞H32的體積小於所述真空空洞H31，則對應於基片W的中間區域M’的刻蝕速率也得到了降低，但其必降低幅度低於對應於基片W的中央區域C’的刻蝕速率。再次，由於在本實施例中對應於基片W的邊緣區域E’的邊緣區域E並沒有設置任何真空空洞，其刻蝕速率沒有進行任何調整。因此，上述控制使得對應於基片W中央區域C’的刻蝕速率最低，對應於基片W的中間區域M’的刻蝕速率稍高於所述對應於基片W中央區域C’的刻蝕速率，而對應於基片W的邊緣區域E’的刻蝕速率最高。由此對邊緣效應進行了補償，進一步優化了製程均一性。

所述對應於基片中央區域的一個或多個空洞H31 與所述對應於基片中間區域的一個或多個空洞H32相連，成為一體。

需要說明的是，本領域技術人員可以理解，本發明對上述實施例還包括若干變化例，例如，可在基片中央區域、中間區域、邊緣區域相對應的區域都設置一個或多個空洞，只要實現中央區域的刻蝕速率最低，中間區域其次，邊緣區域最高就可以對刻蝕邊緣效應進行補償，從而實現發明目的。

進一步地，所述第一頻率f為13M赫茲以上，優選的為60MHz以上，甚至100MHz。

進一步地，所述第一電介質層為圓柱形的。

其中，本發明所應用的電介質材料可選自石英(Quarz)、陶瓷(Ceramic)、聚四氟乙烯(Tefflon)等。其中，所述石英的介電常數為3.58，聚四氟乙烯的介電常數為2.55，陶瓷的介電常數為3。

本發明還提供了一種等離子體處理裝置，其特徵在於，包括前述的載片台。

進一步地，所述第一頻率為13 M赫茲以上，優選的為60 MHz以上，甚至100 MHz。

進一步地，所述第一電介質層為圓柱形的。

參照圖5，其以基片的圓心為原點，以基片的直徑為橫軸，以刻蝕速率為Y軸確定了一個坐標軸。其中，S1是應用現有技術的載片台得到的基片的刻蝕速率曲線，可見，其在圓心周圍的中央區域刻蝕速率較高，而在其中間區域刻蝕速率有所降低，在其邊緣區域的刻蝕速率最低，其必然存在均一性的缺陷。S2和S3對應於 應用了本發明提供的載片台得到的基片的刻蝕速率曲線。其中，S2僅對應於基片中央區域實施本發明，可見其中央區域的刻蝕速率得到顯著降低。S3則是對基片中央區域和中間區域都實施本發明，其中央區域和中間區域的刻蝕速率都得到了降低。由此說明了本發明的優越性，本發明能夠快速有效低功耗地改善邊緣效應，實現製程均一化。

儘管本發明的內容已經通過上述優選實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的專利範圍來限定。

1‧‧‧載片台

11‧‧‧第二電介質層

12‧‧‧電極

13‧‧‧第一電極

14‧‧‧第一電介質層

15‧‧‧射頻電源

C‧‧‧中央區域

C’‧‧‧中央區域

E‧‧‧邊緣區域

E’‧‧‧邊緣區域

H11‧‧‧空洞

H21‧‧‧空洞

H22‧‧‧空洞

H31‧‧‧空洞

H32‧‧‧空洞

M‧‧‧中間區域

M’‧‧‧中間區域

S1‧‧‧刻蝕速率曲線

S2‧‧‧刻蝕速率曲線

S3‧‧‧刻蝕速率曲線

W‧‧‧基片

圖1是本發明的優選實施例的真空處理裝置的載片台結構示意圖；圖2是本發明對基片進行區域劃分的示意圖；圖3是本發明的第一具體實施例的真空處理裝置的載片台結構示意圖；圖4是本發明的第二具體實施例的真空處理裝置的載片台結構示意圖；圖5是本發明的發明效果示意圖。

1‧‧‧載片台

11‧‧‧第二電介質層

12‧‧‧電極

13‧‧‧第一電極

14‧‧‧第一電介質層

15‧‧‧射頻電源

C‧‧‧中央區域

E‧‧‧邊緣區域

H11‧‧‧空洞

M‧‧‧中間區域

W‧‧‧基片

Claims (10)

1. 一種應用於等離子體處理裝置的用於承載基片的載片台，其中，該基片位於該載片台上方，該載片台包括：第一電極，其與具有第一頻率的射頻電源連接，用於產生等離子體；靜電吸盤，其位於該第一電極上方，其中，該靜電吸盤包括：第一電介質層，其中設置有一個或多個真空空洞；第二電介質層，其位於該第一電介質層上方，並埋設有用於產生靜電吸力的電極。
2. 如申請專利範圍第1項所述之載片台，其中該一個或多個真空空洞設置於對應於該基片之中央區域下方的該第一電介質層中。
3. 如申請專利範圍第1項所述之載片台，其中該一個或多個真空空洞分別設置於對應於該基片之中央區域和邊緣區域，以及位於該中央區域和該邊緣區域之間的中間區域的該第一電介質層中。
4. 如申請專利範圍第3項所述之載片台，其中該對應於該基片之中央區域的一個或多個真空空洞和該對應於該基片之中間區域的一個或多個真空空洞的體積相同。
5. 如申請專利範圍第4項所述之載片台，其中該對應於該基片之中央區域的一個或多個空洞與該對應於該基片之中間區域的一個或多個空洞相連，成為一體。
6. 如申請專利範圍第3項所述之載片台，其中該對應於該基片之中央區域的一個或多個真空空洞的體積大於該對應於該基片之中間區域的一個或多個真空空洞的體 積。
7. 如申請專利範圍第6項所述之載片台，其中該對應於該基片之中央區域的一個或多個空洞與該對應於該基片之中間區域的一個或多個空洞相連，成為一體。
8. 如申請專利範圍第1至7項中任一項所述之載片台，其中該第一頻率為13M赫茲以上。
9. 一種等離子體處理裝置，包括如申請專利範圍第1至7項中任一項所述之載片台。
10. 如申請專利範圍第9項所述之等離子體處理裝置，其中該第一頻率為13M赫茲以上。