TWI464857B - 晶片封裝體、其形成方法、及封裝晶圓 - Google Patents

Description

晶片封裝體、其形成方法、及封裝晶圓

本發明係有關於晶片封裝體，且特別是有由晶圓級封裝製程所製得之晶片封裝體。

傳統的晶片封裝製程係對切割自晶圓的半導體晶粒逐一進行封裝，相當耗時費工。晶圓級封裝製程係於將晶粒逐一切割之前，於晶圓上完成封裝所需之各道製程。在後續切割製程之後，可同時獲得數個製程條件大抵相同之晶片封裝體。採用晶圓級封裝製程，可節省製程成本與時間。

然而，由於晶圓具有較大的表面積，因此封裝製程或晶圓製作製程有時需相應調整。例如，晶圓中心部分與晶圓外圍部分的製程條件可能需調整。

因此，業界亟需獲得單一特定晶片封裝體於切割前在晶圓中之相對位置資訊以據此調整製程條件。

本發明一實施例提供一種晶片封裝體，包括：一基底，其中該基底係切割自一晶圓；一元件區，形成於該基底之中；一導電層，設置於該基底之上，且電性連接該元件區；一絕緣層，設置於該基底與該導電層之間；以及一材料層，形成於該絕緣層之上，其中該材料層具有一識別圖案，該識別圖案顯示該基底在未切割自該晶圓之前，於該晶圓中之一位置資訊。

本發明一實施例提供一種晶片封裝體的形成方法，包括：提供一晶圓，其中該晶圓定義有複數個預定切割道，該些預定切割道將該晶圓劃分成複數個區域，該晶圓中形成有複數個元件區，該些元件區分別位於其中一該些區域之中；於該晶圓之上形成一絕緣層；於該絕緣層之上形成複數個圖案化導電層，其中每一該些圖案化導電層分別位於其中一該些區域之中，且分別電性連接對應的該些區域中之對應的該元件區；於該絕緣層上形成一材料層，該材料層具有複數個識別圖案，該些識別圖案分別位於其中一該些區域之中，且分別顯示對應的該些區域之位置資訊；以及沿著該些預定切割道進行一切割製程以形成彼此分離之複數個晶片封裝體。

本發明一實施例提供一種封裝晶圓，包括：一半導體晶圓，定義有複數條預定切割道，該些預定切割道將該半導體晶圓劃分成複數個區域；複數個半導體元件，分別位於該些區域之中；一絕緣層，位於該半導體晶圓之上；複數個導電層，位於該絕緣層之上，且每一該些導電層分別電性連接對應的其中一該些半導體元件；以及複數個識別圖案，位於該絕緣層之上，其中該些識別圖案顯示每一該些區域與其他該些區域之間的相對位置資訊。

以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為 製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間必然具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。

本發明一實施例之晶片封裝體可用以封裝各種晶片。例如，在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System；MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package；WSP)製程對影像感測元件、發光二極體(light-emitting diodes；LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)噴墨頭(ink printer heads)、或功率晶片模組(power IC modules)等半導體晶片進行封裝。

其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定 實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。

第1A-1B圖顯示本發明一實施例之晶片封裝體的製程剖面圖。在此實施例中，係以影像感測晶片之封裝為例說明本發明實施例。然應注意的是，本發明實施例亦可用以封裝其他的晶片。

如第1A圖所示，提供基底100。基底100可為半導體晶圓，例如是矽晶圓。基底100上可定義有複數個預定切割道SC，其將基底100劃分成複數個區域。在後續封裝與切割製程之後，每一區域將成為一晶片封裝體。每一區域中，形成有至少一元件區102。在一實施例中，元件區102可包括光電元件，例如是影像感測元件或發光元件。在基底100之表面100a上形成有複數個導電墊結構106，其位於表面100a上之絕緣層104(或稱介電層)之中。每一導電墊結構106可包括複數個堆疊的導電墊。這些堆疊的導電墊可彼此電性連接(例如，透過形成於堆疊導電墊之間的垂直導電結構)。或者，這些堆疊的導電墊可彼此不電性連接。在一實施例中，這些導電墊中之至少其中之一電性連接元件區102。

接著，於基底100上設置承載基底110。承載基底110與基底100之間可設置有數個間隔層108。間隔層108及承載基底110可於基底100上圍出複數個空腔，每一空腔 下可包括有至少一元件區102。間隔層108可覆蓋於導電墊結構106之上。在元件區102中包括光電元件(例如，影像感測元件或發光元件)的實施例中，可選用透明基板(例如，玻璃基板、石英基板、或透明高分子基板)作為承載基底110以利光線進入元件區102或自元件區102發出。

接著，可選擇性薄化基底100以利後續製程之進行。例如，可以承載基底110為支撐，自基底100之表面100b薄化基底100。適合的薄化製程例如是機械研磨或化學機械研磨。

接著，移除部分的基底100以形成自基底100之表面100b朝導電墊結構106延伸之孔洞112。例如，可採用微影及蝕刻製程形成孔洞112。

接著，可於基底100之表面100b上形成絕緣層114。絕緣層114之材質例如包括氧化物、氮化物、氮氧化物、高分子材料、或前述之組合。絕緣層114可以氣相沉積法、熱氧化法、或塗佈法形成。在一實施例中，絕緣層114大抵順應性位於基底100之表面100b及孔洞112a之側壁與底部上。

接著，移除孔洞112底部上之部分的絕緣層114，並接著例如以微影及蝕刻製程移除部分的絕緣層104而使導電墊結構106露出。

接著，於基底100表面100b上之絕緣層104上形成圖案化導電層116。導電層116之材質例如包括銅、鋁、鎳、金、鉑、或前述之組合。導電層116之形成方式例如包括物理氣相沉積、化學氣相沉積、塗佈法、電鍍、無電鍍、 或前述之組合。導電層116可自基底100之表面100b沿著孔洞112之側壁朝導電墊結構106延伸，並電性接觸導電墊結構106。

在一實施例中，可於切割道SC所劃分之每一區域中之絕緣層104上分別形成識別圖案。識別圖案包括相應於所在區域之位置資訊。在一實施例中，識別圖案可於形成圖案化導電層的過程中同時形成。例如，在一實施例中，可於絕緣層104上形成導電材料層，接著將導電材料層圖案化以形成電性接觸導電墊結構106之導電層116及識別圖案。在此情形下，識別圖案由形成導電層116之材料層構成。識別圖案不電性連接導電層116。在後續說明中將介紹識別圖案之用途。

接著，於基底100之表面100b上形成防銲層118。在一實施例中，防銲層118可具有露出導電層116之開口，並可於露出的導電層116上形成導電結構120，例如銲球。

接著，可沿著預定切割道SC切割第1A圖所示之結構而形成複數個彼此分離的晶片封裝體10，如第1B圖所示。

接著，將說明上述識別圖案之用途。請先參照第2圖，其顯示一封裝晶圓的上視圖，可對應至第1A圖。如第2圖所示，基底(晶圓)100在封裝之後，可由複數個預定切割道SC劃分成複數個區域R。每一區域在後續沿切割道SC進行切割製程之後，將成為單一的晶片封裝體，例如是第1B圖所示之晶片封裝體10。

所得之分離的複數個晶片封裝體在後續拾取及/或運送之後，往往已難以辨識某特定晶片封裝體原處於基底(晶 圓)100中之哪一個特定位置。如此，當後續需追蹤某特定晶片封裝體處於原晶圓中之特定位置時，將難以獲得所需資訊。例如，當發現一些品質較差之晶片封裝體時，由於無法得知其來自封裝晶圓的哪一區域，如此將難以找出製程問題，造成良率提升之困難。

有鑒於上述之問題，本發明實施例提出於絕緣層上形成具有識別圖案之材料層。識別圖案可顯示特定晶片封裝體中之基底在未切割自晶圓之前，於該晶圓中之位置資訊。在一實施例中，識別圖案可包括可編碼且可解碼資訊，例如包括數字、文字、符號、或前述之組合。在一實施例中，識別圖案所顯示之位置資訊可包括X軸資訊及Y軸資訊。

第3圖顯示本發明一實施例之封裝晶圓的上視圖。在此實施例中，係採用數字作為識別圖案M。例如，位置A處於第3行(column)第2列(row)，因此可選擇數字0302作為位置A處之晶片封裝體的識別圖案M，其中「03」代表X軸資訊或行資訊，「02」代表Y軸資訊或列資訊。例如，位置B處於第5行(column)第4列(row)，因此可選擇數字0504作為位置B處之晶片封裝體的識別圖案M，其中「05」代表X軸資訊或行資訊，「04」代表Y軸資訊或列資訊。在一實施例中，識別圖案M與導電層係圖案化自同一導電材料層。因此，在此實施例中，識別圖案M之形成大抵不需增加額外的製程。

在第3圖之實施例中，絕緣層上形成有複數個識別圖案M，其中識別圖案M顯示每一區域與其他區域之間的相 對位置資訊。

請參照第1A圖及第3圖，切割道SC所劃分之每一區域中的絕緣層114之上可形成有圖案化導電層116，其可電性連接該區域中之對應的元件區102。此外，切割道SC所劃分之每一區域中的絕緣層114之上還可形成有具有識別圖案M之材料層，其例如為與圖案化導電層116材質相同之導電層。在一實施例中，具有識別圖案M之材料層直接接觸防銲層118。

4A-4F圖顯示本發明數個實施例之晶片封裝體的上視圖，其中相同或相似之標號用以標示相同或相似之元件。在一實施例中，可透過光學顯微鏡直接觀察防銲層118下方之識別圖案M。在另一實施例中，可透過影像感測器觀察防銲層118下之識別圖案M，並可透過影像分析解讀出識別圖案M所代表的位置資訊。因此，特定晶片封裝體原切割自晶圓的哪一個特定位置的訊息可輕易地經由觀察識別圖案M而得知。

如第4A圖所示，在一實施例中，識別圖案M可包括複數個識別部分，這些識別部分可彼此相鄰設置。識別圖案M所包括之可編碼且可解碼資訊例如為阿拉伯數字。如第4A圖所示，在此實施例中，識別圖案M可包括第一識別部分「03」及第二識別部分「02」。第一識別部分與第二識別部分係相鄰設置。在另一實施例中，識別圖案M所包括之可編碼且可解碼資訊例如為羅馬數字。

如第4B圖所示，在一實施例中，識別圖案M可包括複數個識別部分，這些識別部分可彼此分離設置。識別圖 案M所包括之可編碼且可解碼資訊例如為數字。如第4B圖所示，在此實施例中，識別圖案M可包括第一識別部分「03」及第二識別部分「02」。第一識別部分與第二識別部分係分離設置。此外，第一識別部分「03」還可包括次部分「0」及次部分「3」。第二識別部分「02」亦可包括次部分「0」及次部分「2」。

如第4C圖所示，在一實施例中，識別圖案M所包括之可編碼且可解碼資訊例如為文字，例如可為中文、英文、日文、法文、德文、俄文、西班牙文等。相似地，識別圖案M可包括複數個識別部分，這些識別部分可彼此分離設置或相鄰設置。

如第4D圖所示，在一實施例中，識別圖案M所包括之可編碼且可解碼資訊例如為文字、數字、符號、或前述之組合。相似地，識別圖案M可包括複數個識別部分，這些識別部分可彼此分離設置或相鄰設置。

第4E-4F圖顯示其他可能實施例之上視圖。然應注意的是，本發明實施例不限於此。舉凡可提供該晶片封裝體於原晶圓之位置資訊的識別圖案皆在本發明實施例所揭露之範圍內。例如，在第4E圖實施例中，「丁」可代表「04」，而「戊」可代表「05」。在第4F圖實施例中，「C」可代表「03」，而「二」可代表「02」。

在一實施例中，識別圖案所包括之可編碼且可解碼資訊可為二進位、八進位、十進位、或十六進位等等。識別圖案可形成於絕緣層上之任何不與導電層電性接觸且不影響晶片封裝體運作的位置上。

本發明實施例透過識別圖案之設置可定位出每一特定晶片封裝體原處於未切割晶圓之位置，有助於找出製程問題，並提高晶片封裝體之良率。在一實施例中，識別圖案於導電層之圖案化製程中同時形成，大抵不增加製程成本，且有助於提高產品可靠度。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧晶片封裝體

100‧‧‧基底

100a、100b‧‧‧表面

102‧‧‧元件區

104‧‧‧絕緣層

106‧‧‧導電墊結構

108‧‧‧間隔層

110‧‧‧承載基底

112‧‧‧孔洞

114‧‧‧絕緣層

116‧‧‧導電層

118‧‧‧防銲層

120‧‧‧導電結構

A、B‧‧‧位置

M‧‧‧識別圖案

R‧‧‧區域

SC‧‧‧切割道

第1A-1B圖顯示本發明一實施例之晶片封裝體的製程剖面圖。

第2圖顯示一封裝晶圓的上視圖。

第3圖顯示本發明一實施例之封裝晶圓的上視圖。

第4A-4F圖顯示本發明實施例之晶片封裝體的上視圖。

10‧‧‧晶片封裝體

116‧‧‧導電層

118‧‧‧防銲層

M‧‧‧識別圖案

Claims (17)

1. 一種晶片封裝體，包括：一基底，其中該基底係切割自一晶圓；一元件區，形成於該基底之中；一絕緣層，設置於該基底之上；以及一導電材料層，設置於該絕緣層之上，該導電材料層具有分隔的一導電層與一識別圖案，其中該導電層電性連接該元件區，該識別圖案顯示該基底在未切割自該晶圓之前，於該晶圓中之一位置資訊。
2. 如申請專利範圍第1項所述之晶片封裝體，其中該識別圖案包括一可編碼且可解碼資訊。
3. 如申請專利範圍第2項所述之晶片封裝體，其中該可編碼且可解碼資訊包括一數字、一文字、一符號、或前述之組合。
4. 如申請專利範圍第1項所述之晶片封裝體，其中該識別圖案包括複數個識別部分。
5. 如申請專利範圍第4項所述之晶片封裝體，其中該些識別部分彼此相鄰設置。
6. 如申請專利範圍第4項所述之晶片封裝體，其中至少部分的該些識別部分係分離設置。
7. 如申請專利範圍第1項所述之晶片封裝體，其中該位置資訊包括一X軸位置資訊及一Y軸位置資訊。
8. 如申請專利範圍第1項所述之晶片封裝體，更包括：一防銲層，設置於該絕緣層及該導電層之上，其中該防銲層具有露出該導電層之一開口；以及 一導電結構，形成於該開口之中，且電性接觸該導電層。
9. 如申請專利範圍第8項所述之晶片封裝體，其中該防銲層直接接觸該材料層。
10. 一種晶片封裝體的形成方法，包括：提供一晶圓，其中該晶圓定義有複數個預定切割道，該些預定切割道將該晶圓劃分成複數個區域，該晶圓中形成有複數個元件區，該些元件區分別位於其中一該些區域之中；於該晶圓之上形成一絕緣層；於該絕緣層之上形成一導電材料層；圖案化該導電材料層，以形成複數個導電層與複數個識別圖案，其中每一該些導電層分別位於其中一該些區域之中，且分別電性連接對應的該些區域中之對應的該元件區，其中每一該些識別圖案分別位於其中一該些區域之中，且分別顯示對應的該些區域之位置資訊；以及沿著該些預定切割道進行一切割製程以形成彼此分離8之複數個晶片封裝體。
11. 如申請專利範圍第10項所述之晶片封裝體的形成方法，更包括：於該些導電層及該絕緣層之上形成一防銲層，其中該防銲層具有露出該些導電層之複數個開口；以及於露出的該些導電層之上分別形成一導電結構。
12. 如申請專利範圍第10項所述之晶片封裝體的形成方法，其中該些識別圖案包括包括一可編碼且可解碼資訊。
13. 如申請專利範圍第12項所述之晶片封裝體的形成方法，其中該可編碼且可解碼資訊包括一數字、一文字、一符號、或前述之組合。
14. 如申請專利範圍第10項所述之晶片封裝體的形成方法，其中該識別圖案包括複數個識別部分。
15. 如申請專利範圍第14項所述之晶片封裝體的形成方法，其中該些識別部分彼此相鄰設置。
16. 如申請專利範圍第14項所述之晶片封裝體的形成方法，其中該些識別部分彼此分離設置。
17. 一種封裝晶圓，包括：一半導體晶圓，定義有複數條預定切割道，該些預定切割道將該半導體晶圓劃分成複數個區域；複數個半導體元件，分別位於該些區域之中；一絕緣層，位於該半導體晶圓之上；以及一導電材料層，位於該絕緣層之上，該導電材料層具有分隔的複數個導電層與複數個識別圖案，其中每一該些導電層分別電性連接對應的其中一該些半導體元件，其中每一該些識別圖案顯示每一該些區域與其他該些區域之間的相對位置資訊。