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TWI463775B - Semiconductor device and power supply device - Google Patents

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TWI463775B
TWI463775B TW099135746A TW99135746A TWI463775B TW I463775 B TWI463775 B TW I463775B TW 099135746 A TW099135746 A TW 099135746A TW 99135746 A TW99135746 A TW 99135746A TW I463775 B TWI463775 B TW I463775B
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工藤良太郎
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瑞薩電子股份有限公司
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Description

半導體裝置及電源裝置
本發明關於半導體裝置及使用其之電源裝置，例如關於適用於將高電壓轉換為低電壓的開關電源裝置之有效技術。
例如專利文獻1揭示之半導體裝置，係將功率MOSFET、驅動其之驅動電路、以及對驅動電路傳送開關控制信號的控制電路搭載於1個封裝內(參照圖1、2)。該半導體裝置構成為可以多相位(multiphase)動作(參照圖15)。
另外，專利文獻2揭示之多相位型DC/DC轉換器裝置，係使用複數個轉換器控制IC，分別以不同相位對負載供給電源(參照圖1)。
[習知技術文獻]
[專利文獻]
專利文獻1：特開2008-17620號公報
專利文獻2：特開2006-50891號公報
例如以個人電腦(PC)等為代表之各種電子機器以及電氣機器，係具備AC/DC轉換器(例如ATX電源)，用於由商用電源之交流電壓(例如100V等)產生所要之直流電壓(例如12V、5V、3.3V等)。於筆記型PC等，係由電池供給特定值之直流電壓。PC等使用之各種半導體元件需要穩定之電源電壓，有時需要複數個電源電壓值。因此，該AC/DC轉換器或電池所產生之電壓，係經由降壓式之非絕緣型DC/DC轉換器(降壓式轉換器(back converter))轉換為特定電壓(例如1.0V等)及穩定電壓之後，供給至各種半導體元件。彼等通常被稱為POL(point of load)轉換器等，例如於PC時，係於母板或各種擴充板(繪圖顯示板)等PCB(印刷電路板)上被安裝於各種電路單元(CPU(中央處理單元)、GPU(繪圖處理單元)、記憶體等)之附近)。
近年來，此種降壓式轉換器，隨著各種半導體元件之低電壓化、高速化而被高度要求大電流化、高速響應以及穩定化。為滿足此一要求，而使用如專利文獻1、2等所示之多相位技術，亦即由複數個電感器分別以不同相位對共通之電容器供給電荷。當使用多相位技術時，原理上相位數越多時漣波(ripple)電壓越能減少，另外，只要由各電感器分散供給負載電流量即可，因此容易對應於大電流化。另外，可以減少電感值，因此亦能實現高速響應。
但是，使用多相位技術時，構成降壓式轉換器之元件數會增加，而伴隨著各元件間之配線數亦增大之問題。圖22表示做為本發明之前提被檢討之電源裝置，(a)表示構成例，(b)表示(a)之驅動單元DRIC’之內部構成例之概略圖。如圖22(a)所示電源裝置，係包含PWM(Pulse Width Modulation)控制單元PWMCTLU，複數個(於此為6個)驅動單元DRIC’[1]～DRIC’[6]，複數個電感器L[1]～L[6]，電阻R[1]～R[6]，及容量C[1]～C[6]。
PWM控制單元PWMCTLU，係對各驅動單元DRIC’[n](n=1～6)輸出PWM信號PWM[n]及致能信號EN[n]。其中，PWM[n]與PWM[n+1]之相位相差60度。如圖22(b)所示，DRIC’[n]係具備：控制邏輯電路LGCa及驅動電路DRVh、DRV1，及功率電晶體QH、QL。QH、QL係使用N型之功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor)。QH之汲極被連接於輸入電源電壓VIN(例如12V等)，閘極被連接於DRVh，源極被連接於外部端子(輸出端子)PN2(SW[n])，QL之汲極被電連接於PN2(SW[n])，閘極被電連接於DRV1，源極被電連接於接地電源電壓GND。控制邏輯電路LGCa係受取PWM[n]，介由DRVh而驅動QH，藉由該PWM[n]之互補信號，介由DRV1來驅動QL。
各電感器L[n]之一端被共通連接於輸出電源節點VO，另一端被連接於成為開關信號SW[n]之產生端子之外部端子(輸出端子)PN2。因此，各驅動單元DRIC’[n]，係對應於PWM[n]，分別以不同之相位對本身對應之電感器L[n]供給能量，藉由伴隨產生之6相位之PWM動作而對VO產生特定之電源(例如1V之電壓)。上述各種電路單元對應之負載LOD係藉由該VO之電源被驅動。另外，流入各電感器L[n]之電流，係經由串聯連接於其兩端間之電阻R[n]及容量C[n]被檢測出，作為一對之電流檢測信號CS[n](+/-)而被回授至PWM控制單元PWMCTLU。PWMCTLU，係授取該CS[n](+/-)及由VO被回授之輸出電壓檢測信號FB，對VO之電壓或各電感器L[n]之電流平衡等更進一步進行處理而控制各PWM信號PWM[n]之工作(duty)。
又，具備此種多相位機能之電源裝置，就電力轉換效率觀點而言，較好是對應於負載LOD之消費電力可以變更相位數。其中，PWM控制單元PWMCTLU，係對各驅動單元DRIC’[n]輸出致能信號EN[n]而可以設定相位數。例如欲設定EN[1]、EN[3]及EN[5]為活化狀態時，係藉由DRIC’[1]、DRIC’[3]、及DRIC’[5]，而進行3相(0度、120度、240度)之PWM動作。
其中，使用如圖22所示電源裝置時，由圖22(a)可知，1個相位單位需要4條(PWM[n]、EN[n]、CS[n](+/-))之配線，例如6相位(n=6)時需要24條配線，8相位(n=8)時需要32條配線。欲減低配線數時可使用例如如圖25所示電源裝置。圖25表示作為本發明前提被檢討之另一電源裝置，(a)表示其構成例之概略圖，(b)表示(a)之PWM搭載型驅動單元PSIP’之內部構成例之概略圖。
圖25(a)所示電源裝置，係包含：微控制器單元MCU，類比輔助單元ACU，複數個(於此為6個)PWM搭載型驅動單元PSIP’[1]～PSIP’[6]，複數個電感器L[1]～L[6]。MCU，係對PSIP’[n](n=1～6)輸出時脈信號CLK[n]及致能信號EN[n]。其中，CLK[n]與CLK[n+1]之相位相差60度。ACU係具備誤差放大器電路(error amplifier circuit)EA，介由誤差匯流排EB對各PSIP’[n]輸出共通之誤差放大信號EO。
各PWM搭載型驅動單元PSIP’[n]，係如圖25(b)所示，具備：PWM控制電路PWM_CTL，控制邏輯電路LGCb，驅動電路DRVh、DRV1，及功率電晶體QH、QL。PWM_CTL，係藉由使用時脈信號CLK[n]、誤差放大信號EO、本身內部檢測出之電流信號的峰值電流控制方式，而產生PWM信號PWM[n]。控制邏輯電路LGCb，係使用該PWM[n]，和圖22之控制邏輯電路LGCa同樣，介由DRVh、DRV1來控制QH、QL，驅動外部端子(輸出端子)PN2(SW[n])。如此則，和圖22之情況同樣，各PSIP’[n]，係對應於PWM[n]，分別以不同之相位對本身對應之電感器L[n]供給能量，藉由伴隨產生之6相位之PWM動作而對輸出電源節點VO產生特定之電源。另外，VO之電壓作為輸出電壓檢測信號FB被回授至類比輔助單元(analog companion unit)ACU，分別介由誤差放大器電路EA被反映至誤差放大信號EO。
使用如圖25所示電源裝置時，和圖22所示半導體裝置比較，各PWM搭載型驅動單元PSIP’[n]，係於本身內部檢測電流信號而產生PWM信號PWM[n]，因此無須圖22之電阻R[n]、容量C[n]以及CS[n](+/-)。但是，和圖22同樣需要各個相位之致能信號EN[n]。因此，於如圖25(a)所示構成，1個相位單位需要2條(CLK[n]、EN[n])配線，外加各相位共通之1條配線(誤差匯流排EB)，例如6相位(n=6)時需要13條，8相位(n=8)時需要17條配線。
如上述說明，藉由使用如圖25所示電源裝置，和圖22比較配線數可以削減至某一程度。但是，負載之電路單元之消費電力會伴隨高速化而有增加之傾向，另外，配線基板(PCB)等之安裝面積會伴隨電化製品(特別是筆記型電腦或各種行動機器等)之小型化而有減少之傾向。如此則，消費電力之增加雖可藉由增加相位數來對應，但是如此則PCB上之佈局變為困難，因此即使如圖25所示電源裝置亦無法充分滿足配線數之要求。
具體言之為，假設配線基板(PCB)上分配給電源裝置之安裝面積有限時會產生例如以下之問題。第1，伴隨配線數增加，該配線圖案之佈局本身變為困難。第2，伴隨配線數增加，PCB上之電力平面((Power Plain)例如接地電源電壓GND、輸出電源節點VO)之面積受到限制。如此則，電力平面(代表性為Cu配線)之電阻值增大，導致電力轉換效率降低，另外，散熱圖案變為小型化會導致熱量增大。第3，PCB上複數配線圖案變長而並列，因而產生配線互相間之串訊等。
因此，特別是在多相位方式之電源裝置，1個相位單位之配線數儘可能予以削減乃極為重要者。另外，除此種安裝問題之觀點以外，就裝置成本觀點而言，特別是將對應於相位數之數而成為必要之驅動單元DRIC’[n]或PWM搭載型驅動單元PSIP’[n]之封裝腳數予以削減乃被期待者。
本發明目的之一在於實現使用多相位方式之電源裝置之小型化。又，本發明上述以及其以外之目的及新穎特徵可由本說明書及添附圖面予以理解。
本發明之代表性實施形態之概要簡單說明如下。
本實施形態之電源裝置，係具有：以多相位方式對各電感器供給能量的複數個驅動單元；及共通控制單元者。共通控制單元，係對各驅動單元輸出分別以不同相位遷移之控制信號。驅動單元，係具備：對對應之電感器供給能量的功率電晶體；對該功率電晶體進行PWM控制的PWM控制電路；及檢測電路。該檢測電路，係接受來自上述共通控制單元之控制信號，判斷其電壓狀態而產生內部控制信號及致能信號。該電壓狀態較好是例如高阻抗狀態，某些情況下，亦可為高位準(high level)或低位準(low level)固定。該檢測電路，例如檢測出高阻抗狀態時係設定致能信號成為非活化狀態，將內部控制信號固定為高位準或低位準。PWM控制電路，在該致能信號被設為非活化狀態時係將功率電晶體固定為OFF(非導通)，在致能信號被設為活化狀態時係對應於內部控制信號進行功率電晶體之PWM控制。
藉由使用此種構成，可以藉由1個控制信號，除了傳送成為PWM控制之基礎的信號(例如時脈信號或某些情況下為PWM信號)，亦能傳送致能信號。亦即，該致能信號被設為非活化狀態之驅動單元，係停止PWM控制動作，因此可以任意變更多相位之相位數，共通控制單元與各驅動單元間進行之機能，可以較少配線數來實現。如此則，可實現電源裝置之小型化。
另外，本實施形態之電源裝置，係於上述共通控制單元具備誤差放大電路，來自該誤差放大電路之誤差放大信號係藉由被共通匯流排被供給至各驅動單元。各驅動單元，係依據該誤差放大信號來決定PWM控制之工作(duty)。另外，於各驅動單元搭載有電壓檢測電路，用於檢測供給功率電晶體之電源電壓是否到達特定電壓。其中，在電源裝置之動作開始時，假設共通控制單元之電源電壓較被供給至各驅動單元之電源電壓更早上升時，共通控制單元係介由誤差放大電路使各驅動單元進行所謂軟起動而予以控制。但是，於此階段，被供給至各驅動單元之電源電壓乃位上升時，不該軟起動動作。利用該共通匯流排來構築佈線邏輯電路(wired logic circuit)，而將來自各驅動單元內之電壓檢測電路之電壓檢測信號予以輸入。
各共通控制單元，可於各驅動單元全部之電源電壓上升之時點，開始進行軟起動動作。另外，不利用此種佈線邏輯電路時，例如需要藉由配線將上述各電壓檢測信號予以引出，導致配線數增加，藉由使用佈線邏輯電路可以防止此問題。如此則，可實現電源裝置之小型化。
(實施發明之形態)
以下實施形態中方便上或必要時分割為多數段落(section)或實施形態加以說明，但除特別明示以外，彼等並非無關係，而是一方具有另一方之一部分或全部之變形例、詳細、補充說明等之關係。另外，以下說明之實施形態中，言及要素之數等(包含個數、數值、量、範圍等)時，除特別明示以及原理上明確限定為特定數以外，並非限定於該特定數，而是可為特定數以上或以下。
又，以下說明之實施形態中，其構成要素(包含要素步驟等)時，除特別明示以及原理上明確為必須以外，並非一定必要。同樣，以下說明之實施形態中，言及構成要素等之形狀、位置關係等時，除特別明示以及原理上明確為非如此不可以外，實質上包含和其之形狀近似或類似者。此一情況，關於上述數值及範圍亦同樣。
又，以下構成實施形態之各機能方塊之電路元件，並無特別限制，可藉由CMOS(互補型MOS電晶體)等積體電路技術，形成於單晶矽等半導體基板上。又，實施形態中，記載為MOSFET(Metal Oxide Semiconductor Field Effect Transistor，或略稱為MOS電晶體)時，並非將作為閘極絕緣膜之非氧化膜予以除外。
又，以下依據圖面詳細說明本發明之實施形態。又，說明實施形態之全圖中，同一構件原則上附加同一符號，並省略重複說明。
(第1實施形態)
圖1表示本發明第1實施形態之電源裝置，(a)為構成例之概略圖，(b)為(a)中之PWM搭載型驅動單元PSIP[n]之內部構成例之概略圖。如圖1(a)所示電源裝置之構成係包含：微控制器單元MCU；類比輔助單元ACU；半導體裝置之複數個(於此為6個)PWM搭載型驅動單元PSIP[1]～PSIP[6]；及複數個電感器L[1]～L[6]。
PSIP[1]～PSIP[6]係例如分別藉由個別之半導體封裝來實現。MCU及ACU，可以分別藉由個別之半導體封裝來實現，或作為共通控制單元CCTLU而由1個半導體封裝來實現。由1個半導體封裝來實現時，MCU及ACU係分別藉由個別之半導體晶片形成後，藉由所謂SiP(System in Package)技術搭載於1個半導體封裝，或者藉由1個半導體晶片形成而予以封裝。彼等半導體封裝，係於母板或各種擴張板(圖形板等)配線基板(PCB)上，被安裝於負載LOD之各種電路單元(例如CPU、GPU、記憶體等)之附近。
微控制器單元MCU，係對各PWM搭載型驅動單元PSIP[n](n=1～6)，輸出時脈信號CLK[n]。其中，CLK[n]與CLK[n+1]之相位相差60度。類比輔助單元ACU係具備誤差放大器電路EA，介由誤差匯流排EB對各PSIP[n]輸出共通之誤差放大信號EO。各PSIP[n]，係如圖1(b)所示，具備：致能檢測電路ENDET；PWM控制電路PWM_CTL；控制邏輯電路LGC；驅動電路DRVh、DRV1；及電晶體(功率電晶體)QH、QL。
電晶體QH、QL係分別為DC/DC轉換器之高側電晶體(High side transistor)及低側電晶體(Low side transistor)，於此係使用N通道型MOSFET(功率MOSFET)。QH之汲極被連接於輸入電源電壓VIN(例如12V等)，閘極被連接於DRVh，源極被連接於成為開關信號SW[n]之產生端子的外部端子(輸出端子)PN2。QL之汲極被電連接於PN2(SW[n])，閘極被電連接於DRV1，源極被電連接於接地電源電壓GND。其中，將連接於高電壓電源側之電晶體定義為高側電晶體，將連接於低電壓電源側之電晶體定義為低側電晶體。詳如後述，致能檢測電路ENDET，係接受來自MCU之CLK[n]，對應於CLK[n]之狀態而產生致能信號EN[n]之同時，產生內部時脈信號CLK_S[n]。PWM控制電路PWM_CTL，係藉由使用CLK_S[n]、誤差放大信號EO、本身內部檢測出之電流信號的峰值電流控制方式，而產生PWM信號PWM[n]。控制邏輯電路LGC，係使用該PWM[n]，介由DRVh來驅動QH，使用該PWM[n]之互補信號介由DRV1來驅動QL。
其中，PWM控制電路PWM_CTL，在致能信號EN[n]設為活化狀態時係對控制邏輯電路LGC進行PWM信號PWM[n]之供給，在非活化狀態時係停止PWM[n]之供給。另外，控制邏輯電路LGC，在EN[n]設為活化狀態時係對QH及QL供給對應於PWM[n]之開關信號，在非活化狀態時係同時控制QH及QL成為OFF(非導通)。另外，PWM控制電路PWM_CTL及LGC，較好是具備在EN[n]設為非活化狀態時使本身遷移至省電模態之機能。具體言之為，例如藉由停止對本身內部電路供給之偏壓電流之一部分或全部，而僅使必要最小限之電路動作之機能。
各電感器L[n]之一端被共通連接於輸出電源節點VO，另一端被連接於外部端子(輸出端子)PN2(SW[n])。因此，各PWM搭載型驅動單元PSIP[n]，係對應於PWM[n]，分別以不同之相位對本身對應之電感器L[n]供給能量，藉由伴隨產生之最大6相位之PWM動作而對VO產生特定之電源(例如1V之電壓)。VO係被連接於成為各種電路單元(例如CPU、GPU、記憶體等)之負載LOD，LOD係藉由該VO之電源而動作。另外，VO之電壓，係作為輸出電壓檢測信號FB被回授至類比輔助單元ACU，其介由誤差放大器電路EA而反映至誤差放大信號EO。
圖2(a)、(b)表示圖1之致能檢測電路ENDET之個別不同構成例之概略圖。如圖2(a)所示致能檢測電路ENDET1，係具備中間位準(高阻抗)檢測電路MJGE；控制緩衝器電路CTBUF1。MJGE，在時脈信號CLK[n]之電壓位準處於L(低)位準判斷電壓VTH1與H(高)位準判斷電壓VTHh之間時，係將致能信號EN[n]設為L位準(非活化狀態)，其以外之情況下係將EN[n]設為H位準(活化狀態)。MJGE，例如使用2個轉換器電路等來實現。CTBUF1，在EN[n]設為H位準時係輸出CLK[n]作為內部時脈信號CLK_S[n]，在EN[n]設為L位準時係將CLK_S[n]固定於L位準(或H位準)。
另外，如圖2(b)所示致能檢測電路ENDET2，係具備計時器電路TMR1；及控制緩衝器電路CTBUF1。TMR1，例如在時脈信號CLK[n]於特定期間(>CLK[n]之週期)繼續處於H位準或L位準時，係將致能信號EN[n]設為L位準(非活化狀態)，其以外之情況下係將EN[n]設為H位準(活化狀態)。TMR1，例如可使用類比式積分電路及判斷其輸出電壓的轉換器電路或以數位方式計數H位準或L位準期間之計數器電路等來實現。CTBUF1，在EN[n]設為H位準時係輸出CLK[n]作為內部時脈信號CLK_S[n]，在EN[n]設為L位準時係將CLK_S[n]固定於L位準(或H位準)。又，和如圖2(b)所示構成例比較，圖2(a)所示構成例基於無須較長週期之積分電路或計數器電路用之振盪電路等，就此點而言較有利。
藉由設置此種致能檢測電路ENDET，於圖1，各相位之時脈信號之供給以及致能信號之供給可以兼用1個時脈信號CLK[n]。以使用如圖2(a)所示致能檢測電路ENDET1為例，圖1之微控制器單元MCU在某一期間於CLK[2]、CLK[4]、及CLK[6]輸出中間位準時，於該期間藉由ENDET1使EN[2]、EN[4]、及EN[6]成為非活化狀態。如此則，PSIP[2]、PSIP[4]、PSIP[6]將停止PWM開關動作，藉由PSIP[1]、PSIP[3]、PSIP[5]，而進行3相(0度、120度、240度)之PWM開關動作。因此，於該3相之動作期間，藉由設定PSIP[2]、PSIP[4]、PSIP[6]成為省電模態，可以減低電源裝置全體之消費電力。
如上述說明，藉由使用圖1之電源裝置，和上述圖25所示構成例比較，更能減少配線數。亦即，於圖1之電源裝置，1個相位單位除設置1條(CLK[n])配線以外，另加上各相位共通之1條配線(誤差匯流排EB)即可，例如6相位(n=6)時需要7條，8相位(n=8)時需要9條配線即可。因此，例如就以下觀點而言，配線基板(PCB)上之佈局變為容易。
第1，伴隨配線數之減少，其之配線圖案之佈局變為容易。第2，於PCB上之電源層(Power Plane)(例如接地電源電壓GND、輸出電源節點VO，代表性為Cu配線)之面積可以充分確保，因此可以減低其電阻值，可提升電力轉換效率。另外，散熱圖案之面積亦可以充分確保，可抑制熱量之增大。第3，可以減低PCB上之配線互相之串訊等之雜訊之產生。另外，基於此一效果，可以容易增大相位數，容易對應於負載LOD之大電流化或電化製品之小型化等。另外，除此種安裝問題之觀點以外，就裝置成本觀點而言，可以削減封裝之腳位(pin)數，可以實現低成本化。
圖3表示圖1之致能檢測電路ENDET之詳細構成例之概略圖。於圖3表示：包含於微控制器單元MCU之時脈緩衝器電路CKBUF1，及包含於各PWM搭載型驅動單元PSIP[n]的使圖2(a)所示致能檢測電路ENDET1更具體化之高阻抗檢測電路HZDET1之電路例。MCU中之CKBUF1，係包含PMOS電晶體MP1、MP2，NMOS電晶體MN1、MN2，及反相器電路IV1、IV2構成之所謂時脈反相器電路。MP1、MP2，係於電源電壓VCC(例如5V)與時脈信號CLK[n]之輸出節點之間，被串聯連接源極/汲極路徑，MN1、MN2，係於接地電源電壓GND與CLK[n]之輸出節點之間，被串聯連接源極/汲極路徑。
於時脈緩衝器電路CKBUF1，係被輸入有主時脈信號CLK_M[n]及主時脈控制信號OFF_M[n]。CLK_M[n]，係介由IV1被施加於MP2及MN2之閘極，OFF_M[n]係被施加於MP1之閘極之同時，介由IV2被施加於MN1之閘極。因此，由輸出節點獲得之時脈信號CLK[n]，在OFF_M[n]為L位準時係成為對應於CLK_M[n]之信號，在OFF_M[n]為H位準時係成為高阻抗位準。CLK[n]之頻率，例如約為100kHz～1MHz。
另外，PWM搭載型驅動單元PSIP[n]之高阻抗檢測電路HZDET1，係具備：電阻R1、R2，比較器電路CMPh、CMP1，AND電路("與"電路)AD1，計時器電路TMR2，設定/重置閂鎖器電路LTe1、LTc1。R1係設於MCU之時脈信號CLK[n]之輸入節點與電源電壓VDD(例如5V)之間，R2係設於該CLK[n]之輸入節點與接地電源電壓GND)之間。R1及R2係用於決定上述CLK[n]成為高阻抗時之電壓位準者，雖未特別限制，例如R1=R2=100kΩ等。R1、R2之電阻值，就減少消費電力而言較好是較高者，另外，就輸入餘裕度觀點而言，為將高阻抗位準設於接近1/2‧VDD之值，而較好是設定R1=R2。R1、R2雖未特別限定，可藉由例如形成於半導體晶片內之多晶矽來實現。
比較器電路CMPh係於(+)輸入節點被施加H位準判斷電壓VTHh(例如4V)，於(-)輸入節點被連接CLK[n]之輸入節點。比較器電路CMP1係於(-)輸入節點被施加L位準判斷電壓VTH1(例如1V)，於(+)輸入節點被連接CLK[n]之輸入節點。AND電路AD1，係接受CMPh之輸出及CMP1之輸出而進行AND("與")運算，計時器電路TMR2，在來自AD1之H位準輸出於期間Tw之間繼續時，係輸出H位準。Tw例如為50ns等，確實為判斷高阻抗位準(例如2.5v)之期間。亦即，將通常動作時之CLK[n]之開關期間(由H位準至L位準或由L位準至H位準之遷移時間)予以排除之期間。
設定/重置閂鎖器電路LTe1，係接受來自TMR2之H位準輸出而進行設定動作，接受來自CMPh之L位準輸出而進行重置動作。LTe1，在進行設定動作時，係將致能信號EN[n]設為L位準予以輸出，進行重置動作時係將EN[n]設為H位準予以輸出。另外，設定/重置閂鎖器電路LTc1，係接受來自CMPh之L位準輸出而進行設定動作，接受來自CMP1之L位準輸出而進行重置動作。LTc1，在進行設定動作時，係將內部時脈信號CLK＿S[n]設為H位準予以輸出，進行重置動作時係將CLK＿S[n]設為L位準予以輸出。
圖4表示圖3之高阻抗檢測電路HZDET1之動作例之波形圖。首先，於圖3、4，在LTc1之設定輸入(S)成為H位準(/S為L位準)期間，係CLK[n]之電壓位準高於VTHh之期間，在重置輸入(R)成為H位準(/R為L位準)期間，係CLK[n]之電壓位準低於VTH1之期間。另外，LTe1之設定輸入(S)之成為H位準，係指CLK[n]之電壓位準為中間位準、而且其繼續一定期間(Tw)之期間，重置輸入(R)成為H位準(/R為L位準)之期間，係CLK[n]之電壓位準高於VTHh之期間。
因此，如圖4之S401所示，在OFF＿M[n]為L位準期間，對應於CLK＿M[n]之CLK[n]被輸入時，伴隨CLK[n]之H位準遷移而使其電壓位準高於VTH1時，係由CMP1被輸出H位準，接受此而使LTc1之重置輸入回復至L位準。更進一步，在CLK[n]之電壓位準高於VTHh時，係由CMPh輸出L位準，接受此而使LTc1進行設定動作，LTe1係進行重置動作。之後，伴隨CLK[n]之L位準遷移而使其電壓位準低於VTHh時，係由CMPh輸出H位準，接受此而使LTc1之設定輸入回復至L位準。更進一步，在CLK[n]之電壓位準低於VTH1時，係由CMP1輸出L位準，接受此而使LTc1進行重置動作。如此則，時脈脈衝被輸出至CLK＿S[n]之同時，H位準被輸出至EN[n](H位準被維持)。
之後，如圖4之S402所示，在OFF_M[n]遷移至H位準，於CLK[n]被輸入高阻抗位準(中間位準Vm)時，伴隨CLK[n]之遷移至Vm而使其電壓位準高於VTH1時，係由CMP1輸出H位準，而使LTc1之重置輸入回復至L位準。另外，只要CLK[n]之電壓位準不高於VTHh，CMPh將輸出H位準，因此，介由AD1及TMR2自CMP1遷移至H位準經過期間Tw之時點，LTe1將進行設定動作。如此則，EN[n]會遷移至L位準。另外，LTc1，係伴隨CMPh之H位準輸出，而不進行時脈脈衝之輸出。
之後，如圖4之S403所示，在OFF_M[n]遷移至L位準時，伴隨CLK[n]之遷移至L位準而使其電壓位準低於VTH1時，係由CMP1輸出L位準。接受此而使LTc1進行重置動作(維持重置狀態)，介由AD1及TMR2而使LTe1之設定輸入回復L位準。
之後，如圖4之S404所示，在OFF_M[n]為L位準期間，對應於CLK_M[n]之CLK[n]被輸入時，伴隨CLK[n]之H位準遷移而使其電壓位準高於VTH1時，係由CMP1被輸出H位準，接受此而使LTc1之重置輸入回復至L位準。更進一步，在CLK[n]之電壓位準高於VTHh時，係由CMPh輸出L位準，接受此而使LTc1進行設定動作，LTe1係進行重置動作。之後，伴隨CLK[n]之L位準遷移而進行和上述S401同樣之動作。如此則，時脈脈衝被輸出至CLK_S[n]之同時，伴隨LTe1之重置動作而使EN[n]遷移至H位準。
如上述說明，藉由使用圖3之高阻抗檢測電路HZDET1，利用時脈信號CLK[n]之高阻抗狀態，可以產生致能信號EN[n]。另外，如圖4所示，EN[n]為L位準期間係將CLK_S[n]固定於L位準(或固定於H位準)，如此則，如圖1(b)所示PWM控制電路PWM_CTL，係於內部電路不產生信號之遷移，而成為省電力。另外，圖3之電路例並不限定於此，可做各種變更。例如轉換器電路CMPh、CMP1，可替換為適當調整臨限值電壓之反相器電路等。另外，設定/重置閂鎖器電路LTe1、LTc1，亦可包含其之輸出入極性或閂鎖器電路之種類而適當變更。
如上述說明，藉由使用第1實施形態之電源裝置，伴隨配線數之減少，而可實現使用多相位方式之電源裝置之小型化。
(第2實施形態)
第2實施形態係說明上述圖3之高阻抗檢測電路HZDET1之變形例。圖5表示本發明第2實施形態之電源裝置中，其包含之致能檢測電路(高阻抗檢測電路)之構成例之電路圖。圖5之高阻抗檢測電路HZDET2，係具備：電阻R1、R2，臨限值設定型反相器電路IV_vTh、IV_VTl，反相器電路IV11～IV13，AND電路("與"電路)AD11，OR電路("或"電路)OR11，NAND電路("與非"電路)ND11，計時器電路TMR3，設定/重置閂鎖器電路LTe2、LTc2，及NMOS電晶體MN12。
電阻R1係設於微控制器單元MCU之時脈信號CLK[n]之輸入節點與電源電壓VDD(例如5V)之間。電阻R2，一端係連接於該CLK[n]之輸入節點，另一端係連接於NMOS電晶體MN12之汲極。NMOS電晶體MN12，其源極連接於接地電源電壓GND，閘極藉由致能信號EN[n]被控制。臨限值設定型反相器電路IV_VTh，係具備上述圖3之H位準判斷電壓VTHh之臨限值，接受CLK[n]而進行反轉動作。臨限值設定型反相器電路IV_VT1，係具備上述圖3之L位準判斷電壓VTH1之臨限值，接受CLK[n]而進行反轉動作。
AND電路AD11及OR電路OR11，均為在2輸入之一方介由反相器電路IV11將IV_VTh之輸出予以輸入，在2輸入之另一方介由反相器電路IV12將IV_VT1之輸出予以輸入者。NAND電路ND11，為在2輸入之一方介由IV11及反相器電路IV13將IV_VTh之輸出予以輸入，在2輸入之另一方介由反相器電路IV12將IV_VT1之輸出予以輸入者。
計時器電路TMR3，係由PMOS電晶體MP11，NMOS電晶體MN11，電阻R3，反相器電路IV14、IV15，容量C1，1次脈衝電路(1PLS)構成。MP11之源極連接於VDD，閘極連接於ND11之輸出，汲極連接於R3之一端。MN11之源極連接於GND，閘極連接於ND11之輸出，汲極連接於R3之另一端。C1連接於該R3之另一端與GND之間。另外，由R3之另一端獲得之信號，係介由IV14及IV15被輸入1PLS。1PLS，係在IV15之輸出檢測出上升邊緣時將具備特定(例如20ns)之脈寬的H位準脈衝予以輸出1次。
於此雖未特別限定，例如電阻R3為75kΩ，容量C1為2pF。此情況下，ND11之輸出維持於L位準期間，IV14之輸入節點之電壓依據R3×C1(於此為150ns)之時間常數而朝VDD漸漸上升。在該電壓到達IV14之臨限值電壓時，於IV15之輸出節點產生上升邊緣。另外，ND11之輸出成為L位準，係指CLK[n]之電壓位準成為大於VTHl小於VTHh之中間位準之情況，因此，TMR3，係僅在該中間位準某一程度期間繼續時始輸出一次之H脈衝。
設定/重置閂鎖器電路LTc2，係接受AD11之H位準輸出進行設定動作，接受OR11之L位準輸出而進行重置動作。LTc2，在進行設定動作時係對內部時脈信號CLK_S[n]輸出H位準，進行重置動作時係對內部時脈信號CLK_S[n]輸出L位準。另外，設定/重置閂鎖器電路LTe2，係接受TMR3之H位準輸出而進行設定動作，接受OR11之L位準輸出而進行重置動作。LTe2，在進行設定動作時係對致能信號EN[n]輸出L位準，進行重置動作時係對EN[n]輸出H位準。
圖6表示圖5之高阻抗檢測電路HZDET2之動作例之波形圖。首先，於圖5，在LTc2之設定輸入(S)成為H位準期間，係CLK[n]之電壓位準高於VTHh之期間，在重置輸入(R)成為H位準(/R為L位準)期間，係CLK[n]之電壓位準低於VTHl之期間。另外，LTe2之設定輸入(S)成為H位準期間，係指CLK[n]之電壓位準為中間位準、而且其繼續一定期間後之1次脈衝期間，重置輸入(R)成為H位準(/R為L位準)之期間，係CLK[n]之電壓位準低於VTH1之期間。
因此，如圖6之S601所示，在主時脈控制信號OFF_M[n]為L位準期間，對應於主時脈信號CLK_M[n]之時脈信號CLK[n]被輸入時，伴隨CLK[n]之H位準遷移而使其電壓位準高於VTH1時，LTc2及LTe2之設定輸入會回復L位準。更進一步，在CLK[n]之電壓位準高於VTHh時，LTc2係進行設定動作。之後，伴隨CLK[n]之L位準遷移而使其電壓位準低於VTHh時，使LTc2之設定輸入回復至L位準。更進一步，在CLK[n]之電壓位準低於VTH1時，使LTc2及LTe2進行重置動作。如此則，時脈脈衝被輸出至CLK_S[n]之同時，H位準被輸出至EN[n](H位準被維持)。
之後，如圖6之S602所示，在OFF_M[n]遷移至H位準，於CLK[n]被輸入高阻抗位準(中間位準Vm)時，伴隨CLK[n]之遷移至Vm而使其電壓位準高於VTH1時，使LTc2及LTe2之重置輸入回復至L位準。另外，只要CLK[n]之電壓位準為不高於VTHh之中間位準，ND11將輸出L位準，因此，只要該中間位準在和上述C1×R3對應之特定期間(Tw)繼續時，將由TMR3輸出1次脈衝，接受此而使LTe2進行設定動作。該設定動作被進行時，EN[n]會遷移至L位準，接受此而使MN12驅動於OFF。如此則，經由R1及R2之貫穿電流將被切斷。
另外，MN12驅動於OFF時，CLK[n]之輸入節點上升至H位準。伴隨該上升而使CLK[n]之電壓大於VTHh時，LTc2將進行設定動作，CLK＿S[n]遷移至H位準。之後，只要CLK[n]不遷移至L位準，CLK＿S[n]將被固定於H位準。之後，如圖6之S603所示，CLK＿M[n]為L位準之狀態下，OFF＿M[n]遷移至L位準時，對應於此CLK[n]之電壓位準亦朝L位準降低。伴隨CLK[n]之L位準遷移而使其電壓位準低於VTHh時，使LTc2之設定輸入回復至L位準。更進一步，低於VTH1時，使LTc2及LTe2進行設定動作。如此則，CLK＿S[n]遷移至L位準，EN[n]遷移至H位準。在EN[n]遷移至H位準時，MN12再度成為ON。之後，於圖6之S604進行和S601同樣之動作。
如上述說明，和圖3之HZDET1比較，如圖5所示高阻抗檢測電路HZDET2主要之差異點如下。第1主要之差異點為，圖3之比較器電路CMPh、CMP1被變更為臨限值設定型反相器電路IV＿VTh、IV＿VT1。如此則，可以減少電路面積。第2主要之差異點為，追加定常電流切斷用之NMOS電晶體MN12。如此則，可以減少致能信號EN[n]為非活化狀態(L位準)時之消費電流。
如上述說明，藉由使用第2實施形態之電源裝置，和第1實施形態比較，代表性係伴隨配線數之減少，可實現使用多相位方式電源裝置之小型化。另外，和第1實施形態比較，可實現電源裝置之消費電力之更進一步減少。另外，圖5之構成例，並不限定於此，可適當變更。例如可以取代如圖5所示在GND側設置成為電流切斷開關之NMOS電晶體MN12，改為在VDD側設置成為電流切斷開關之PMOS電晶體。
(第3實施形態)
圖7表示本發明第3實施形態之電源裝置中，其構成之一例之概略圖。於圖7圖示上述圖1之誤差匯流排EB關連之構成例。如圖7所示電源裝置之構成，係包含類比輔助單元ACU，複數個(於此為2個)PWM搭載型驅動單元PSIP[1]、PSIP[2]，及電感器L[1]、L[2]。
類比輔助單元ACU，係具備誤差放大器電路EA；低通濾波器LPF；比較器電路CMP21；AND電路AD21；及輸入電壓檢測電路UVLOC_M。EA之等效電路，係具備：一端連接於電源電壓VCC之偏壓電流源IB1；源極連接於接地電源電壓GND之輸入電晶體Qe；及設於IB1之另一端與Qe之汲極之間的電壓調整用之電阻Ro1。EA，由IB1與Ro1之連接節點產生誤差放大信號EO，將其輸出至誤差匯流排EB。另外，於此雖圖示等效電路，但實際之電路為具備差動對電晶體之差動放大電路。
低通濾波器LPF，係使誤差匯流排EB上之電壓位準平滑化，比較器電路CMP21，係以該LPF之電壓位準為(+)輸入，以比較電壓VTH為(-)輸入，進行EB上之電壓位準之判斷。輸入電壓檢測電路UVLOC_M，係於電源電壓VCC(例如5V等)高於特定電壓(例如4V等)時，將H位準輸出至輸入電壓檢測信號UVLOm。AND電路AD21，係以來自CMP21之比較結果及UVLOm作為輸入進行AND運算，對應於該結果而控制ACU用致能信號EN_ACU以及MCU用致能信號EN_MCU之H位準(活化狀態)及L位準(非活化狀態)。類比輔助單元ACU中之其他內部電路(未圖示)，係接受該EN_ACU之H位準而設定動作成為有效。另外，EN_MCU係被輸出至微控制器單元MCU。
各PWM搭載型驅動單元PSIP[n](n=1、2)係具備：PWM控制電路PWM_CTL[n]；控制邏輯電路LGC[n]及驅動器電路DRV[n]；電晶體(功率電晶體)QH[n]、QL[n]；輸入電壓檢測電路UVLOC_S[n]；反相器電路IV20[n]；及電晶體Q1[n]。功率電晶體QH[n]、QL[n]，於此係使用N通道型MOSFET(功率MOSFET)。QH[n]之汲極被連接於輸入電源電壓VIN(例如12V等)，源極被連接於成為開關信號SW[n]之產生端子的外部端子(輸出端子)PN2[n]，QL[n]之汲極被電連接於PN2[n](SW[n])，源極被連接於接地電源電壓GND。QH[n]及QL[n]之閘極，係藉由驅動器電路DRV[n]予以控制。
PWM控制電路PWM_CTL[n]，係藉由使用由微控制器單元MCU輸入之時脈信號CLK[n]、由ACU輸入之誤差放大信號EO、及本身內部檢測出之電流信號的峰值電流控制方式，而產生PWM信號PWM[n]。控制邏輯電路LGC[n]，係使用該PWM[n]，介由驅動器電路DRV[n]來驅動QH[n]，藉由該PWM[n]之互補信號，介由DRV[n]來驅動QL[n]。
輸入電壓檢測電路UVLOC_S[n]，係於輸入電源電壓VIN(例如12V等)高於特定電壓(例如8V等)時，將H位準輸出至輸入電壓檢測信號UVLO[n]。電晶體Q1[n]係為例如NMOS電晶體，其汲極被連接於輸入有誤差放大信號EO的外部端子PN8[n]，源極被連接於接地電源電壓GND。反相器電路IV20[n]，係以UVLO[n]為輸入，藉由其反轉信號來驅動Q1[n]之閘極。另外，控制邏輯電路LGC[n]，在UVLO[n]微影成像技術時係介由驅動器電路DRV[n]同時將QH[n]、QL[n]驅動於OFF。
電感器[n]之一端被共通連接於輸出電源節點VO，另一端被連接於外部端子(輸出端子)PN2[n](sW[n])。因此，各PWM搭載型驅動單元PSIP[n]，係對應於PWM[n]，分別以不同之相位對本身對應之電感器L[n]供給能量，藉由伴隨產生之多相位之PWM動作而對VO產生特定之電源(例如1V之電壓)。另外，VO之電壓，係作為輸出電壓檢測信號FB被回授至類比輔助單元ACU，其介由誤差放大器電路EA被反映至誤差放大信號EO。EA，係針對設定VO之電壓的設定電壓VR與該輸出電壓檢測信號FB進行比較，當FB低於VR時提升EO之電壓位準，當FB高於VR時降低EO之電壓位準。
在說明圖7之構成例之詳細動作之前，先說明本發明前提之本發明人所發現之問題點。圖9(a)、(b)表示以圖7為前提檢討之個別不同構成例之概略圖。圖10表示使用圖9(a)之構成例時之第1問題之說明圖。圖11(a)、(b)表示第2問題之說明圖。
首先，如圖9(a)所示，針對包含如圖7所示輸入電壓檢測電路UVLOC_S[n]之複數個PWM搭載型驅動單元PSIP’[n]，與包含輸入電壓檢測電路UVLOC_M之類比輔助單元ACU，藉由誤差匯流排EB予以連接之構成。於電源裝置之動作開始時點，如圖10所示，假設ACU之電源電壓VCC(例如5V)相較於PSIP’[n]之輸入電源電壓VIN(例如12V)更早上升。如此則，首先，ACU內之UVLOC_M檢測出VCC之上升，介由輸入電壓檢測信號UVLOm對軟起動控制電路SSCTL通知該要旨。接受此，SSCTL對誤差放大器電路EA施加使其漸漸上升之電壓，對應於此來自EA之誤差放大信號EO亦花費例如2ms等之期間而漸漸上升。
之後，PWM搭載型驅動單元PSIP’[n]之輸入電源電壓VIN上升時，PSIP’[n]內之UVLOC_S[n]檢測出VIN之上升(例如到達8V)，而介由輸入電壓檢測信號UVLO[n]設定本身之內部電路為有效。但是，於此瞬間上述軟起動期間已經終了，誤差放大信號EO之電壓位準成為極高，因此，PSIP’[n]將藉由使輸出電源節點VO之電壓應急速上升之最大之活化工作(onduty)，對內部電晶體(功率電晶體)進行驅動。如此則，對連接於VO之負載會供給急速之大電流，而導致負載之破壞，或者於VO之電壓產生過沖(over shoot)，引起不穩定之動作(例如振盪等)。另外，軟起動正常動作時，伴隨誤差放大信號EO之電壓位準緩慢上升，可使電晶體(功率電晶體)被控制於例如不成為最大之活化工作之範圍內。
另外，其他問題為例如考慮圖11(a)所示，PSIP’[n]之輸入電源電壓VIN並非高速上升(下降)，而如圖11(b)所示低速上升(下降)時。此情況下，包含於各PSIP’[n]之輸入電壓檢測電路UVLOC_S[n]之判斷電壓位準存在變動時，各PSIP’[n]設定本身成為有效之時序有所不同。於如圖11(b)所示例，首先，伴隨著輸入電壓檢測信號UVLO[3]使PSIP’[3]成為有效，之後，伴隨著UVLO[1]使PSIP’[1]成為有效，之後，伴隨著UVLO[2]使PSIP’[2]成為有效。
如此則，例如在僅PSIP’[3]成為有效期間係進行1相位(例如0度)之PWM動作，在PSIP’[3]與PSIP’[1]成為有效期間係進行2相位(例如0度、240度)之PWM動作。但是，進行1相位之PWM動作之期間，PSIP’[3]之電晶體有可能被施過剩之電流負載，導致該電晶體之破壞。另外，進行2相位之PWM動作之期間，除上述電晶體之破壞以外，另外伴隨不均等之多相位動作，有可能產生不穩定之動作(例如振盪或大輸出之漣波)。亦即，穩定之2相位動作必須為0度及180度之相位，但此情況下為0度及240度。
欲解決此一問題考慮使用如圖9(b)所示構成例。於圖9(b)所示為，使各PWM搭載型驅動單元PSIP’[n]所包含之輸入電壓檢測電路UVLOC_S之輸入電壓檢測信號UVLO[n]，回授至類比輔助單元ACU之構成例。ACU，係藉由AND電路AD61針對該UVLO[n]及來自本身之輸入電壓檢測電路UVLOC_M之輸入電壓檢測信號UVLOm進行運算，全部成為H位準時，開始軟起動控制電路SSCTL之動作。
如此則，可依據ACU及PSIP’[n]之中最慢被輸出之輸入電壓檢測信號UVLOm、UVLO[n]之時序開始軟起動，因此可解決圖10之問題。另外，即使各PSIP’[n]中之UVLO[n]之時序有差異，只要ACU及PSIP’[n]之輸入電壓檢測信號UVLOm、UVLO[n]不全部成為活化狀態，則誤差放大信號EO之電壓可保持於約0V，可以解決如圖11(b)所示問題。亦即，各PSIP’[n]實際上假設本身為有效時，只要誤差放大信號EO之電壓可保持於約0V，即可以不進行PWM動作，而不產生上述1相位動作或2相位動作之期間。
但是使用如圖9(b)所示構成例時，需要由各PSIP’[n]至ACU之輸入電壓檢測信號UVLO[n]之配線，和第1實施形態同樣產生配線數增加之問題。因此，使用如圖7所示構成例較有利。
圖7係利用誤差匯流排EB進行各PWM搭載型驅動單元PSIP[n]中之輸入電壓檢測信號UVLO[n]之佈線邏輯運算(wired logic operation)。亦即，只要各UVLO[n]不全部成為H位準(活化狀態)，則EB之電壓位準將介由任一Q1[n]而成為接地電壓GND(0V)。另外，各UVLO[n]全部成為H位準時，EB之電壓位準基於和各UVLO[n]間之關係而成為高阻抗。因此，該高阻抗時之EB之電壓位準，可依據類比輔助單元ACU內之誤差放大器電路EA而予以決定。
於此，誤差放大器電路EA，欲設為可檢測出該高阻抗時，只要構成至少可產生非0V之電壓即可。因此，於圖7所示EA設有電阻Ro1。例如，偏壓電流源IB1之電流值為200μA時，設定電阻Ro1之電阻值為500Ω等。此情況下，EA之最低輸出電壓值成為0.1V(=200μA×500Ω)，上述高阻抗時之EB之電壓位準亦成為0.1V。因此，只要藉由低通濾波器LPF進行EB之電壓位準之平滑化，於比較器電路CMP21依據0V至0.1V之間之成為比較電壓VTH(例如50mV)之基準，進行該電壓之判斷，基於EB與UVLO[n]間之關係，即可判斷是否為高阻抗(UVLO[n]是否全為H位準)。
又，AND電路AD21，係針對比較器電路CMP21之比較結果與電壓檢測信號UVLOm之間進行AND運算。如此則，可藉由輸入電壓檢測信號UVLOm、UVLO[n]全部設為活化狀態之時序，將ACU用致能信號EN_ACU或MCU用致能信號EN_MCU設為活化狀態。ACU，係接受該EN_ACU之活化狀態而開始上述之軟起動(於圖7被省略)。又，如上述說明，UVLO[n]全部設為活化狀態之後，EB基於和UVLO[n]之間之關係而成為高阻抗，在之後之使用誤差放大信號EO之通常動作中不會產生特別不良之情況。又，誤差放大信號EO之最低輸出電壓值成為0.1V等，於此一程度之最低電壓位準，在使用誤差放大信號EO之通常動作中不會產生特別不良之情況。另外，上述電阻Ro1雖未特別限定，例如可藉由擴散層或多晶矽層等予以實現。
圖8表示圖7之動作例之波形圖。由上述說明可知，使用圖7之構成時，係以輸入電壓檢測信號UVLOm、UVLO[n]之中最慢設為活化狀態之信號之時序為起點，使誤差匯流排EB之電壓位準朝例如0.1V上升，在超越比較電壓VTH之階段，使ACU用致能信號EN_ACU被設為活化狀態。之後，接受該EN_ACU活化而開始軟起動動作，如此則可使輸出電源節點VO之電壓漸漸上升。
如上述說明，藉由使用第3實施形態之電源裝置，代表性係在不增加配線數之情況下，可實現電源裝置之動作開始時(或動作終了時)之穩定(安全)之動作。如此則，可提升電源裝置之信賴性之同時，和第1實施形態同樣，可實現使用多相位方式電源裝置之小型化。另外，圖7之構成例並不限定於此，可適當變更。例如，圖7之誤差放大器電路EA，係對原本最低輸出電壓值為0V之差動放大電路附加電阻Ro1，而提升其電壓值之構成，但是，例如使用原本最低輸出電壓值大於0V之差動放大電路時，無須特別附加電阻。
(第4實施形態)
第4實施形態係說明上述第3實施形態之變形例。圖12表示本發明第4實施形態之電源裝置中，其構成之一例之概略圖。上述圖7之電源裝置，係如圖1及圖25所示，以藉由誤差匯流排EB供給誤差放大信號EO之構成為前提，但是，第3實施形態之方式，亦可適用於例如圖22所示不具備誤差匯流排之構成。
和圖22同樣，圖12之電源裝置之構成，係包含PWM控制單元PWMCTLU，複數個(於此為2個)驅動單元DRIC[1]、DRIC[2]，及複數個電感器L[1]、L[2]。DRIC[1]、DRIC[2]，係分別由PWMCTLU接受PWM信號PWM[1]、PWM[2]，而進行多相位動作。其中，DRIC[n](n=1、2)，係和圖7同樣具備：輸入電壓檢測電路UVLOC_S[n]；反相器電路IV20[n]；電晶體Q1[n]。但是，電晶體Q1[n]，係取代圖7之誤差匯流排EB改為連接於專用設置之UVLO匯流排UVLOB。
另外，PWM控制單元PWMCTLU，係具備：偏壓電流源IB11；電晶體(NMOS電晶體)Qs；反相器電路IV31～IV33；及輸入電壓檢測電路UVLOC_M。IB11之一端連接於電源電壓VCC，另一端連接於上述UVLO匯流排UVLOB。Qs之源極連接於接地電源電壓GND，汲極連接於UVLOB。UVLOC_M，係和圖7同樣，在電源電壓VCC大於特定電壓時係對輸入電壓檢測信號UVLOm輸出H位準。Qs之閘極，係介由IV31反轉後之UVLOm之反轉信號被控制。另外，UVLOB係連接於IV32之輸入，介由設於IV32後段之IV33而輸出系統致能信號EN_SYS。
如上述說明，如圖12所示電源裝置之構成，係除圖7之UVLO[n]間之佈線邏輯運算之外，亦包含UVLOm而於UVLOB上進行佈線邏輯運算。亦即，在UVLOm、UVLO[n]全為H位準時，係使UVLOB之電壓位準朝電源電壓VCC上升，如此則，系統致能信號EN＿SYS被設為活化狀態。另外，在UVLOm、UVLO[n]之任一方為L位準時，係使UVLOB之電壓位固定於接地電源電壓GND，如此則，EN＿SYS被設為非活化狀態。
如上述說明，藉由使用第4實施形態之電源裝置，代表性係和第3實施形態同樣，在不增加配線數之情況下，可實現電源裝置之動作開始時(或動作終了時)之穩定(安全)之動作。
另外，圖12之構成例並不限定於此，可適當變更。例如，圖12及圖7之構成例，係以如圖21(a)所示佈線邏輯電路為原理者。亦即，於圖21(a)，匯流排BS之電壓，在開關TSW1～TSWn全為OFF時係介由高電阻Rz而成為H位準，其以外之情況下，係介由TSW1～TSWn之任一而成為L位準。如圖7所示構成例，在使用誤差匯流排EB時，通常受限於匯流排之電壓而須為如圖21(a)所示方式，但如圖12所示構成例，特別是在不受限於匯流排之電壓時，係如圖21(b)所示，可使用改變邏輯之原理。亦即，於圖21(b)，匯流排BS之電壓，在開關TSW1～TSWn全為OFF時係介由高電阻Rz而成為L位準，其以外之情況下，係介由TSW1～TSWn之任一而成為H位準。
(第5實施形態)
第5實施形態係說明兼備第1～第3實施形態之構成的電源裝置，圖13表示本發明第5實施形態之電源裝置中，其構成之一例之概略圖。圖13之電源裝置之構成係包含：共通控制單元CCTLU；複數個(n個)PWM搭載型驅動單元PSIP[1]～PSIP[n]；及複數個(n個)電感器L[1]～L[n]。L[1]～L[n]之各別之一端係連接於輸出電源節點VO。
CCTLU，係具備：微控制器單元MCU及類比輔助單元ACU。MCU，係包含n個外部端子PNc[1]～PNc[n]；2個外部端子PNv1～PNvo。於PNv1被供給電源電壓VCC，由PNc[1]～PNc[n]，係輸出同一頻率、相位各不同之CLK[1]～CLK[n]。另外，MCU具備數位/類比轉換電路DAC，DAC係被輸入用於表示輸出電源節點VO之設定電壓的複數位元之數位碼(稱為VID碼)，對應於此之類比電壓係由外部端子PNvo被輸出。雖未特別限制，藉由VID碼可由例如0.8V～1.8V等電壓範圍之中以數十mV階段等選擇設定電壓。
類比輔助單元ACU係包含5個外部端子PNv2、PNfb、PNvi、PNss、PNeo。PNv2被供給電源電壓VCC，於PNvi，係被輸入來自包含於MCU之DAC之類比電壓。於PNfb，係使輸出電源節點VO中之輸出電壓檢測信號FB經由電阻R41、R42予以分壓而輸入。PNss微軟起動用端子，在其與GND之間連接有外加之容量C41，在其與VCC之間連接有外加之電阻R43。
ACU係具備：誤差放大器電路EA；可變電壓源VR；輸入電壓檢測電路UVLOC_M；比較器電路CMP41；NAND電路ND41；電晶體(NMOS電晶體)Q1m；及低通濾波器LPF。EA係具備1個(-)輸入及2個(+)輸入，介由外部端子PNeo而輸出誤差放大信號EO。該(-)輸入之電壓，係依據2個(+)輸入之其中較低者之電壓為基準而被放大。EA之(-)輸入係連接於外部端子PNfb，(+)輸入之一方係連接於可變電壓源VR，(+)輸入之另一方係連接於外部端子PNss。VR係產生對應於來自上述外部端子PNvi之類比電壓的電壓。
輸入電壓檢測電路UVLOC_M，係於電源電壓VCC之電壓高於特定電壓時，將H位準輸出至輸入電壓檢測信號UVLOm。比較器電路CMP41，係介由低通濾波器LPF取入外部端子PNeo之電壓位準，依據比較電壓VTH之基準進行判斷。NAND電路ND41，係進行UVLOm與CMP41之輸出之NAND運算，而控制電晶體Q1m之閘極。Q1m之源極連接於接地電源電壓GND，汲極連接於PNss。
該UVLOC_M、LPF、CMP41、ND41以及Q1m可實現和如圖7所示ACU同樣之機能。亦即，基於外部端子PNeo之電壓位準和PSIP[1]～PSIP[n]之中之輸入電壓檢測信號UVLO[1]～UVLO[n]之關係而成為高阻抗時，係介由CMP41輸出H位準。除此情況以外，在UVLOm亦為H位準時，ND41係輸出L位準，如此則，Q1m被驅動成為OFF。如此則，於外部端子PNss，開始對容量C41進行充電，該充電電壓被輸入至EA而開始軟起動。
PWM搭載型驅動單元PSIP[1]～PSIP[n]分別具備同樣之構成，其內部構成亦和圖1或圖7同樣，因此以下省略和圖1或圖7同樣部分之重複說明。PSIP[n](n=1、2、...)係具備5個外部端子PN1[n]、PN2[n]、PN3[n]、PN8[n]、PN9[n]。於PN1[n]被供給輸入電源電壓VIN，於PN3[n]被供給接地電源電壓GND。於PN8[n]被輸入來自ACU之誤差放大信號EO，於PN9[n]被輸入來自MCU之時脈信號CLK[n]。另外，PN2[n]係產生開關信號SW[n]之同時，被連接於上述電感器L[n]之另一端。
PSIP[n]，係另包含：電晶體(功率電晶體)QH[n]、QL[n]；驅動電路DRVh[n]、DRV1[n]；控制邏輯電路LGC[n]；PWM控制電路PWM_CTL[n]；高阻抗檢測電路HZDET[n]。彼等構成係和圖1同樣，HZDET[n]相當於圖1之致能檢測電路ENDET。其具體構成例為圖3或圖5。藉由該HZDET[n]，由PN9[n]所輸入之時脈信號CLK[n]，而產生致能信號EN[n]及內部時脈信號CLK_S[n]。PWM_CTL[n]係以CLK_S之邊緣為起點進行PWM動作，對應於和流入誤差放大信號EO及QH[n]之電流所檢測出之檢測電流Idh’[n]之比較結果，來決定活化工作(on duty)，而產生具有該活化工作之PWM信號PWM[n]。
PSIP[n]，係另包含輸入電壓檢測電路UVLOC_S[n]；反相器電路IV20[n]；電晶體Q1[n]。彼等構成係和圖7同樣。藉由彼等，當由各PSIP[1]～PSIP[n]之輸入電壓檢測電路產生之各輸入電壓檢測信號UVLO[1]～UVLO[n]全為活化狀態(H位準)時，被共通連接於外部端子PN8[1]～PN8[n]的誤差匯流排EB，係基於和各輸入電壓檢測信號間之關係而成為高阻抗。
另外，PSIP[n]，係具備調整電路VREG[n]，及基準電流產生電路IREFG[n]。VREG[n]，係接受輸入電源電壓VIN(例如12V等)，產生內部電源電壓VDD[n](例如5V等)。接受該VDD[n]而使控制邏輯電路LGC[n]、PWM控制電路PWM_CTL[n]、高阻抗檢測電路HZDET[n]等動作。IREFG[n]，係接受VDD[n]而產生特定之複數個基準電流IREF[n]。該IREF[n]亦被供給至PWM_CTL[n]，或除此之外亦被供給至LGC[n]，於彼等內部電路成為必要之偏壓電流。IREFG[n]，係接受來自上述高阻抗檢測電路HZDET[n]之致能信號EN[n]之非活化狀態，而停止複數個基準電流IREF[n]之一部分或全部。如此則，PSIP[n]成為省電力模態。
圖14表示圖13中之PWM搭載型驅動單元(PSIP)之詳細構成例之方塊圖。如圖14所示，成為半導體裝置之PWM搭載型驅動單元(PSIP)大類由以下構成：高側電晶體(功率電晶體)QH、QH’；低側電晶體(功率電晶體)QL；及彼等以外之電路群之控制各電晶體之各種控制電路。QH、QH’、QL為例如n通道型MOSFET。QH、QH’被形成於高側用半導體晶片HSCP內，QL被形成於低側用半導體晶片LSCP內，彼等以外之各種控制電路被形成於控制用半導體晶片CTLCP內。彼等各半導體晶片，如後述說明，係搭載於例如1個半導體封裝。QH之源極/汲極間被形成有二極體D1，QL之源極/汲極間被形成有宵特基二極體SBD1。藉由該SBD1，可以減低特別是設定QH成為OFF後設定QL成為ON為止之間之怠惰時間(dead time)之間，伴隨QL側之電流路徑而產生之電壓下降。
電晶體QH，其閘極係藉由驅動器電路DRVh予以驅動，汲極係連接於被供給有輸入電源電壓VIN之外部端子PN1，源極係連接於成為開關信號SW之產生端子之外部端子(輸出端子)PN2。電晶體QL，其閘極係藉由驅動器電路DRV1予以驅動，汲極係連接於PN2(SW)，汲極係連接於被供給有接地電源電壓PGND之外部端子PN3。該PN3(PGND)係成為QH、QL專用之端子，以對其他各種控制電路等不帶來開關雜訊的方式，和各種控制電路等之接地電源電壓SGND呈分離被設置。另外，電晶體QH’，其閘極係藉由DRVh予以驅動，汲極係連接於PN1(VIN)，源極係連接於電晶體(PMOS電晶體)Q2之源極。QH’係於HSCP內和QH構成電流鏡電路而被形成，例如具備QH之1/18500之尺寸。
電晶體QH之源極(SW)與電晶體QH’之源極係分別連接於放大器電路AMP2之2個輸入節點。藉由AMP2之輸出節點來驅動電晶體Q2之閘極。QH’為檢測流入QH之電流IL的元件。於QH’，QH’與QH之源極電壓相等時，藉由上述電流鏡構成而流入IL/18500之電流。為使該QH’與QH之源極電壓相等，以高精確度檢測QH之電流而設置AMP2及Q2。另外，於Q2之源極被連接偏壓電流源IB。該IB，係設成為即使QH之電流IL幾乎等於0時亦可控制成為使QH’與QH之源極電壓相等。
經由電晶體QH’檢測出之電流，係介由電晶體Q2被輸入至遮蔽(blanking)電路BK。BK，係以QH及QL之開關時間作為遮蔽期間(例如數十ns)，除該期間以外，將QH’之電流檢測信號CS供給外部端子PN11。於PN11(CS)被連接電流/電壓轉換用之外部電阻Rcs，藉此而將CS轉換為電壓。另外，於PN11(CS)被連接補償電壓(offset voltage)調整而使穩定的偏壓電流源IB2。
驅動器電路DRVh，係依據來自控制邏輯電路LGC之控制而驅動電晶體QH、QH’，驅動器電路DRV1，係依據來自LGC之控制而驅動電晶體QL。來自外部端子PN1之輸入電源電壓VIN(例如12V等)，係被供給至輸入電壓檢測電路UVLOC_S及調整電路VREG1、VREG2。UVLOC_S，在檢測出輸入電源電壓VIN為特定電壓(例如8V等)以上時，介由輸入電壓檢測信號UVLO設定VREG1、VREG2之動作成為有效。VREG1、VREG2，係接受VIN而產生約5V之內部電源電壓。VREG1係將產生之內部電源電壓VDD1供給至各種控制電路之同時，輸出至外部端子PN6。VREG2係將產生之內部電源電壓VDD2供給至驅動器電路DRVh、DRV1之同時，輸出至外部端子PN5。於PN6(VDD1)、PN5(VDD2)分別連接電壓穩定用之電容器C54、C55。
驅動器電路DRVh、DRV1，基於驅動電晶體QH、QH’、QL而需要較大電流，因而產生較多雜訊。另外，其他之各種控制電路，其內部大多包含放大器電路等類比電路，需要減低電源雜訊。彼等之電源係藉由2個調整電路VREG1、VREG2個別產生。另外，調整電壓監控電路SV，係監控VREG1、VREG2之內部電源電壓，當期在特定範圍內時將內部電源致能信號REGGD予以輸出。
於外部端子PN4被產生升壓電壓BOOT，其作為驅動器電路DRVh之電源電壓被供給。PN4(BOOT)，其和外部端子PN5(VDD2)之間係介由宵特基二極體SBD2被連接之同時，其和外部端子(輸出端子)PN2(SW)之間係介由升壓用外部電容器Cb及外部電阻Rb被連接。電晶體QH為OFF時，內部電源電壓VDD1係介由SBD2及PN4(BOOT)被施加於Cb。之後，QH為ON時，藉由該Cb使傳送至SW之輸入電源電壓VIN升壓而供給至DRVh。如此則，DRVh可產生QH之臨限值以上之電壓。
控制邏輯電路LGC，係接受內部電源致能信號REGGD、輸入電壓檢測信號UVLO、PWM信號(PWM)、致能信號EN、過剩電流檢測信號OCP而動作。REGGD係由調整電壓監控電路SV產生，UVLO係由輸入電壓檢測電路UVLOC_S產生，PWM信號(PWM)係由PWM控制電路PWM_CTL產生，EN係由高阻抗檢測電路HZDET產生，OCP係由過剩電流檢測電路OCPC產生。OCPC，係接受放大器電路AMP3之輸出而動作。AMP3係將外部端子PN11(CS)之電壓與比較電壓VR2比較，將該比較結果輸出至OCPC。OCPC係依據該比較結果，在CS之電壓過剩時(亦即過剩之電流流入電晶體QH時)將OCP設為非活化狀態。
控制邏輯電路LGC，在REGGD、UVLO、EN、及OCP同時設為活化狀態時，係使用PWM信號(PWM)來控制驅動器電路DRVh、DRV1。另外，任一方被設為非活化狀態時，係控制DRVh、DRV1同時成為OFF。其中，REGGD為活化狀態意味著內部電源電壓被充分產生，UVLO為活化狀態意味著輸入電源電壓VIN為充分之電壓。另外，EN為活化狀態意味著由外部輸入將裝置設為有效之指令。OCP為活化狀態意味著電晶體QH未流入過剩電流。於外部端子PN9被輸入有時脈信號CLK。CLK，如上述說明，係被輸入至高阻抗檢測電路HZDET，HZDET係產生致能信號EN及內部時脈信號CLK_S。
PWM控制電路PWM_CTL，係由，係由電阻R51、R52，放大器電路AMP1；正反器電路FFp；及軟起動控制電路SSCTL_S構成。R51、R52，係對由外部端子PN8輸入之誤差放大信號EO進行分壓，將其電壓施加於AMP1之(-)輸入節點。在AMP1之一方之(+)輸入節點係被施加，在PN11所獲得之電流檢測信號CS加上補償電壓(於此為0.1V)後之信號。在AMP1之另一方之(+)輸入節點，係被施加來自SSCTL_S之輸出信號。AMP1，係針對(-)輸入節點之電壓，依據2個(+)輸入節點之其中較低者之電壓進行放大。
軟起動控制電路SSCTL_S，係包含用於檢測致能信號EN之上升邊緣的上升邊緣檢測電路TRDET，進行該檢測時係產生漸漸上升之電壓。該SSCTL_S，在多相位動作過程，係對應於負載LOD之消費電流狀態，藉由EN設定一部分之相位成為無效之後，再度被設為有效時被使用。亦即，EN被設為有效時，來自外部端子PN8之誤差放大信號EO之電壓變高，因此藉由使用SSCTL_S之軟起動進行回復動作。正反器電路FFp，係對應於AMP1之輸出進行設定動作，對應於CLK_S進行重置動作。FFp之反轉輸出信號(/Q)係作為PWM信號(PWM)被輸出至控制邏輯電路LGC。
基準電流產生電路IREFG，係依據內部電源電壓VDD1而動作，對應於連接於外部端子PN7之基準電流設定用電阻Rir，而產生複數個基準電流IREF。該基準電流IREF，係包含例如放大器電路AMP1～AMP3之動作電流而被供給至各種控制電路。IREFG，在致能信號EN被設為非活化狀態時，係停止該複數個基準電流IREF中之一部分或全部電流之產生，依此而移至省電力模態。
於外部端子PN8(EO)，如上述說明，係在和接地電源電壓SGND之間被連接有電晶體(NMOS電晶體)Q1。該Q1之閘極，係藉由輸入電壓檢測電路UVLOC_S所產生之輸入電壓檢測信號UVLO(於此為介由反相器電路IV20之反轉信號)被進行控制。另外，接地電源電壓SGND係由外部端子PN10被供給。
圖15表示使用圖13及圖14之構成例時，通常時之概略動作例之波形圖。於此說明由圖13中之PWM搭載型驅動單元PSIP[1]～PSIP[n]之中，藉由致能信號EN[1]、EN[m](m≦n)將PSIP[1]及PSIP[m]設為有效，而進行2相位動作之例。首先，PSIP[1]，係接受時脈信號CLK[1]之上升，經過特定延遲時間之後將電晶體QH驅動至H位準(亦即ON)，將電晶體QL驅動至L位準(亦即OFF)。另外，實際上，須於QH與QL之切換時序設置怠惰時間，但於此予以省略。QH被驅動至ON時，開關信號SW[1]之電壓成為輸入電源電壓VIN。
該SW[1]之電壓被施加於電感器L[1]，因此於QH流入以特定斜率上升之鋸齒波形狀之電流。該電流，係藉由圖14之電晶體QH’被檢測出，其藉由外部端子PN11被轉換為電壓而成為電流檢測信號CS[1]。於此，藉由圖14之遮蔽電路BK設定由QH之ON起至CS[1]產生電壓為止之一定之遮蔽時間。此乃為防止伴隨開關之檢測出突波(spike)電流引起之誤動作。該突波電流，雖未特別圖示，係伴隨連接於QL之本體二極體(body diode)之回復電流者。
PSIP[1]，在該CS[1]之電壓到達由外部端子PN8所輸入之誤差放大信號EO(圖14之例為伴隨電阻R51、R52之常數k被反映)時，係將QH驅動至L位準(亦即OFF)，將QL驅動至H位準(亦即ON)。QL為ON(QH為OFF)時，藉由儲存於L[1]之能量，介由QL之路徑使電流繼續流入L[1]。結果，流入電感器L[1]之電流IL[1]，在QH成為ON(QL成為OFF)之間以特定斜率上升，在QL成為ON(QH成為OFF)之間以特定斜率減少。
自CLK[1]起經過180度相位差而被輸入CLK[m]時，PSIP[m]係接受該CLK[m]之上升邊緣而進行和PSIP[1]同樣之動作。結果，以較上述電感器L[1]之電流IL[1]延遲被週期的形式產生電感器L[2]之電流IL[2]。於輸出電源節點VO，伴隨該IL[1]及IL[2]之電荷之被供給至容量C1d而產生特定之輸出電源電壓，負載LOD，係藉由該輸出電源電壓進行所要之動作。雖未特別限制，輸入電源電壓VIN為12V，輸出電源電壓為1.0V，IL[1]及IL[2]分別為數十A等。
圖16表示圖14之PWM搭載型驅動單元(PSIP)之外型例之平面圖。圖17(a)表示圖16之Y1-Y1’間之構造例之斷面圖，圖17(b)表示圖16之X1-X1’間之構造例之斷面圖。
圖16之PWM搭載型驅動單元(PSIP)，係具有例如QFN(Quad Flat Non-Leaded package)型之表面安裝型半導體封裝PA。PA之材料，例如為環氧系列之樹脂等。PA分別具備：搭載有半導體晶片之3個晶粒焊墊DP_HS、DP_LS、DP_CT；及引線配線LDB；及成為外部端子之複數個引線LD。DP_HS及DP_CT，係配置於PA內之平面區域被區分為一半之一方之區域，DP_LS及LDB係配置於另一方之區域。DP_HS及DP_CT，係同時具有大略矩形狀之平面形狀，互相鄰接被配置。DP_LS係具有大略矩形狀之平面形狀，LDB係具有L字形之平面形狀。LDB，係配置於DP_LS中之正交織2邊，與PA中之正交織2邊之間。
於晶粒焊墊DP_HS、DP_LS、DP_CT上面分別形成鍍層9a、9b、9d，介由鍍層9a、9b、9d而搭載半導體晶片HSCP、LSCP、CTLCP。如圖14所示，於半導體晶片HSCP形成有高側電晶體(功率電晶體)QH、QH’，於半導體晶片LSCP形成有低側電晶體(功率電晶體)QL，於半導體晶片CTLCP形成有彼等以外之其他各種控制電路。其中，LSCP之面積設計成為較HSCP之面積約大2倍。例如將12V之輸入電源電壓VIN轉換為1.0V之輸出電源電壓時，係使QL設為ON之時間較QH設為ON之時間大約長10倍。因此，藉由增大LSCP之面積可以降低ON電阻，提升電源裝置之電力效率。另外，各晶粒焊墊DP_HS、DP_LS、DP_CT，其下面係由PA之背面露出。其中，DP_LS之露出面積最大，其次DP_HS之露出面積較大。如此則，可以降低QL之ON電阻之同時，可提升散熱性。
於DP_LS之上面亦形成有鍍層9c，於引線配線LDB之上面形成有鍍層9e1、9e2，於引線LD之上面形成有鍍層9f。晶粒焊墊DP_HS、DP_LS、DP_CT、引線配線LDB及引線LD，例如可以銅(Cu)等金屬為主材料而形成。各鍍層9a、9b、9c、9d、9e1、9e2、9f，可為例如銀(Ag)鍍層或金(Au)鍍層。
半導體晶片HSCP，係於背面具備汲極電極，於表面具備複數個源極電極S1h～S4h及閘極電極Gh。如此則，汲極電極，係電連接於DP_HS。複數個源極電極S1h～S4h係分別藉由HSCP內部配線予以連接。另外，半導體晶片LSCP，係於背面具備汲極電極，於表面具備複數個源極電極S11～S41及閘極電極G1。如此則，該汲極電極係電連接於DP_LS。複數個源極電極S11～S41係分別藉由LSCP內部配線予以連接。半導體晶片CTLCP，係於表面具備包含電極PD1h、PD2h、PD21、PD11之複數個電極。CTLCP之背面係電連接於DP_CT。
於晶粒焊墊DP_HS周邊，係配置有成為輸入電源電壓VIN之複數個(於此為7個)引線(外部端子)LD；及成為開關信號SW之引線LD。其中，成為輸入電源電壓VIN之複數個引線LD，係和DP_HS成為一體予以形成。因此，HSCP之汲極電極，係介由DP_HS電連接於VIN用之引線LD。於晶粒焊墊DP_LS周邊，係配置有成為SW之複數個(於此為8個)引線LD。該成為SW之複數個引線LD，係和DP_LS成為一體予以形成。因此，LSCP之汲極電極，係介由DP_LS電連接於SW之引線LD。於引線配線LDB周邊，係配置有成為接地電源電壓PGND之複數個(於此為13個)引線LD。該成為PGND之複數個引線LD，係和LDB成為一體予以形成。
於晶粒焊墊DP_CT周邊，係配置有成為接地電源電壓SGND之複數個(於此為2個)引線LD。該成為SGND之複數個引線LD，係和DP_CT成為一體予以形成。因此，CTLCP之背面，係介由DP_CT電連接於SGND用之引線LD。另外，於DP_CT周邊，分別配置有時脈信號CLK、電流檢測信號CS、內部電源電壓VDD2、誤差放大信號EO、基準電流IREF、內部電源電壓VDD1、升壓電壓BOOT之引線LD。彼等引線LD，係介由鍍層9f及接合導線BW連接於上述CTLCP之表面具備之電極。
如圖16所示半導體封裝PA，係另具備2個金屬板(導體板)MB1、MB2。MB1、MB2，例如係由以銅(Cu)為代表之高導電性及熱傳導性金屬形成。MB1，係用於連接半導體晶片HSCP所具備之源極電極S1h、S2h，與形成於晶粒焊墊DP_LS上之鍍層9c。如此則，HSCP中之電晶體QH之源極被連接於開關信號SW之引線LD。MB2，係分別連接半導體晶片LSCP所具備之源極電極S11～S31，與形成於引線配線LDB上之2處之鍍層9e1、e2。如此則，LSCP中之電晶體QL之源極被連接於接地電源電壓PGND之引線LD。
半導體晶片HSCP上所具備之源極電極S4h，係介由接合導線BW，介由鍍層9f連接於配置於上述DP_HS周邊之SW之引線LD。HSCP上所具備之閘極Gh及源極S3h，係分別介由BW連接於半導體晶片CTLCP所具備之電極PD1h及PD2h。LSCP上所具備之閘極G1及源極S41，係分別介由BW連接於CTLCP上具備之電極PD11及PD21。PD1h及PD2h，係相當於圖14中之驅動器電路DRVh之輸出節點及基準電壓節點，PD11及PD21，係相當於圖14中之驅動器電路DRV1之輸出節點及基準電壓節點。
又，如圖17(a)、(b)所示，在封裝PA之背面呈露出之引線LD之下面及晶粒焊墊DP_HS、DP_LS、DP_CT之下面上，被形成有鍍層10。該鍍層10為焊錫鍍層，係於封裝PA之形成後所形成之鍍層。鍍層10之設置，係方便將PSIP安裝於配線基板(PCB)時，容易進行該PCB與焊錫之連接。半導體晶片HSCP、LSCP、CTLCP，係介由接著層11a分別連接於鍍層9a、9b、9d，HSCP、LSCP係介由接著層11b分別連接於金屬板MB1、MB2。MB1係介由接著層11c連接於鍍層9c，MB2係介由接著層11c連接於鍍層9e2(9e1)。接著層11a～11c係藉由焊錫形成。又，來自CTLCP之接合導線BW，係被連接於鍍層9f。
如上述說明，將複數個半導體晶片密封於1個半導體封裝，除可實現電源裝置之小型化以外，可縮小配線寄生電感，可實現高頻、高效率化。另外，使晶粒焊墊DP_HS、DP_LS、DP_CT之下面由封裝PA之背面露出作為電極，可實現電極之低電阻化或提升散熱性。另外，藉由使用2個金屬板(導體板)MB1、MB2進行連接，和成為接合導線BW之情況下比較，可實現該連接部分之低電阻化或提升散熱性。
圖18表示於圖14被形成有高側之電晶體(功率電晶體)的半導體晶片HSCP之元件構造例之斷面圖。其中，說明高側之電晶體QH、QH’之例，但低側之電晶體QL亦為同樣構造。QH、QH’係形成於半導體基板21之主面，該半導體基板21具有由n+ 型單晶矽等構成之基板本體21a及n- 型單晶矽構成之磊晶層21b。於該磊晶層21b之主面，形成有例如氧化矽等構成之場絕緣膜(元件分離絕緣膜)22。
於該場絕緣膜22及其下層之p型阱PWL1所包圍之活化區域，形成有構成QH、QH’之複數個單位電晶體格。QH，係使彼等複數個單位電晶體格並列連接而形成。另外，QH’，例如係以該並列連接之單位電晶體格之個數設為QH之1/18500而形成。各單位電晶體格，例如係由溝槽閘極(trench gate)構造之n通道型功率MOS電晶體形成。
基板本體21a及磊晶層21b，係具有作為上述單位電晶體格之汲極區域之機能。於半導體基板21之背面，形成有汲極電極用之背面電極BE。該背面電極BE，例如係由半導體基板21背面起依序積層Ti層、Ni層級Au層而形成。於圖17(a)、(b)所示PSIP，該背面電極BE，係介由接著層11a接合於晶粒焊墊DP_HS(鍍層9a)而被電連接。
形成於磊晶層21b中之p型半導體區域23，係具有作為上述單位電晶體格之通道形成區域之機能。另外，形成於該p型半導體區域23上部之n+ 型半導體區域24，係具有作為單位電晶體格之源極區域之機能。於半導體基板21，係形成由其主面延伸至半導體基板21之厚度方向的溝25。溝25係由n+ 型半導體區域24之上面貫穿n+ 型半導體區域24及p型半導體區域23，於其下層之磊晶層21b中終端而被形成。於該溝25之底面及側面，被形成有例如氧化矽構成之閘極絕緣膜26。
於溝25內，介由閘極絕緣膜26而填埋閘極電極27。閘極電極27，係由例如添加n型雜質之多晶矽膜構成。閘極電極27，係具有作為上述單位電晶體格之閘極電極之機能。另外，於場絕緣膜22上之一部分，亦形成和閘極電極27由同一層導電膜構成之閘極引出用配線部27a，閘極電極27及閘極引出用配線部27a，係一體形成互相電連接。另外，於圖18之斷面圖未圖示之區域，閘極電極27及閘極引出用配線部27a係一體被連接。閘極引出用配線部27a，係通過覆蓋其之絕緣膜28上形成之接觸孔29a，電連接於閘極配線30G。
源極配線30S，係通過形成於絕緣膜28上之接觸孔29b，電連接於源極用之n+ 型半導體區域24。另外，源極配線30S，係於p型半導體區域23之上部、電連接於形成於n+ 型半導體區域24之鄰接間的p+ 型半導體區域31，通過其而電連接於通道形成用之p型半導體區域23。閘極配線30G及源極配線30S，可於形成有接觸孔29a、29b之絕緣膜28上，以填埋接觸孔29a、29b的方式形成金屬膜(例如鋁膜)，對該金屬膜進行圖案化而形成。
閘極配線30G及源極配線30S，係藉由聚醯亞胺樹脂等構成之保護膜(絕緣膜)32被覆蓋。該保護膜32為半導體晶片HSCP之最上層之膜(絕緣膜)。於保護膜32之一部分被形成有開口部33，用於使其下層之閘極配線30G或源極配線30S之一部分露出。由該開口部33露出之閘極配線30G部分，係成為上述閘極電極Gh，由該開口部33露出之源極配線30S部分，係成為上述源極電極S1h～S4h。如此則，源極電極S1h～S4h雖藉由最上層之保護膜32予以分離，但經由源極配線30S互相電連接。
於電極Gh、S1h～S4h之表面(亦即，於開口部33之底部露出之閘極配線30G部分及源極配線30S部分上)，介由鍍層法等形成金屬層34。金屬層34，係藉由形成於閘極配線30G或源極配線30S上之金屬層34a，及形成於其上之金屬層34b之積層膜予以形成。下層之金屬層34a，係由例如Ni構成，主要具有抑制或防止底層之閘極配線30G或源極配線30S之鋁之氧化之機能。另外，其上層之金屬層34b，係由例如金(Au)構成，主要具有抑制或防止底層之金屬層34a之鎳之氧化之機能。
此種高側之功率MOS電晶體QH、QH’中之單位電晶體格之動作電流，係在汲極運之磊晶層21b與源極用之n+ 型半導體區域24之間，沿閘極電極27之側面(亦即溝25之側面)流向基板21之厚度方向。亦即，通道係沿半導體晶片HSCP之厚度方向形成。如此則，半導體晶片HSCP成為，其上被形成具有溝槽型閘極構造之縱向型MOSFET(功率MOSFET)之半導體晶片。其中，所謂縱向型MOSFET，係對應於源極/汲極間之電流流向半導體基板(基板21)之厚度方向(和半導基板之主面大略垂直方向)之MOSFET。
圖19、20表示將圖13之電源裝置安裝於配線基板(PCB)時之構成例，(a)表示配線基板之配線層之一部分之斷面圖，(b)表示(a)之各配線層之佈局例之平面圖。於圖19(a)表示例如具備複數配線層之配線基板(PCB)之3層分。於圖19(a)，朝下層而具備第1配線層LY1、第2配線層LY2、第3配線層LY3。於LY1與LY2之間，LY2與LY3之間，LY3之下層，分別具備絕緣層IS1、IS2、IS3。又，LY2係設為接地電壓GND層者。各配線層，雖未特別限制，可設為例如銅(Cu)之材料構成。
如圖19(b)所示，於第1配線層LY1，被安裝有複數個(於此為6個)PWM搭載型驅動單元PSIP[1]～PSIP[6]；CPU等之負載LOD；共通控制單元CCTLU；及複數個(於此為6個)電感器L[1]～L[6]。其中，PWM搭載型驅動單元PSIP[1]～PSIP[6]之各個及CCTLU，係構成為具備個別之半導體封裝者。於X方向，於LOD之鄰接被形成具有大面積之大略矩形狀電源配線(電源層)MS_VO1，該MS_VO1中之大略矩形狀之一邊側，係連接於LOD之電源端子。另外，於MS_VO1，在和LOD呈對向之大略矩形狀之一邊，係朝Y方向依序形成6個連接節點。於各連接節點分別連接6個電感器L[1]～L[6]之一端。
另外，於X方向，於挾持電源配線MS_VO1而和負載LOD呈對向的區域，使PSIP[1]～PSIP[n]朝Y方向依序被安裝。各PSIP[n]，係如圖16等所示，於背面設有輸出開關信號SW[n]之外部端子。如此則，各外部端子(SW[1]～SW[n])細查Y方向依序配置，以由各別之外部端子朝MS_VO1存在之X方向延伸的方式，形成開關配線信號MS_SW[1]～MS_SW[6]。於MS_SW[1]～MS_SW[6]之各終端，分別連接於上述6個電感器L[1]～L[6]之另一端。另外，共通控制單元CCTLU，係於Y方向被安裝於和負載LOD不同之位置。
另外，如圖20(b)所示，於第3配線層LY3，係將各PSIP[n]中之誤差放大信號EO用外部端子予以共通連接，而形成朝Y方向延伸之誤差匯流排配線MS_EB。另外，於LY3形成有連接於各PSIP[n]之時脈信號CLK[n]用之外部端子，分別朝Y方向延伸之6個時脈信號配線MS_CLK[1]～MS_CLK[6]。彼等之7個配線(MS_EB、MS_CLK[1]～MS_CLK[6])，係朝共通控制單元CCTLU延伸。於LY3，係另外形成和LY1具有同樣大之面積的大略矩形狀電源配線(電源層)MS_VO2。
如上述說明，藉由充分確保電源配線(電源層)MS_VO1、MS_VO2之面積，可以實現負載中之電源電壓之穩定性或散熱性之提升。另外，藉由充分確保自各PSIP[n]介由電感L[n]到達MS_VO1之配線路徑(MS_SW[n])之面積，可以實現流通大電流之該配線路徑之低電阻化或散熱性之提升。該面積之充分確保係如圖20(b)所示，基於各信號配線數之減少而可以實現。另外，各信號配線數之減少，亦可以減少配線互相之串訊等之雜訊。
圖23表示作為圖19之比較例，使用圖22之構成例時之配線基板之構成例。圖24表示作為圖20之比較例，使用圖22之構成例時之配線基板之構成例。使用圖22之構成例時，係如圖23(b)所示，需要自各電感器L[n]之兩端朝向PWM控制單元PWMCTLU之12條電流檢測信號配線MS_CS[n](+/-)。如此則，電源配線MS_VO1與各電感器L[n]間之配線路徑，或各驅動單元DRIC’[n]之輸出(相當於SW[n])與各電感器L[n]間之配線路徑，變為無法充分確保。
另外，使用圖22之構成例時，係如圖24(b)所示，需要自各DRIC’[n]朝向PWMCTLU之6條PWM信號配線MS_PWM[1]～MS_PWM[6]及6條致能信號配線MS_EN[1]～MS_EN[n]。如此則，彼等之多數配線(共計24條)將使電源配線MS_VO1、MS_VO2之面積受到限制。結果，需要使用更多配線層之配線，導致電源裝置之大型化或成本之增大。
圖26表示作為圖19之比較例，使用圖25之構成例時之配線基板之構成例。圖27表示作為圖20之比較例，使用圖25之構成例時之配線基板之構成例。使用圖25之構成例時，係如圖26(b)所示，於第1配線層LY1可實現和圖19(b)同樣之構成。但是，如圖27(b)所示，於第3配線層LY3，需要自各PWM搭載型驅動單元PSIP’[n]朝向微控制器單元MCU及類比輔助單元ACU之共計13條配線。該13條為，6條之時脈信號配線MS_CLK[1]～MS_CLK[6]，及6條致能信號配線MS_EN[1]～MS_EN[n]，及1條誤差匯流排配線MS_EB。如此則，彼等之多數配線將使電源配線MS_VO2之面積受到限制。結果，難以實現電源裝置之穩定性或散熱性之提升。
另外，於圖23、24、26、27之構成例雖省略圖示，在不使用本發明第3實施形態(圖7等)所示方式時，針對彼等構成例有可能另外加上各輸入電壓檢測信號UVLO[n]之配線。
如上述說明，藉由使用第5實施形態之電源裝置，代表性係可以兼顧第1實施形態之配線數之減少效果以及第3實施形態之配線數之減少效果，更能實現電源裝置之小型化。
以上依據實施形態具體說明本發明，但是本發明並不限定於上述實施形態，在不脫離其要旨之情況下可做各種變更實施。
例如，第1實施形態所述於時脈信號兼用致能信號之方式，亦能適用於圖22之構成例。此情況下，亦同樣藉由將PWM信號PWM[1]～PWM[6]構成為例如高阻抗等，而傳送致能信號即可。另外，於圖1亦可適當變更各單元(MCU、ACU、PSIP[n])與半導體封裝間之組合。例如將2個PSIP搭載於1個半導體封裝，而不減少欲實現之相位數時，可使用SiP技術等將全部單元搭載於1個半導體封裝。此情況下，藉由使用本發明實施形態之電源裝置，亦可減少半導體封裝內之各半導體晶片間之連接數，而有利。另外，於圖3及圖5之構成例，係於PSIP[n]側設置電阻R1、R2而產生中間位準，但亦可於MCU側設置該電阻而產生中間位準。
(發明效果)
本發明代表性實施形態所能獲得之效果簡單說明如下。亦即，可提升半導體裝置及成為多相位方式之電源裝置之特性，特別是可實現小型化。
10．．．鍍層
11．．．接著層
1PLS．．．1發脈衝電路
21．．．半導體基板
22．．．場絕緣膜
23、24、31．．．半導體區域
25．．．溝
26．．．閘極絕緣膜
27．．．閘極電極
28．．．絕緣膜
29．．．接觸孔
30G．．．閘極配線
30S．．．源極配線
32．．．保護膜
33．．．開口部
34．．．金屬層
9．．．鍍層
ACU．．．類比輔助單元
AD．．．AND電路
AMP．．．放大器電路
BK．．．遮蔽電路
BS．．．匯流排
BW．．．接合導線
C．．．容量
CKBUF．．．時脈緩衝器電路
CTBUF．．．控制緩衝器電路
CCTLU．．．共通控制單元
CLK．．．時脈信號
CMP．．．比較器電路
DAC．．．數位/類比轉換電路
DP．．．晶粒焊墊
DRIC、DRIC’．．．驅動單元
DRV．．．驅動器電路
EA．．．誤差放大器電路
EB．．．誤差匯流排
EN．．．致能信號
ENDET．．．致能檢測電路
EO．．．誤差放大信號
FB．．．輸出電壓檢測信號
FF．．．正反器電路
HSCP、LSCP、CTLCP．．．半導體晶片
HZDET．．．高阻抗檢測電路
IB．．．偏壓電流源
IREFG．．．基準電流產生電路
IS．．．絕緣層
IV．．．反相器電路
L．．．電感器
LCB．．．引線配線
LD．．．引線
LGC．．．控制邏輯電路
LOD．．．負載
LPF．．．低通濾波器
LT．．．閂鎖器電路
LY．．．配線層
MB．．．金屬板
MCU．．．微控制器單元
MJGE．．．中間位準檢測電路
MN．．．NMOS電晶體
MP．．．PMOS電晶體
MS．．．配線
ND．．．NAND電路
OCPC．．．過剩電流檢測電路
OR．．．OR電路
PA．．．半導體封裝
PD．．．電極
PN．．．外部端子
PSIP、PSIP’．．．PWM搭載型驅動單元
PWM．．．PWM信號
PWM_CTL．．．PWM控制電路
PWMCTLU．．．PWM控制單元
Q．．．電晶體
QH、QH’、QL．．．功率電晶體
R．．．電阻
SSCTL．．．軟起動控制電路
SV．．．調整電壓監控電路
SW．．．開關信號
TMR．．．計時器電路
TRDET．．．上升邊緣檢測電路
TSW．．．開關
UVLOC．．．輸入電壓檢測電路
VIN．．．輸入電源電壓
VO．．．輸出電源節點
VREG．．．調整電路
圖1表示本發明第1實施形態之電源裝置，(a)為構成例之概略圖，(b)為(a)中之PWM搭載型驅動單元之內部構成例之概略圖。
圖2(a)(b)表示圖1之致能檢測電路之個別不同構成例之概略圖。
圖3表示圖1之致能檢測電路之詳細構成例之概略圖。
圖4表示圖3之高阻抗檢測電路之動作例之波形圖。
圖5表示本發明第2實施形態之電源裝置中，其包含之致能檢測電路(高阻抗檢測電路)之構成例之電路圖。
圖6表示圖5之高阻抗檢測電路之動作例之波形圖。
圖7表示本發明第3實施形態之電源裝置中，其構成之一例之概略圖。
圖8表示圖7之動作例之波形圖。
圖9(a)(b)表示以圖7為前提檢討之個別不同構成例之概略圖。
圖10表示使用圖9(a)之構成例時之第1問題之說明圖。
圖11表示使用圖9(a)之構成例時之第2問題之說明圖。
圖12表示本發明第4實施形態之電源裝置中，其構成之一例之概略圖。
圖13表示本發明第5實施形態之電源裝置中，其構成之一例之概略圖。
圖14表示圖13中之PWM搭載型驅動單元之詳細構成例之方塊圖。
圖15表示使用圖13及圖14之構成例時，通常時之概略動作例之波形圖。
圖16表示圖14之PWM搭載型驅動單元之外型例之平面圖。
圖17(a)表示圖16之Y1-Y1’間之構造例之斷面圖，(b)表示圖16之X1-X1’間之構造例之斷面圖。
圖18表示於圖14被形成有高側之功率電晶體的半導體晶片之元件構造例之斷面圖。
圖19表示將圖13之電源裝置安裝於配線基板時之構成例，(a)表示配線基板之配線層之一部分之斷面圖，(b)表示(a)之各配線層之佈局例之平面圖。
圖20表示將圖13之電源裝置安裝於配線基板時之構成例，(a)表示配線基板之配線層之一部分之斷面圖，(b)表示(a)之各配線層之佈局例之平面圖。
圖21(a)(b)表示補足圖7、12之電路圖。
圖22表示作為本發明前提被檢討之電源裝置，(a)表示構成例之概略圖，(b)表示(a)之驅動單元之內部構成例之概略圖。
圖23表示作為圖19之比較例，使用圖22之構成例時之配線基板之構成例。
圖24表示作為圖20之比較例，使用圖22之構成例時之配線基板之構成例。
圖25表示作為本發明前提被檢討之另一電源裝置，(a)表示構成例之概略圖，(b)表示(a)之PWM搭載型驅動單元之內部構成例之概略圖。
圖26表示作為圖19之比較例，使用圖25之構成例時之配線基板之構成例。
圖27表示作為圖20之比較例，使用圖25之構成例時之配線基板之構成例。
ACU．．．類比輔助單元
CCTLU．．．共通控制單元
CLK[1]～CLK[n]．．．時脈信號
DRVh、DRV1．．．驅動器電路
EA．．．誤差放大器電路
EB．．．誤差匯流排
EN[n]．．．致能信號
ENDET．．．致能檢測電路
EO．．．誤差放大信號
FB．．．輸出電壓檢測信號
L[1]～L[n]．．．電感器
LGC．．．控制邏輯電路
LOD．．．負載
PSIP[1]～PSIP[n]．．．PWM搭載型驅動單元
PWM．．．PWM信號
MCU．．．微控制器單元
PWM_CTL．．．PWM控制電路
QH、QL．．．功率電晶體
SW[n]．．．開關信號
VIN．．．輸入電源電壓
VO(FB)．．．輸出電源節點
GND．．．接地電源電壓
PN2．．．外部端子
CLK_S．．．內部時脈信號
Cld．．．容量

Claims (19)

  1. 一種半導體裝置，其特徵為具備：第1電晶體及第2電晶體，其分別構成DC/DC轉換器之高側(high-side)電晶體及低側(low-side)電晶體；第1檢測電路，被輸入具有第1頻率及第1相位之第1控制信號，用於判斷上述第1控制信號之電壓狀態，對應於該判斷結果而產生第1內部控制信號及第1致能信號；及PWM控制電路，在上述第1致能信號為活化狀態時依據上述第1內部控制信號藉由PWM控制來驅動上述第1及第2電晶體，在上述第1致能信號為非活化狀態時將上述第1及第2電晶體同時固定於OFF(非導通)狀態。
  2. 如申請專利範圍第1項之半導體裝置，其中在上述DC/DC轉換器之輸出端子，被電連接有配置於上述半導體裝置外部之電感器。
  3. 如申請專利範圍第1項之半導體裝置，其中上述第1檢測電路，係具有：第1位準設定電路，用於將上述第1控制信號呈高阻抗狀態時之電壓位準，設定成為高位準與低位準間之中間位準；及第1比較器電路，用於檢測上述中間位準；及第1緩衝器電路，其對應於上述第1比較器電路之輸出而輸出上述第1內部控制信號；上述第1致能信號，在上述第1比較器電路檢測出上述中間位準時係被設為非活化狀態；上述第1緩衝器電路，在上述第1致能信號為非活化狀態時係將上述第1內部控制信號固定於高位準或低位準，在上述第1致能信號為活化狀態時係藉由再度驅動上述第1控制信號而輸出上述第1內部控制信號。
  4. 如申請專利範圍第3項之半導體裝置，其中上述第1位準設定電路係具備：第1電阻分壓電路，其藉由較上述第1電源電壓小的第2電源電壓與接地電源電壓之間之電阻分壓，來設定上述中間位準；被串聯插入於上述第1電阻分壓電路的第1開關；上述第1開關，在上述第1致能信號被設為非活化狀態時係被控制成為OFF。
  5. 如申請專利範圍第3項之半導體裝置，其中上述半導體裝置，係另具備：第1偏壓電流產生電路，用於產生包含上述PWM控制電路之各內部電路必要之偏壓電流；上述第1偏壓電流產生電路，在上述第1致能信號被設為非活化狀態時係停止上述偏壓電流之一部分或全部之產生。
  6. 如申請專利範圍第1項之半導體裝置，其中上述半導體裝置，係藉由1個半導體封裝予以實現。
  7. 如申請專利範圍第6項之半導體裝置，其中上述半導體裝置，係具備第1外部端子，其由外部被輸入誤差放大信號；上述第1控制信號為時脈信號，上述PWM控制電路，係以流入上述第1電晶體之電流作為第1電流檢測信號予以檢測，藉由比較上述第1電流檢測信號與上述誤差放大信號來決定上述PWM控制之工作。
  8. 如申請專利範圍第7項之半導體裝置，其中上述半導體裝置，係另具有：第1電壓檢測電路，在上述第1電源電壓高於特定電壓時將第1電壓檢測信號設為活化狀態；及第1開關，在上述第1電壓檢測信號被設為非活化狀態時係被控制成為ON(導通)，而將上述第1外部端子連接於固定電壓，在上述第1電壓檢測信號被設為活化狀態時係被控制成為OFF，而將上述第1外部端子與上述固定電壓間之連接予以切離；上述PWM控制電路，係更進一步，在上述第1電壓檢測信號被設為活化狀態時係對應於上述第1控制信號藉由PWM控制來驅動上述第1電晶體之ON/OFF。
  9. 一種電源裝置，其特徵為具備：共通控制單元，用於輸出具有第1頻率及第1相位之第1控制信號，及具有上述第1頻率以及和上述第1相位不同之第2相位之第2控制信號；第1驅動單元，其接受上述第1控制信號而動作；及第2驅動單元，其接受上述第2控制信號而動作；上述共通控制單元，係具備將上述第1及第2控制信號之電壓狀態，分別固定於特定狀態之機能；上述第1驅動單元，係具有：第1高側電晶體，在被控制為ON時，係對於外部一端被連接於輸出電源節點的第1電感器供給能量；第1低側電晶體，在被控制為ON時，係用於形成上述第1電感器之輸出電流之電流路徑；第1檢測電路，被輸入上述第1控制信號，用於判斷上述第1控制信號之電壓狀態，對應於該判斷結果而產生第1內部控制信號及第1致能信號；及第1PWM控制電路，在上述第1致能信號為活化狀態時依據上述第1內部控制信號藉由PWM控制來驅動上述第1高側電晶體及第1低側電晶體，在上述第1致能信號為非活化狀態時將上述第1高側電晶體及第1低側電晶體同時固定於OFF狀態；上述第2驅動單元，係具有：第2高側電晶體，在被控制為ON時，係對於外部一端被連接於上述輸出電源節點的第2電感器供給能量；第2低側電晶體，在被控制為ON時，係用於形成上述第2電感器之輸出電流之電流路徑；第2檢測電路，被輸入上述第2控制信號，用於判斷上述第2控制信號之電壓狀態，對應於該判斷結果而產生第2內部控制信號及第2致能信號；及第2PWM控制電路，在上述第2致能信號為活化狀態時依據上述第2內部控制信號藉由PWM控制來驅動上述第2高側電晶體及第2低側電晶體，在上述第2致能信號為非活化狀態時將上述第2高側電晶體及第2低側電晶體同時固定於OFF狀態。
  10. 如申請專利範圍第9項之電源裝置，其中上述共通控制單元，係具備將上述第1及第2控制信號之電壓狀態，分別固定於高阻抗狀態之機能；上述第1檢測電路，係包含：第1位準設定電路，用於將上述第1控制信號呈上述高阻抗狀態時之電壓位準，設定成為高位準與低位準間之中間位準；第1比較器電路，用於檢測上述中間位準；及第1緩衝器電路，其對應於上述第1比較器電路之輸出而輸出上述第1內部控制信號；上述第2檢測電路，係包含：第2位準設定電路，用於將上述第2控制信號呈上述高阻抗狀態時之電壓位準，設定成為上述中間位準；第2比較器電路，用於檢測上述中間位準；及第2緩衝器電路，其對應於上述第2比較器電路之輸出而輸出上述第2內部控制信號；上述第1致能信號，在上述第1比較器電路檢測出上述中間位準時係被設為非活化狀態；上述第1緩衝器電路，在上述第1致能信號被設為非活化狀態時係將上述第1內部控制信號固定於高位準或低位準，在上述第1致能信號被設為活化狀態時係藉由再度驅動上述第1控制信號而輸出上述第1內部控制信號；上述第2致能信號，在上述第2比較器電路檢測出上述中間位準時係被設為非活化狀態；上述第2緩衝器電路，在上述第2致能信號被設為非活化狀態時係將上述第2內部控制信號固定於高位準或低位準，在上述第2致能信號被設為活化狀態時係藉由再度驅動上述第2控制信號而輸出上述第2內部控制信號。
  11. 如申請專利範圍第10項之電源裝置，其中上述第1位準設定電路係具備：第1電阻分壓電路，其藉由電源電壓與接地電源電壓之電阻分壓，來設定上述中間位準；及被串聯連接於上述第1電阻分壓電路的第1開關；上述第2位準設定電路係具備：第2電阻分壓電路，其藉由上述電源電壓與上述接地電源電壓之電阻分壓，來設定上述中間位準；及被串聯插入於上述第2電阻分壓電路的第2開關；上述第1開關，在上述第1致能信號被設為非活化狀態時係被控制成為OFF；上述第2開關，在上述第2致能信號被設為非活化狀態時係被控制成為OFF。
  12. 如申請專利範圍第9項之電源裝置，其中上述共通控制單元、上述第1驅動單元、以及上述第2驅動單元，係分別藉由不同之半導體封裝予以實現，被安裝於同一配線基板上。
  13. 如申請專利範圍第12項之電源裝置，其中上述第1及第2控制信號分別為第1及第2時脈信號；上述共通控制單元，係另具備：誤差放大電路，其以事先設定之設定電壓為基準而將上述輸出電源節點之電壓予以放大，以該放大結果作為誤差放大信號而共通輸出至上述第1及第2驅動單元；上述第1PWM控制電路，係以流入上述第1高側電晶體之電流作為第1電流檢測信號予以檢測，藉由比較上述第1電流檢測信號與上述誤差放大信號來決定上述PWM控制之工作；上述第2PWM控制電路，係以流入上述第2高側電晶體之電流作為第2電流檢測信號予以檢測，藉由比較上述第2電流檢測信號與上述誤差放大信號來決定上述PWM控制之工作。
  14. 如申請專利範圍第9項之電源裝置，其中上述第1驅動單元係另具備：第1偏壓電流產生電路，用於產生包含上述第1PWM控制電路之各內部電路必要之偏壓電流；上述第1偏壓電流產生電路，在上述第1致能信號被設為非活化狀態時係停止上述偏壓電流之一部分或全部之產生；上述第2驅動單元係另具備：第2偏壓電流產生電路，用於產生包含上述第2PWM控制電路之各內部電路必要之偏壓電流；上述第2偏壓電流產生電路，在上述第2致能信號被設為非活化狀態時係停止上述偏壓電流之一部分或全部之產生。
  15. 一種電源裝置，其特徵為具備：第1驅動單元，其被輸入具有第1頻率及第1相位之第1控制信號；第2驅動單元，其被輸入具有上述第1頻率及和上述第1相位不同之第2相位的第2控制信號；共通控制單元，用於控制上述第1及第2驅動單元；及匯流排，用於共通連接上述第1驅動單元、上述第2驅動單元以及上述共通控制單元；上述第1驅動單元，係具有：第1電晶體，在被控制為ON時，係在外部所輸入之第1電源電壓、與於外部一端被連接於輸出電源節點的第1電感器之間形成電流路徑；第1電壓檢測電路，在上述第1電源電壓高於特定電壓時將第1電壓檢測信號設為活化狀態；第1PWM控制電路，在上述第1電壓檢測信號為活化狀態時依據上述第1控制信號對上述第1電晶體之ON/OFF進行PWM控制；及第1開關，在上述第1電壓檢測信號被設為非活化狀態時係被控制成為ON，而將上述匯流排連接於固定電壓，在上述第1電壓檢測信號被設為活化狀態時係被控制成為OFF，而將上述匯流排與上述固定電壓間之連接予以切離；上述第2驅動單元，係具有：第2電晶體，在被控制為ON時，係在外部所輸入之上述第1電源電壓、與於外部一端被連接於輸出電源節點的第2電感器之間形成電流路徑；第2電壓檢測電路，在上述第1電源電壓高於特定電壓時將第2電壓檢測信號設為活化狀態；第2PWM控制電路，在上述第2電壓檢測信號為活化狀態時依據上述第2控制信號對上述第2電晶體之ON/OFF進行PWM控制；及第2開關，在上述第2電壓檢測信號被設為非活化狀態時係被控制成為ON，而將上述匯流排連接於上述固定電壓，在上述第2電壓檢測信號被設為活化狀態時係被控制成為OFF，而將上述匯流排與上述固定電壓間之連接予以切離；上述共通控制單元係具有：位準設定電路，用於將上述第1及第2開關為OFF時之上述匯流排之電壓位準，設定成為和上述固定電壓不同之匯流排設定電壓；及匯流排判斷電路，以上述固定電壓與上述匯流排設定電壓之間之電壓值作為基準電壓，而判斷上述匯流排之電壓位準是否位於上述固定電壓側或上述匯流排設定電壓側，在位於上述匯流排設定電壓側時係將共通電壓檢測信號設為活化狀態。
  16. 如申請專利範圍第15項之電源裝置，其中上述共通控制單元，係依據第2電源電壓而動作，另外具備：誤差放大電路，其以事先設定之設定電壓為基準而將上述輸出電源節點之電壓予以放大，以該放大結果作為誤差放大信號而輸出至上述匯流排；及軟起動控制電路，用於進行使上述誤差放大信號之電壓位準緩緩上升之軟起動控制；上述軟起動控制電路，係接受上述共通電壓檢測信號之由非活化狀態遷移至活化狀態，而開始上述軟起動控制；上述固定電壓為接地電源電壓，上述位準設定電路，係將上述誤差放大電路之最小輸出電壓設為較上述接地電源電壓為高而予以實現。
  17. 如申請專利範圍第16項之電源裝置，其中上述誤差放大電路，係具有：偏壓電流源，其設於連接於上述匯流排之第1節點與上述第2電源電壓間之路徑上；及第1電阻，設於上述第1節點與上述接地電源電壓間之路徑上，具有對應於上述匯流排設定電壓之電阻值。
  18. 如申請專利範圍第16項之電源裝置，其中上述共通控制單元，係另外具備：第3電壓檢測電路，在上述第2電源電壓高於特定電壓時將第3電壓檢測信號設為活化狀態；上述軟起動控制電路，係對應於上述第3電壓檢測信號之由非活化狀態遷移至活化狀態之時序，與上述共通電壓檢測信號之由非活化狀態遷移至活化狀態之時序之中較慢之遷移時序，而開始上述軟起動控制。
  19. 如申請專利範圍第16項之電源裝置，其中上述共通控制單元、上述第1驅動單元、以及上述第2驅動單元，係分別藉由不同之半導體封裝予以實現，被安裝於同一配線基板上。
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