CN102055329A - 半导体器件和电源器件 - Google Patents

Abstract

本发明涉及半导体器件和电源器件。使用多相系统实现电源器件的小型化。电源器件包括例如公共控制单元、多个装备有PWM的驱动单元以及多个电感器。公共控制单元向装备有PWM的驱动单元输出相位分别不同的时钟信号。时钟信号的电压状态可分别单独控制。例如，能够使时钟信号为高阻抗状态。在这种情况中，装备有PWM的驱动单元检测到该高阻抗状态并停止其自己的操作。因而可以在不使用另一使能信号等的情况下任意地设定多相中的相数。

Description

半导体器件和电源器件

相关申请的交叉引用

这里通过参考引入2009年10月30日提交的日本专利申请No.2009-249704的全部公开内容，包括说明书、附图和摘要。

技术领域

本发明涉及半导体器件和使用该半导体器件的电源器件，并且涉及例如可有效应用于将高电压转换成低电压的开关电源器件的技术。

背景技术

例如在专利文献1(日本未审专利公开No.2008-17620)(参照图1(a)和图1(b)以及图2(a)和图2(b))中已经描述了如下的半导体器件，其中将功率MOSFET、用于驱动该功率MOSFET的驱动电路以及用于向该驱动电路传送开关控制信号的控制电路安装在一个封装中。该半导体器件能够进行多相操作(参照图15)。

在专利文献2(日本未审专利公开No.2006-50891)(参照图1(a)和图1(b))中已经描述了如下的多相DC/DC转换器器件，其使用多个转换器控制IC将功率以彼此分别不同的相位供给到负载。

发明内容

例如均由例如个人计算机(以下描述为“PC”)所代表的各种类型的电子装置和电气设备分别装备有AC/DC转换器(例如，ATX电源)，该AC/DC转换器从用作商业电源的交流电压(例如100V等)生成希望的直流电压(例如，12V、5V、3.3V等)。笔记本尺寸的PC等由电池供给有特定值的直流电压。在PC等中采用的各种半导体部件需要稳定的电源电压并且根据具体情况需要多个电源电压值。因此，通过降压非绝缘型DC/DC转换器(降压转换器)将AC/DC转换器或电池生成的电压转换成预定电压(例如1.0V等)和稳定电压，再转而将其供给到各种半导体部件。这些通常称为POL(负载点)转换器等。在例如PC的情况下，将其安装在如母板或各种扩展板(图形板等)的PCB(印刷电路板)之上的各种电路单元(CPU(中央处理单元)、GPU(图形处理单元)、存储器等)的附近。

近来随着各种半导体部件的电压减小及其加速化，在这种降压转换器中对于电流的增加、快速响应以及稳定化的需求日益增加。为了满足这样的需求，如在专利文献1和专利文献2等中所示已经使用用于以彼此分别不同的相位从多个电感器向公共电容器供给电荷的多相技术。由于在使用多相技术的情况下随着相数增加原则上纹波电压降低，并且负载电流量可以以分散形式从每个电感器供给，因此应对电流的增加也变得容易。由于可以使每个电感器的值低，所以也可以应对快速响应。

然而问题在于，当使用多相技术时，构成降压转换器的部件的数目增加，并且随着这种增加，相应部件之间的布线的数目增加。图22(a)和图22(b)示出了作为本发明前提讨论的电源器件，其中图22(a)是示出了其构造例子的示意图，而图22(b)是示出了图22(a)中的驱动单元DRIC’的内部构造例子的示意图。图22(a)中所示的电源器件包括PWM(脉宽调制)控制单元PWMCTLU、多个(这里为六个)驱动单元DRIC’[1]至DRIC’[6]、多个电感器L[1]至L[6]、电阻器R[1]至R[6]以及电容器C[1]至C[6]。

PWM控制单元PWMCTLU向相应的驱动单元DRIC’[n]输出PWM信号PWM[n]和使能信号EN[n](其中n＝1至6)。这里，PWM信号PWM[n]和PWM[n+1]的相位彼此相差60°。如图22(b)中所示，驱动单元DRIC’[n]包括控制逻辑LGCa、驱动器DRVh和DRVl以及功率晶体管QH和QL。这里功率晶体管QH和QL使用N型功率MOSFET(金属氧化物半导体场效应晶体管)。功率晶体管QH分别具有耦合到输入电源电压VIN(例如12V等)的漏极、耦合到驱动器DRVh的栅极以及耦合到外部端子(输出端子)PN2(SW[n])的源极。功率晶体管QL分别具有耦合到外部端子PN2(SW[n])的漏极、耦合到驱动器DRVl的栅极以及耦合到接地电源电压GND的源极。控制逻辑LGCa响应于对应的PWM信号PWM[n]来经由驱动器DRVh驱动功率晶体管QH，并且根据PWM信号PWM[n]的互补信号来经由驱动器DRV1驱动功率晶体管QL。

每个电感器L[n]的一端共同耦合到输出电源节点VO，并且另一端耦合到用作用于生成开关信号SW[n]的端子的外部端子(输出端子)PN2。因此，相应的驱动单元DRIC’[n]根据PWM信号PWM[n]以彼此分别不同的相位向它们自己对应的电感器L[n]供给能量，并在其供给的情况下根据六个相位的PWM操作生成在输出电源节点VO处的预定电源(例如，1V的电压)。对应于各种电路单元的负载LOD由输出电源节点VO的电源驱动。另一方面，流过每个电感器L[n]的电流通过串联耦合在电感器L[n]两端的电阻器R[n]和电容器C[n]来检测，并作为一对电流检测信号CS[n](+/-)反馈给PWM控制单元PWMCTLU。PWM控制单元PWMCTLU接收该对电流检测信号CS[n](+/-)以及从输出电源节点VO反馈的输出电压检测信号FB，并在考虑每个电感器L[n]处的电流平衡的情况下控制每个PWM信号PWM[n]的占空比。

就功率转换效率等而言，希望装备有这种多相功能的电源器件以如下方式构造，即相数可以根据负载LOD上的功率消耗而改变。因此，PWM控制单元PWMCTLU向其对应的驱动单元DRIC’[n]输出使能信号EN[n]以由此实现相数的设定。例如，当使得使能信号EN[1]、EN[3]和EN[5]激活时，通过驱动单元DRIC’[1]、DRIC’[3]和DRIC’[5]执行三相(0°、120°、240°)的PWM操作。

当这里使用如图22(a)和图22(b)中所示的电源器件时，如从图22(a)所理解到的那样，每个相位需要四个(PWM[n]、EN[n]和CS[n](+/-))布线。在例如6相(n＝6)的情况中需要24个布线，而在8相(n＝8)的情况中需要32个布线。因此考虑使用通过示例的方式在图25(a)和图25(b)中示出的电源器件来减少布线数目。图25(a)和图25(b)示出了作为本发明前提讨论的另一电源器件，其中图25(a)是示出了其构造例子的示意图，而图25(b)是示出了图25(a)中的装备有PWM的驱动单元PSIP’的内部构造例子的示意图。

图25(a)中所示的电源器件包括微控制器单元MCU、模拟配套单元ACU、多个(这里为六个)装备有PWM的驱动单元PSIP’[1]至PSIP’[6]以及多个电感器L[1]至L[6]。微控制器单元MCU向装备有PWM的驱动单元PSIP’[n]输出时钟信号CLK[n]和使能信号EN[n](其中n＝1至6)。这里，时钟信号CLK[n]和CLK[n+1]的相位彼此相差60°。模拟配套单元ACU装备有误差放大器EA，该误差放大器EA通过误差总线EB向相应的装备有PWM的驱动单元PSIP’[n]输出公共误差放大器信号EO。

如图25(b)中所示，每个装备有PWM的驱动单元PSIP’[n]包括PWM控制器PWM_CTL、控制逻辑LGCb、驱动器DRVh和DRVl以及功率晶体管QH和QL。PWM控制器PWM_CTL根据峰值电流控制系统使用时钟信号CLK[n]、误差放大器信号EO以及其自己内部所检测的电流信号来生成PWM信号PWM[n]。控制逻辑LGCb以与图22(a)和图22(b)的控制逻辑LGCa类似的方式使用PWM信号PWM[n]通过驱动器DRVh和DRVl驱动功率晶体管QH和QL，并由此驱动外部端子(输出端子)PN2(SW[n])。因而，以与图22(a)和图22(b)类似的方式，装备有PWM的驱动单元PSIP’[n]根据PWM信号PWM[n]以不同的相位分别向它们自己对应的电感器L[n]供给能量，并分别通过与能量的供给相关联的六相PWM操作在输出电源节点VO处生成预定电源。在输出电源节点VO的电压作为输出电压检测信号FB反馈给模拟配套单元ACU，该输出电压检测信号FB通过误差放大器EA反映到误差放大器信号EO中。

与图22(a)和图22(b)中所示的电源器件相比，当使用如图25(a)和图25(b)中所示的电源器件时，由于相应的装备有PWM的驱动单元PSIP’[n]检测它们内部的电流信号并生成PWM信号PWM[n]，所以图22(a)和图22(b)中的电阻器R[n]、电容器C[n]和电流检测信号CS[n](+/-)变得不必要。然而，以与图22(a)和图22(b)类似的方式，仍然需要针对每个相位设定的使能信号EN[n]。因此，在图25(a)中所示的构造中，需要每个相位两个(CLK[n]和EN[n])布线以及除此之外的各相位共同的一个布线(误差总线EB)。例如，在六相(n＝6)的情况中需要十三个布线，并且在八相(n＝8)的情况中需要十七个布线。

与图22(a)和图22(b)相比，以此方式使用如图25(a)和图25(b)中所示的这种电源器件使得布线数目可以在某种程度上减少。然而，由用作负载的电路单元所消耗或者用掉的功率往往随着速度的提高增加得越来越多。另一方面，印刷电路板(PCB)等的安装面积往往随着电气设备(特别是笔记本尺寸的PC、各种移动设备等)的小型化减少得越来越多。尽管相数的增加然后可以应对功率消耗的增加，但PCB上的布局由此变得日益困难。因此，即使如图25(a)和图25(b)中所示的电源器件也无法充分地满足对于布线数目的需求。

具体而言，假设在印刷电路板(PCB)上分配给电源器件的安装面积受到限制，例如出现以下问题。首先，布线图案的本身布局随着布线数目的增加变得困难。其次，PCB上功率平面(例如，接地电源电压GND和输出电源节点VO)的面积随着布线数目的增加受到限制。由于在这种情况下每个功率平面(典型地为Cu布线)的电阻值增加，所以出现功率转换效率的降低。此外，由于使每个辐射图案的面积变小，所以出现所生成的热的增加。第三，由于多个布线图案在PCB上彼此并行延伸很长，所以生成诸如布线相互串扰等的噪声。

因此，特别对于多相电源器件很重要的是，尽可能地减少每个相位的布线数目。除了这种安装问题的角度之外，即使从器件成本的角度而言，特别是对于需要与相数对应数目的驱动单元DRIC’[n]和装备有PWM的驱动单元PSIP’[n]，也期望减少在封装中采用的管脚的数目。

因此，本发明的一个目的在于使用多相系统实现电源器件的小型化。顺便提及，从本说明书和附图的描述中，本发明的上述、其他目的和新颖特征将变得显而易见。

本申请中公开的发明的示例性实施例的概要将简要说明如下：

根据本实施例的电源器件包括公共控制单元和以多相形式向相应电感器供给能量的多个驱动单元。该公共控制单元将以彼此分别不同的相位转变的控制信号输出到驱动单元。每个驱动单元包括向其对应的电感器供给能量的功率晶体管、对该功率晶体管进行PWM控制的PWM控制电路以及检测电路。该检测电路响应于控制信号确定从公共控制单元输出的控制信号的电压状态并由此生成内部控制信号和使能信号。可以希望电压状态为例如高阻抗状态。在一些情况中，电压状态可以为高电平固定或低电平固定。例如当通过检测电路检测到高阻抗状态时，检测电路去激活使能信号并将内部控制信号固定到高电平或低电平。当去激活使能信号时，PWM控制电路将功率晶体管固定为截止。当激活使能信号时，PWM控制电路根据内部控制信号对功率晶体管进行PWM控制。

使用这种构造使得使能信号与变为PWM控制基础的信号(例如，根据具体情况的时钟信号或PWM信号)可以一起通过一个控制信号传送。也就是，在其中已经去激活使能信号的每个驱动单元能够任意地改变多相中的相数来停止PWM控制操作的同时，可以通过较少数目的布线来实现在公共控制单元与每个驱动单元之间传导的功能。因而可以实现电源器件的小型化。

在根据本实施例的电源器件中，公共控制单元装备有误差放大器电路。从误差放大器电路输出的误差放大器信号通过公共总线供给到每个驱动单元。各驱动单元基于误差放大器信号确定PWM控制的占空比。驱动单元也装备有电压检测电路，其检测供给到每个功率晶体管的电源电压是否已经达到预定电压。这里在启动电源电压的操作时，如果用于公共控制单元的电源电压在供给到每个驱动单元的电源电压之前上升，则公共控制单元以如下方式控制驱动单元，即，使驱动单元通过误差放大器电路执行所谓的软启动操作。然而，当供给到每个驱动单元的电源电压在该阶段不上升时，软启动操作不起作用。因此，使用公共总线构建连线逻辑电路，该连线逻辑电路输入来自位于每个驱动单元中的电压检测电路的电压检测信号。

因而，公共控制单元在用于所有驱动单元的电源电压已经上升时可以启动软启动操作。顺便提及，例如当不使用这样的连线逻辑电路时，需要通过它们对应的布线上拉或引出电压检测信号，因而造成布线数目的增加。然而，使用连线逻辑电路使得这种情况可以避免。因而可以实现电源器件的小型化。

将简要说明本申请中公开的发明的示例性实施例所获得的有益效果。可以改善使用多相系统的电源器件和半导体器件的特性，并且特别是可以实现其小型化。

附图说明

图1(a)和图1(b)示出了根据本发明第一实施例的电源器件，其中图1(a)是图示了其构造例子的示意图，而图1(b)是描绘了图1(a)中的装备有PWM的驱动单元的内部构造例子的示意图；

图2(a)和图2(b)分别是示出了图1(a)和图1(b)中所示的使能检测器的各自不同构造例子的图；

图3是示出了图1(a)和图1(b)的每一个中所示的使能检测器的详细构造例子的电路图；

图4是示出了图3中所示的高阻抗检测器的操作例子的波形图；

图5是图示了根据本发明第二实施例的电源器件中包括的使能检测器(高阻抗检测器)的构造例子的电路图；

图6是示出了图5中所示的高阻抗检测器的操作例子的波形图；

图7是图示了根据本发明第三实施例的电源器件的构造的一个例子的示意图；

图8是描绘了图7的操作例子的波形图；

图9(a)和图9(b)是示出了作为图7的前提讨论的彼此分别不同的构造例子的图；

图10是用于说明在使用图9(a)的构造例子的情况下的第一问题的图；

图11是用于说明在使用图9(a)的构造例子的情况下的第二问题的图；

图12是示出了根据本发明第四实施例的电源器件的构造的一个例子的示意图；

图13是图示了根据本发明第五实施例的电源器件的构造的一个例子的示意图；

图14是描绘了图13中所示的装备有PWM的驱动单元的详细构造例子的框图；

图15是示出了在其中使用图13和图14的构造例子的通常情况下的示意性操作例子的波形图；

图16是图示了图14中所示的装备有PWM的驱动单元的外形例子的平面图；

图17(a)是示出了在图16的Y1和Y1’之间所取的结构的例子的横截面图，且图17(b)是示出了在图16的X1和X1’之间所取的结构的例子的横截面图；

图18是示出了图14中的形成有高侧功率晶体管的半导体芯片的器件结构例子的横截面图；

图19(a)和图19(b)示出了在图13的电源器件安装在印刷电路板之上的情况下所取的构造例子，其中图19(a)是示出了在印刷电路板处的布线层部分的横截面图，而图19(b)是示出了图19(a)中所示相应布线层的布局例子的平面图；

图20(a)和图20(b)示出了在图13的电源器件安装在印刷电路板之上的情况下所取的构造例子，其中图20(a)是示出了在印刷电路板处的布线层部分的横截面图，而图20(b)是示出了图20(a)中所示相应布线层的布局例子的平面图；

图21(a)和图21(b)是用于分别补充图7和图12的电路图；

图22(a)和图22(b)示出了作为本发明前提讨论的电源器件，其中图22(a)是示出了其构造例子的示意图，且图22(b)是示出了图22(a)中所示驱动单元的内部构造例子的示意图；

图23(a)和图23(b)作为图19(a)和图19(b)的比较例子示出了在使用图22(a)的构造例子的情况下印刷电路板的构造例子；

图24(a)和图24(b)作为图20(a)和图20(b)的比较例子示出了在使用图22(a)的构造例子的情况下印刷电路板的构造例子；

图25(a)和图25(b)示出了作为本发明前提讨论的另一电源器件，其中图25(a)是示出了其构造例子的示意图，且图25(b)是示出了图25(a)中所示装备有PWM的驱动单元的内部构造例子的示意图；

图26(a)和图26(b)作为图19(a)和图19(b)的比较例子示出了在使用图25(a)的构造例子的情况下印刷电路板的构造例子；以及

图27(a)和图27(b)作为图20(a)和图20(b)的比较例子示出了在使用图25(a)的构造例子的情况下印刷电路板的构造例子。

具体实施方式

在以下实施例中，为方便起见，在情况需要时通过划分成多个部分或者实施例来描述主题。然而，除非另外特别指出，否则这多个部分或者实施例彼此并非不相关。其中一个部分或者实施例必然是其他部分或者实施例中的一些或者全部部分或者实施例的修改、细节、补充说明等。在以下实施例中，当涉及到元件数目等(包括件数、数值、数量、范围等)时，其数目不限于特定数目，而是可以大于或者小于或者等于特定数目，除非另外特别指出且原则上认为明确限于该特定数目。

而且不必说，在以下实施例中采用的组件(包括元件或者因素步骤等)并不总是必需的，除非另外特别指出并且原则上认为明确必需。类似地，在以下实施例中，当涉及到组件等的形状、位置关系等时，它们将包括与其形状等基本相似或类似的形状等，除非另外特别指出并且原则上认为不明确如此。这类似地也适用于上述数值和范围。

构成实施例的相应功能块的电路元件并不受特别地限制，但通过CMOS(互补MOS晶体管)等的IC技术形成在如单晶硅的半导体衬底之上。顺便提及，当电路元件描述为MOSFET(金属氧化物半导体场效应晶体管)(或简称为MOS晶体管)时，非氧化物膜将不被排除作为栅极绝缘膜。

以下将基于附图详细地描述本发明的优选实施例。原则上，在用于描述实施例的所有附图中，相同参考标号分别附属于相同组件或者部件，并且它们的重复描述将省略。

第一实施例

图1(a)和图1(b)示出了根据本发明第一实施例的电源器件，其中图1(a)是示出了其构造例子的示意图，而图1(b)是示出了图1(a)中的装备有PWM的驱动单元PSIP[n]的内部构造例子的示意图。图1(a)中所示的电源器件包括微控制器单元MCU、模拟配套单元ACU、多个(这里为六个)装备有PWM的驱动单元PSIP[1]至PSIP[6]以及多个电感器L[1]至L[6]。

装备有PWM的驱动单元PSIP[1]至PSIP[6]例如分别通过分立的半导体封装实现。微控制器单元MCU和模拟配套单元ACU还可以分别通过分立的半导体封装实现或者通过一个半导体封装实现为公共控制单元CCTLU。当微控制器单元MCU和模拟配套单元ACU通过一个半导体封装实现时，它们也可以通过分立的半导体芯片形成并且之后通过所谓的SiP(系统级封装)技术安装在一个半导体封装中或者也可以通过一个半导体芯片形成以使其在一个封装中。这些半导体封装在诸如母板、各种扩展板(图形板等)的印刷电路板(PCB)之上安装于均用作负载LOD的各种电路单元(诸如CPU、GPU、存储器等)附近。

微控制器单元MCU向装备有PWM的驱动单元PSIP[n]输出时钟信号CLK[n](其中n＝1至6)。这里，时钟信号CLK[n]和CLK[n+1]彼此在相位上相差60°。模拟配套单元ACU装备有误差放大器EA，该误差放大器EA通过误差总线EB输出为相应的装备有PWM的驱动单元PSIP[n]所共用的误差放大器信号EO。如图1(b)中所示，每个PSIP[n]包括使能检测器ENDET、PWM控制器PWM_CTL、控制逻辑LGC、驱动器DRVh和DRVl以及晶体管(功率晶体管)QH和QL。

晶体管QH和QL分别对应于DC/DC转换器的高侧晶体管和低侧晶体管。因此这里使用N沟道MOSFET(功率MOSFET)。晶体管QH分别具有耦合到输入电源电压VIN(例如，12V等)的漏极、耦合到驱动器DRVh的栅极以及耦合到用作用来生成开关信号SW[n]的端子的外部端子(输出端子)PN2的源极。晶体管QL分别具有耦合到外部端子PN2(SW[n])的漏极、耦合到驱动器DRVl的栅极以及耦合到接地电源电压GND的源极。这里，耦合到高电压电源侧的晶体管定义为高侧晶体管，而耦合到低电压电源侧的晶体管定义为低侧晶体管。尽管稍后详细描述，但每个使能检测器ENDET从微控制器单元MCU接收时钟信号CLK[n]，根据该时钟信号CLK[n]的状态生成使能信号EN[n]，并生成内部时钟信号CLK_S[n]。每个PWM控制器PWM_CTL根据峰值电流控制系统使用内部时钟信号CLK_S[n]、误差放大器信号EO以及其本身内部检测的电流信号来生成PWM信号PWM[n]。控制逻辑LGC使用PWM信号PWM[n]通过驱动器DRVh驱动晶体管QH，并根据PWM信号PWM[n]的互补信号通过驱动器DRVl驱动晶体管QL。

这里，PWM控制器PWM_CTL在使能信号EN[n]处于激活状态时向控制逻辑LGC供给PWM信号PWM[n]，并且在使能信号EN[n]处于非激活状态时停止向控制逻辑LGC供给PWM信号PWM[n]。控制逻辑LGC在使能信号EN[n]处于激活状态时向晶体管QH和QL的每一个供给与PWM信号PWM[n]对应的开关信号，并且在使能信号EN[n]处于非激活状态时控制晶体管QH和QL二者都截止。此外，更希望PWM控制器PWM_CTL和控制逻辑LGC中的每一个都设置有在使能信号EN[n]处于非激活状态时将其本身转变为节电模式的功能。具体而言，例如提到有停止供给到其自己的内部电路的偏置电流的一部分或者全部以由此仅操作所需最少的电路的功能等。

每个电感器L[n]的一端共同耦合到输出电源节点VO，而另一端耦合到外部端子(输出端子)PN2(SW[n])。因而，相应的装备有PWM的驱动单元PSIP[n]根据PWM信号PWM[n]以彼此分别不同的相位向它们自己对应的电感器L[n]供给能量，并且与能量的供给相关联地通过最大六个相位的PWM操作在输出电源节点VO处生成预定电源(例如，1V的电压)。用作各种电路单元(诸如CPU、GPU、存储器等)的负载LOD耦合到输出电源节点VO。负载LOD以输出电源节点VO作为电源来操作。输出电源节点VO处的电压作为输出电压检测信号FB反馈给模拟配套单元ACU，而该输出电压检测信号FB通过误差放大器EA反映在误差放大器信号EO中。

图2(a)和图2(b)是示出了图1(a)和图1(b)中所示的使能检测器ENDET的各自不同构造例子的概念图。图2(a)中所示的使能检测器ENDET1包括中间电平(高阻抗)检测电路MJGE和控制缓冲器CTBUF1。中间电平检测电路MJGE在时钟信号CLK[n]的电压电平位于低(“L”)电平判决电压VTHl和高(“H”)电平判决电压VTHh之间时将使能信号EN[n]置于“L”电平(非激活状态)，而在其它时间将使能信号EN[n]置于“H”电平(激活状态)。中间电平检测电路MJGE例如可以使用两个比较器等来实现。控制缓冲器CTBUF1在使能信号EN[n]处于“H”电平时输出时钟信号CLK[n]作为内部时钟信号CLK_S[n]，并且在使能信号EN[n]处于“L”电平时将内部时钟信号CLK_S[n]固定为“L”电平(或者“H”电平)。

另一方面，图2(b)中所示的使能检测器ENDET2包括定时器TMR1和控制缓冲器CTBUF1。定时器TMR1例如在时钟信号CLK[n]在预定周期(大于时钟信号CLK[n]的周期)期间持续处于“H”或者“L”电平时将使能信号EN[n]设定为“L”电平(非激活状态)，而在其它时间将使能信号EN[n]设定为“H”电平(激活状态)。定时器TMR1例如可以通过模拟集成电路和用于确定其输出电压的比较器或者用于数字化地对“H”或者“L”电平周期进行计数的计数器等实现。控制缓冲器CTBUF1在使能信号EN[n]处于“H”电平时输出时钟信号CLK[n]作为内部时钟信号CLK_S[n]，并且在使能信号EN[n]处于“L”电平时将内部时钟信号CLK_S[n]固定为“L”电平(或者“H”电平)。顺便提及，与图2(b)的构造例子相比，图2(a)的构造例子的优点在于，不需要提供相对长周期的集成电路或者用于计数器的振荡器电路等。

这种使能检测器ENDET的设置对于图1(a)和图1(b)中每个相位的时钟信号的供给以及每个相位的使能信号的供给能够实现单一时钟信号CLK[n]的共享。作为例子，考虑其中例如使用图2(a)中所示的使能检测器ENDET1的情况。当图1(a)的微控制器单元MCU在特定周期期间向时钟信号CLK[2]、CLK[4]和CLK[6]输出中间电平时，通过使能检测器ENDET1将使能信号EN[2]、EN[4]和EN[6]在该周期期间分别置于非激活状态。在这种情况下，对应的装备有PWM的驱动单元PSIP[2]、PSIP[4]和PSIP[6]分别停止PWM开关操作，并且由此对应的装备有PWM的驱动单元PSIP[1]、PSIP[3]和PSIP[5]分别执行三个相位(0°、120°和240°)的PWM开关操作。在三相操作周期期间将装备有PWM的驱动单元PSIP[2]、PSIP[4]和PSIP[6]设定为节电模式能够实现整个电源器件的功率消耗的减少。

与上述在图25(a)和图25(b)中所示的构造例子相比，通过使用如上所述在图1(a)和图1(b)中所示的电源器件，可以进一步减少布线的数目。也就是，在图1(a)和图1(b)中所示的电源器件中，可以每个相位地提供一个布线(CLK[n])，并且除此之外，可以在相应相位之间共同地提供一个布线(误差总线EB)。例如，对于六个相位(n＝6)的情况七个布线是足够的，而对于八个相位(n＝8)的情况九个布线是足够的。因此，从例如以下观点而言，印刷电路板(PCB)上的布局变得容易。

第一，布线图案的布局随着布线数目的减少而变得容易。第二，由于能充分确保PCB上每个功率平面(例如，接地电源电压GND或者输出电源节点VO，通常为Cu布线)的面积，所以可以减小其电阻值并提高功率转换效率。由于还能充分确保每个辐射图案的面积，所以能够抑制所生成的热的增加。第三，可以减少PCB上诸如布线互相串扰等的噪声的生成。这些有益效果使得可以有利于相位数目的增加并且容易应对负载LOD上电流的增加、电气设备尺寸的减小等。此外，由于除了这种安装问题的角度之外即使从设备成本的角度也可以减少用于封装的管脚的数目，所以能够实现成本的降低。

图3是示出了在图1(a)和图1(b)的每一个中所示的使能检测器ENDET的详细构造例子的电路图。图3示出了包括在微控制器单元MCU中的时钟缓冲器CKBUF1的电路例子和包括在每个装备有PWM的驱动单元PSIP[n]中的图2(a)中所示使能检测器ENDET1的更具体实施的高阻抗检测器HZDET1的电路例子。微控制器单元MCU的时钟缓冲器CKBUF1用作所谓的钟控反相器电路，该钟控反相器电路包括PMOS晶体管MP1和MP2、NMOS晶体管MN1和MN2以及反相器IV1和IV2。PMOS晶体管MP1和MP2具有串联耦合在电源电压VCC(例如5V)和用于对应时钟信号CLK[n]的输出节点之间的源极-漏极通路。NMOS晶体管MN1和MN2具有串联耦合在接地电源电压GND和用于时钟信号CLK[n]的输出节点之间的源极-漏极通路。

主时钟信号CLK_M[n]和主时钟控制信号OFF_M[n]输入到时钟缓冲器CKBUF1。主时钟信号CLK_M[n]经由反相器IV1施加到晶体管MP2和MN2的栅极，而主时钟控制信号OFF_M[n]施加到PMOS晶体管MP1的栅极并经由反相器IV2施加到NMOS晶体管MN1的栅极。因此，当主时钟控制信号OFF_M[n]处于“L”电平时，从输出节点获得的时钟信号CLK[n]成为与主时钟信号CLK_M[n]对应的信号。当主时钟控制信号OFF_M[n]处于“H”电平时，时钟信号CLK[n]成为高阻抗电平。时钟信号CLK[n]的频率范围例如为从约100kHz到约1MHz。

另一方面，每个装备有PWM的驱动单元PSIP[n]中的高阻抗检测器HZDET1包括电阻器R1和R2、比较器CMPh和CMPl、与(AND)电路AD1、定时器TMR2以及置位/复位锁存器LTe1和LTc1。电阻器R1设置在用于来自微控制器单元MCU的时钟信号CLK[n]的输入的节点与电源电压VDD(例如5V)之间。电阻器R2设置在该输入节点与接地电源电压GND之间。电阻器R1和R2用来确定在时钟信号CLK[n]为高阻抗时的电压电平。尽管未特别限制，但R1＝R2＝约100kΩ。希望电阻器R1和R2的电阻值可以为高以降低功率消耗。此外，就输入容限而言，希望它们可以为R1＝R2以将高阻抗电平设定为约1/2·VDD的值。尽管未特别限制，但电阻器R1和R2可以通过例如形成在半导体芯片内的多晶硅等实现。

比较器CMPh具有“H”电平判决电压VTHh(例如4V)施加到的(+)输入节点和用于CLK[n]的输入节点耦合到的(-)输入节点。比较器CMPl具有“L”电平判决电压VTHl(例如1V)施加到的(-)输入节点和用于CLK[n]的输入节点耦合到的(+)输入节点。与电路AD1响应于比较器CMPh的输出以及CMPl的输出来执行与操作。在从与电路AD1输出的“H”电平在周期Tw期间持续的情况下，定时器TMR2输出“H”电平。周期Tw例如为大约50ns，并且对应于用于辨别输出确实为高阻抗电平(例如2.5V)的周期。也就是，它表示其间消除了正常操作时的时钟信号CLK[n]的切换周期(用于从“H”电平转变为“L”电平或者从“L”电平转变为“H”电平的周期)的周期。

置位/复位锁存器LTe1响应于来自定时器TMR2的“H”电平的输出而执行置位操作，并响应于来自比较器CMPh的“L”电平的输出而执行复位操作。置位/复位锁存器LTe1在完成置位操作时向使能信号EN[n]输出“L”电平，并且在完成复位操作时向使能信号EN[n]输出“H”电平。另一方面，置位/复位锁存器LTc1响应于来自比较器CMPh的“L”电平的输出而执行置位操作，并响应于来自比较器CMPl的“L”电平的输出而执行复位操作。置位/复位锁存器LTc1在执行置位操作的情况下向内部时钟信号CLK_S[n]输出“H”电平，并且在执行复位操作的情况下向内部时钟信号CLK_S[n]输出“L”电平。

图4是示出了图3中所示高阻抗检测器HZDET1的操作例子的波形图。在图3和图4中，其间置位/复位锁存器LTc1的置位输入(S)变为“H”电平(/S：“L”电平)的周期对应于其间时钟信号CLK[n]的电压电平超过“H”电平判决电压VTHh的周期，而其间置位/复位锁存器LTc1的复位输入(R)变为“H”电平(/R：“L”电平)的周期对应于其间时钟信号CLK[n]的电压电平低于“L”电平判决电压VTHl的周期。对于其间时钟信号CLK[n]的电压电平处于中间电平并且在预定周期(Tw)期间持续的周期，置位/复位锁存器LTe1的置位输入(S)变为“H”电平。其间置位/复位锁存器LTe1的复位输入(R)变为“H”电平(/R：“L”电平)的周期对应于其间时钟信号CLK[n]的电压电平超过“H”电平判决电压VTHh的周期。

因而，当如图4中S401标明的那样，针对其间主时钟控制信号OFF_M[n]处于“L”电平的周期输入与主时钟信号CLK_M[n]对应的时钟信号CLK[n]时，在时钟信号CLK[n]的电压电平随着时钟信号CLK[n]转变为“H”电平而超过“L”电平判决电压VTHl的情况下，从比较器CMP1输出“H”电平。响应于此，置位/复位锁存器LTc1的复位输入返回到“L”电平。此外，当时钟信号CLK[n]的电压电平超过“H”电平判决电压VTHh时，从比较器CMPh输出“L”电平。响应于此，置位/复位锁存器LTc1执行置位操作并且置位/复位锁存器LTe1执行复位操作。之后，当其电压电平随着时钟信号CLK[n]转变为“L”电平而低于“H”电平判决电压VTHh时，从比较器CMPh输出“H”电平，并且置位/复位锁存器LTc1的置位输入响应于此而返回到“L”电平。此外，当时钟信号CLK[n]的电压电平低于“L”电平判决电压VTHl时，从比较器CMPl输出“L”电平，并且置位/复位锁存器LTc1响应于此而执行复位操作。因而，时钟脉冲输出到内部时钟信号CLK_S[n]，并且“H”电平输出到使能信号EN[n](保持“H”电平)。

接下来，当如图4的S402所标明的那样，主时钟控制信号OFF_M[n]转变为“H”电平并且高阻抗电平(中间电平Vm)输入到时钟信号CLK[n]时，在时钟信号CLK[n]的电压电平随着时钟信号CLK[n]转变为中间电平Vm而超过“L”电平判决电压VTHl的情况下，从比较器CMPl输出“H”电平，从而置位/复位锁存器LTc1的复位输入返回到“L”电平。由于除非时钟信号CLK[n]的电压电平超过“H”电平判决电压VTHh否则比较器CMPh输出“H”电平，所以置位/复位锁存器LTe1在从比较器CMPl转变为“H”电平起经由与电路AD1和定时器TMR2过去周期Tw时执行置位操作。因此，使能信号EN[n]转变为“L”电平。置位/复位锁存器LTc1在比较器CMPh输出“H”电平的情况下不输出时钟脉冲。

随后，当如图4的S403标明的那样，主时钟控制信号OFF_M[n]转变为“L”电平时，在时钟信号CLK[n]的电压电平随着时钟信号CLK[n]转变为“L”电平而低于“L”电平判决电压VTHl的情况下，从比较器CMPl输出“L”电平。响应于此，置位/复位锁存器LTc1执行复位操作(保持复位状态)，并且经由与电路AD1和定时器TMR2使置位/复位锁存器LTe1的置位输入返回到“L”电平。

之后，当如图4中S404标明的那样，针对其间主时钟控制信号OFF_M[n]为“L”电平的周期输入与主时钟信号CLK_M[n]对应的时钟信号CLK[n]时，在时钟信号CLK[n]的电压电平随着时钟信号CLK[n]转变为“H”电平而超过“L”电平判决电压VTHl的情况下，从比较器CMPl输出“H”电平。响应于此，置位/复位锁存器LTc1的置位输入返回到“L”电平。此外，当时钟信号CLK[n]的电压电平超过“H”电平判决电压VTHh时，从比较器CMPh输出“L”电平。响应于此，置位/复位锁存器LTc1执行置位操作，并且置位/复位锁存器LTe1执行复位操作。之后，在时钟信号CLK[n]转变为“L”电平的情况下执行与上述在S401处类似的操作。因此，时钟脉冲输出到内部时钟信号CLK_S[n]，并且在置位/复位锁存器LTe1的复位操作情况下使能信号EN[n]转变为“H”电平。

以这种方式使用图3的高阻抗检测器HZDET1使得可以通过使用时钟信号CLK[n]的高阻抗状态生成使能信号EN[n]。通过如图4中所示的在使能信号EN[n]处于“L”电平的同时将内部时钟信号CLK_S[n]固定于“L”电平(或“H”电平)，图1(b)中所示的PWM控制器PWM_CTL不会造成其内部电路的信号转变并且提供功率节省。顺便提及，图3中所示的电路例子当然不限于此，而是可以按照各种方式进行修改。例如，比较器CPMh和CMPl可以用阈值电压适当调整的反相器来替代。此外，置位/复位锁存器LTe1和LTc1可以适当地修改，包含它们的输入/输出极性以及锁存器的种类。

如上所述使用根据第一实施例的电源器件典型地能够实现在减少布线数目的情况下使用多相系统来实现电源器件的小型化。

第二实施例

第二实施例将说明图3中所示高阻抗检测器HZDET1的修改。图5是示出了根据本发明第二实施例的电源器件中包括的使能检测器(高阻抗检测器)的构造例子的电路图。图5中所示的高阻抗检测器HZDET2包括电阻器R1和R2、阈值设定反相器IV_VTh和IV_VTl、反相器IV11至IV13、与电路AD11、或(OR)电路OR11、与非(NAND)电路ND11、定时器TMR3、置位/复位锁存器LTe2和LTc2以及NMOS晶体管MN12。

电阻器R1设置在用于来自微控制器单元MCU的时钟信号CLK[n]的输入的节点与电源电压VDD(例如5V)之间。电阻器R2的一端耦合到时钟信号CLK[n]的输入节点，而另一端耦合到NMOS晶体管MN12的漏极。NMOS晶体管MN12具有耦合到接地电源电压GND的源极和由使能信号EN[n]控制的栅极。阈值设定反相器IV_VTh具有图3中所示的“H”电平判决电压VTHh的阈值，并且响应于时钟信号CLK[n]执行反相操作。阈值设定反相器IV_VTl具有图3中所示的“L”电平判决电压VTHl的阈值，并且响应于时钟信号CLK[n]执行反相操作。

与电路AD11和或电路OR11二者都分别具有如下两个输入：一个是经由反相器IV11输入有阈值设定反相器IV_VTh的输出，而另一个是经由反相器IV12输入有阈值设定反相器IV_VTl的输出。与非电路ND11的两个输入中的一个是经由反相器IV11输入有阈值设定反相器IV_VTh的输出，另一个是经由反相器IV12输入有阈值设定反相器IV_VTl的输出。

定时器TMR3包括PMOS晶体管MP11、NMOS晶体管MN11、电阻器R3、反相器IV14和IV15、电容器C1以及单稳态脉冲电路(1PLS)。PMOS晶体管MP11分别具有耦合到电源电压VDD的源极、耦合到与非电路ND11的输出的栅极以及耦合到电阻器R3的一端的漏极。NMOS晶体管MN11分别具有耦合到接地电源电压GND的源极、耦合到与非电路ND11的输出的栅极以及耦合到电阻器R3的另一端的漏极。电容器C1耦合在电阻器R3的另一端与接地电源电压GND之间。从电阻器R3的另一端获得的信号经由反相器IV14和IV15输入到单稳态脉冲电路1PLS。单稳态脉冲电路1PLS在其检测到IV15的输出处的上升沿时一次输出具有预定时间(例如，20ns)的脉冲宽度的“H”脉冲。

尽管这里没有特别限制，但例如电阻器R3为75kΩ，电容器C1为2pF。在这种情况下，在ND11的输出保持在“L”电平的同时，反相器IV14的输入节点的电压以R3×C1(这里为150ns)的时间常数逐渐上升到电源电压VDD。当电压达到反相器IV14的阈值电压时，在反相器IV15的输出节点处出现上升沿。顺便提及，由于在时钟信号CLK[n]的电压电平变为大于“L”电平判决电压VTHl且小于“H”电平判决电压VTHh的中间电平的情况下与非电路ND11的输出变为“L”电平，所以仅当在特定周期期间中间电平持续时，定时器TMR3输出单稳态“H”脉冲。

置位/复位锁存器LTc2响应于从与电路AD11输出的“H”电平而执行置位操作，并响应于从或电路OR11输出的“L”电平而执行复位操作。置位/复位锁存器LTc2当其执行了置位操作时向内部时钟信号CLK_S[n]输出“H”电平，并当其执行了复位操作时向内部时钟信号CLK_S[n]输出“L”电平。另一方面，置位/复位锁存器电路LTe2响应于从定时器TMR3输出的“H”电平而执行置位操作，并响应于从或电路OR11输出的“L”电平而执行复位操作。置位/复位锁存器LTe2当其执行了置位操作时向使能信号EN[n]输出“L”电平，并当其执行了复位操作时向使能信号EN[n]输出“H”电平。

图6是示出了图5中所示的高阻抗检测器HZDET2的操作例子的波形图。首先，在图5中，其间置位/复位锁存器LTc2的置位输入(S)变为“H”电平的周期对应于其间时钟信号CLK[n]的电压电平超过“H”电平判决电压VTHh的周期，而其间置位/复位锁存器LTc2的复位输入(R)变为“H”电平(/R：“L”电平)的周期对应于其间时钟信号CLK[n]的电压电平低于“L”电平判决电压VTHl的周期。其间置位/复位锁存器LTe2的置位输入(S)变为“H”电平的周期对应于其间时钟信号CLK[n]的电压电平处于中间电平并且在其持续预定周期之后所取得的单稳态脉冲周期。其间置位/复位锁存器LTe2的复位输入(R)变为“H”电平(/R：“L”电平)的周期对应于其间时钟信号CLK[n]的电压电平低于“L”电平判决电压VTHl的周期。

因而，当如图6中S601标明的那样，针对其间主时钟控制信号OFF_M[n]处于“L”电平的周期输入与主时钟信号CLK_M[n]对应的时钟信号CLK[n]时，在时钟信号CLK[n]的电压电平随着时钟信号CLK[n]转变为“H”电平而超过“L”电平判决电压VTHl的情况下，置位/复位锁存器LTc2和LTe2的复位输入分别返回到“L”电平。此外，当时钟信号CLK[n]的电压电平超过“H”电平判决电压VTHh时，置位/复位锁存器LTc2执行置位操作。之后，当时钟信号CLK[n]的电压电平随着时钟信号CLK[n]转变为“L”电平而低于“H”电平判决电压VTHh时，置位/复位锁存器LTc2的置位输入返回到“L”电平。此外，当时钟信号CLK[n]的电压电平低于“L”电平判决电压VTHl时，LTc2和LTe2分别执行复位操作。因而，时钟脉冲输入到内部时钟信号CLK_S[n]，并且“H”电平输出到使能信号EN[n](保持“H”电平)。

接下来，当如图6中S602标明的那样，主时钟控制信号OFF_M[n]转变为“H”电平并且高阻抗电平(中间电平Vm)输入到时钟信号CLK[n]时，在时钟信号CLK[n]的电压电平随着时钟信号CLK[n]转变为中间电平Vm而超过“L”电平判决电压VTHl的情况下，置位/复位锁存器LTc2和LTe2的复位输入返回到“L”电平。由于除非时钟信号CLK[n]的电压电平处于不超过“H”电平判决电压VTHh的中间电平否则与非电路ND11输出“L”电平，所以在中间电平在与上述C1×R3对应的预定周期(Tw)期间持续的情况下从定时器TMR3输出单稳态脉冲，从而置位/复位锁存器LTe2响应于该单稳态脉冲执行置位操作。当执行该置位操作时，使能信号EN[n]转变为“L”电平并且NMOS晶体管MN12响应于此而驱动为截止。因此，通过电阻器R1和R2的电流截断。

另一方面，当NMOS晶体管MN12驱动为截止时，时钟信号CLK[n]的输入节点上升到“H”电平。当随着该上升时钟信号CLK[n]的电压超过“H”电平判决电压VTHh时，LTc2执行置位操作，从而内部时钟信号CLK_S[n]转变为“H”电平。随后，内部时钟信号CLK_S[n]固定为“H”电平，除非时钟信号CLK[n]转变为“L”电平。之后，当如图6的S603标明的那样，主时钟信号CLK_M[n]处于“L”电平状态并且主时钟控制信号OFF_M[n]转变为“L”电平时，CLK[n]的电压电平也相应地降低为“L”电平。当时钟信号CLK[n]的电压电平随着时钟信号CLK[n]转变为“L”电平而低于“H”电平判决电压VTHh时，置位/复位锁存器LTc2的置位输入返回到“L”电平。此外，当时钟信号CLK[n]的电压电平低于“L”电平判决电压VTHl时，置位/复位锁存器LTc2和LTe2分别执行复位操作。因此，内部时钟信号CLK_S[n]转变为“L”电平，并且使能信号EN[n]转变为“H”电平。当使能信号EN[n]转变为“H”电平时，NMOS晶体管MN12再次导通。之后，在图6的S604执行与在S601类似的操作。

因而，与图3的高阻抗检测器HZDET1相比，图5中所示的高阻抗检测器HZDET2在原理上不同于以下几点。第一个不同原理点在于，将图3中所示的比较器CMPh和CMPl改变为阈值设定反相器IV_VTh和IV_VTl。因而可以减小电路面积。第二个不同原理点在于，附加地提供了用于切断稳定或静止电流的NMOS晶体管MN12。因而可以降低在使能信号EN[n]处于非激活状态(“L”电平)的情况下的电流消耗。

如上所述使用根据第二实施例的电源器件典型地能够以与第一实施例类似的方式实现在减少布线数目的情况下使用多相系统实现电源器件的尺寸减小。与第一实施例相比，还可以实现电源器件的功率消耗的进一步减小。顺便提及，图5的构造例子当然不限于此，而是可以适当地修改。例如，代替如图5中所示的在GND侧上设置用作电流切断开关的NMOS晶体管MN12，可以在VDD侧上设置用作电流切断开关的PMOS晶体管。

第三实施例

图7是图示了根据本发明第三实施例的电源器件的构造的一个例子的示意图。在图7中图示了与图1(a)和图1(b)中所示的误差总线EB有关的构造例子。图7中所示的电源器件包括模拟配套单元ACU、多个(这里为两个)装备有PWM的驱动单元PSIP[1]和PSIP[2]以及电感器L[1]和L[2]。

模拟配套单元ACU包括误差放大器EA、低通滤波器LPF、比较器CMP21、与电路AD21和输入电压检测电路UVLOC_M。除了输入晶体管Qe之外，误差放大器EA作为其等效电路还包括偏置电流源IB1和电压值调整电阻器Ro1，偏置电流源IB1的一端耦合到电源电压VCC，电压值调整电阻器Ro1设置在偏置电流源IB1的另一端与输入晶体管Qe的漏极之间，输入晶体管Qe的源极耦合到接地电源电压GND。误差放大器EA从偏置电流源IB1和电压值调整电阻器Ro1的耦合节点生成误差放大器信号EO，并将其输出到误差总线EB。顺便提及，尽管这里示出等效电路，但实际电路是设置有差分晶体管对的差分放大器电路。

低通滤波器LPF使误差总线EB上的电压电平平滑。比较器CMP21以从低通滤波器LPF输出的电压电平作为(+)输入并以比较电压VTH作为(-)输入来确定误差总线EB上的电压电平。当电源电压VCC(例如，5V等)高于预定电压(例如，4V等)时，输入电压检测电路UVLOC_M向输入电压检测信号UVLOm输出“H”电平。与电路AD21以从比较器CMP21输出的比较结果和输入电压检测信号UVLOm作为输入执行与操作，并根据其与操作的结果来控制ACU使能信号EN_ACU和MCU使能信号EN_MCU的“H”电平(激活状态)和“L”电平(非激活状态)。响应于ACU使能信号EN_ACU的“H”电平，使得模拟配套单元ACU中的其它内部电路(未示出)操作有效。顺便提及，MCU使能信号EN_MCU输出到微控制器单元MCU。

另一方面，每个单独的装备有PWM的驱动单元PSIP[n](其中n＝1和2)包括PWM控制器PWM_CTL[n]、控制逻辑LGC[n]和驱动器DRV[n]、晶体管(功率晶体管)QH[n]和QL[n]、输入电压检测电路UVLOC_S[n]、反相器IV20[n]以及晶体管Q1[n]。这里功率晶体管QH[n]和QL[n]使用N沟道MOSFET(功率MOSFET)。功率晶体管QH[n]分别具有耦合到输入电源电压VIN(例如，12V等)的漏极和耦合到用作用于生成开关信号SW[n]的端子的外部端子(输出端子)PN2[n]的源极。功率晶体管QL[n]分别具有耦合到外部端子PN2[n](SW[n])的漏极和耦合到接地电源电压GND的源极。功率晶体管QH[n]和QL[n]的栅极由驱动器DRV[n]控制。

PWM控制器PWM_CTL[n]通过峰值电流控制系统使用从微控制器单元MCU输入的时钟信号CLK[n]、从模拟配套单元ACU输入的误差放大器信号EO和其本身内部检测的电流信号生成PWM信号PWM[n]。控制逻辑LGC[n]使用PWM信号PWM[n]通过驱动器DRV[n]驱动功率晶体管QH[n]，并使用PWM信号PWM[n]的互补信号通过驱动器DRV[n]驱动功率晶体管QL[n]。

当输入电源电压VIN(例如12V等)高于预定电压(例如8V等)时，输入电压检测电路UVLOC_S[n]向对应的输入电压检测信号UVLO[n]输出“H”电平。晶体管Q1[n]例如为NMOS晶体管，其具有耦合到外部端子PN8[n]的漏极和耦合到接地电源电压GND的源极，其中误差放大器信号EO输入到该外部端子PN8[n]。反相器IV20[n]在以输入电压检测信号UVLO[n]作为输入的情况下根据输入电压检测信号UVLO[n]的反相信号驱动晶体管Q1[n]的栅极。当输入电压检测信号UVLO[n]处于“L”电平时，控制逻辑LGC[n]通过驱动器DRV[n]将功率晶体管QH[n]和QL[n]都驱动为截止。

每个电感器L[n]的一端共同耦合到输出电源节点VO，而另一端耦合到外部端子PN2[n](SW[n])。因而，相应的装备有PWM的驱动单元PSIP[n]根据PWM信号PWM[n]以彼此分别不同的相位向它们自己对应的电感器L[n]供给能量，并通过与能量供给相关联的多相PWM操作来在输出电源节点VO处生成预定电源(例如，1V的电压)。在输出电源节点VO处的电压作为输出电压检测信号FB反馈给模拟配套单元ACU，该输出电压检测信号FB通过误差放大器EA反映在误差放大器信号EO中。误差放大器EA将用于设定输出电源节点VO的电压的电压VR与输出电压检测信号FB进行比较。误差放大器EA在输出电压检测信号FB低于设定电压VR时提高误差放大器信号EO的电压电平，并且在输出电压检测信号FB高于设定电压VR时降低误差放大器信号EO的电压电平。

在描述图7中所示的构造例子的详细操作之前，这里将说明作为本发明前提的由本发明人等发现的问题。图9(a)和图9(b)是示出了作为图7的前提讨论的各自不同构造例子的示意图。图10是用于说明其中使用图9(a)的构造例子的情况下的第一问题的图。图11(a)和图11(b)是用于描述第二问题的图。

首先，考虑其中如图9(a)所示将包括如图7中所示那样的输入电压检测电路UVLOC_S[n]的多个装备有PWM的驱动单元PSIP’[n]与包括输入电压检测电路UVLOC_M的模拟配套单元ACU通过误差总线EB耦合的构造。现在假设如图10所示在电源器件的操作开始时模拟配套单元ACU的电源电压VCC(例如5V)在每个PSIP’[n]的输入电源电压VIN(例如12V)之前上升。在这种情况下，模拟配套单元ACU中的输入电压检测电路UVLOC_M检测到电源电压VCC已上升并且通过对应的输入电压检测信号UVLOm告知软启动控制器SSCTL。响应于此，软启动控制器SSCTL将这样逐渐上升的电压施加到误差放大器EA。相应地，从误差放大器EA输出的误差放大器信号EO在例如大约2ms的周期上也逐渐上升。

之后，当每个装备有PWM的驱动单元PSIP’[n]的输入电源电压VIN上升时，PSIP’[n]中的输入电压检测电路UVLOC_S[n]检测到输入电源电压VIN已上升(例如已达到8V)并经由对应的输入电压检测信号UVLO[n]使能其自己的内部电路或者使之有效。然而这时，软启动周期已经完成并且误差放大器信号EO的电压电平变得充分高。因此，装备有PWM的驱动单元PSIP’[n]以最大占空比驱动内部晶体管(功率晶体管)以快速提升输出电源节点VO的电压。在这种情况下，大电流突然供给到耦合到输出电源节点VO的对应负载。因此这造成负载的击穿等或者产生输出电源节点VO的电压的过冲，从而造成不稳定的操作(例如振荡等)。顺便提及，当软启动正常运行时，随着误差放大器信号EO的电压电平的平缓上升，将晶体管(功率晶体管)控制在例如不变为最大占空比的范围内。

除了如图11(a)中所示的其中每个装备有PWM的驱动单元PSIP’[n]的输入电源电压VIN快速上升(下降)的情况之外，作为另一问题，例如考虑如图11(b)中所示的每个装备有PWM的驱动单元PSIP’[n]的输入电源电压VIN慢速上升(下降)的情况。在这种情况中，当每个装备有PWM的驱动单元PSIP’[n]中包括的输入电压检测电路UVLOC_S[n]的判决电压电平存在波动时，针对每个PSIP’[n]设置用于使其本身有效的定时变得彼此不同。在图11(b)中所示的例子中，首先利用其对应的输入电压检测信号UVLO[3]使能装备有PWM的驱动单元PSIP’[3]或者使之有效。接下来，利用其对应的输入电压检测信号UVLO[1]使装备有PWM的驱动单元PSIP’[1]有效。随后，利用其对应的输入电压检测信号UVLO[2]使装备有PWM的驱动单元PSIP’[2]有效。

在这样的情况下，例如，在只有装备有PWM的驱动单元PSIP’[3]有效之时执行1相(例如，0°)的PWM操作。在装备有PWM的驱动单元PSIP’[3]和PSIP’[1]有效之时执行两相(例如，0°和240°)的PWM操作。然而在执行1相的PWM操作之时，过量的电流负载可能会添加到装备有PWM的驱动单元PSIP’[3]中的每个晶体管，从而造成对晶体管的击穿的担心。在执行两相的PWM操作之时，除了晶体管的击穿之外，在非均匀的多相操作中可能出现不稳定的操作(诸如振荡、大输出波动等)。即，尽管在两个稳定操作时需要0°和180°的相位，但在本情况中使用0°和240°作为相位。

因此想到为了解决这样的问题而使用如图9(b)中所示那样的构造例子。图9(b)示出了其中从每个单独的装备有PWM的驱动单元PSIP’[n]中包括的输入电压检测电路UVLO_S[n]输出的输入电压检测信号UVLO[n]反馈给对应的模拟配套单元ACU的构造例子。模拟配套单元ACU通过与电路AD61对从其自己的输入电压检测电路UVLO_M输出的输入电压检测信号UVLOm和输入电压检测信号UVLO[n]进行算术运算。当所有都是“H”电平时，模拟配套单元ACU启动其软启动控制器SSCTL的操作。

因而，由于可以根据从每个模拟配套单元ACU和每个装备有PWM的驱动单元PSIP’[n]最新输出的输入电压检测信号UVLOm和UVLO[n]的定时来启动软启动，所以可以解决如图10中所描述的问题。此外，即使在相应装备有PWM的驱动单元PSIP’[n]处的输入电压检测信号UVLO[n]的定时之间出现差异，误差放大器信号EO的电压也保持在约0V，除非来自模拟配套单元ACU和装备有PWM的驱动单元PSIP’[n]的输入电压检测信号UVLOm和UVLO[n]都被激活，由此使得可以解决如图11(b)中所涉及的那样的问题。也就是，由于除非误差放大器信号EO的电压在约0V否则各PSIP’[n]不执行PWM操作，所以即使其本身实际有效，也不会出现1相和2相操作的周期。

然而，由于当使用如图9(b)中所示那样的构造例子时需要从相应装备有PWM的驱动单元PSIP’[n]延伸到模拟配套单元ACU的用于输入电压检测信号UVLO[n]的布线，所以出现这样的问题：布线数目以类似于第一实施例等的方式增加。因此使用如图7中所示那样的构造例子是有益的。

在图7中，使用误差总线EB执行对每个装备有PWM的驱动单元PSIP[n]处的输入电压检测信号UVLO[n]的连线逻辑操作。也就是，除非所有输入电压检测信号UVLO[n]都置于“H”电平(激活状态)，否则误差总线EB的电压电平通过任何晶体管Q1[n]变为接地电压GND(0V)。另一方面，当相应输入电压检测信号UVLO[n]都置于“H”电平时，误差总线EB的电压电平与每个输入电压检测信号UVLO[n]相关联地变为高阻抗。相应地，误差总线EB的高阻抗的电压电平可以通过模拟配套单元ACU中对应的误差放大器EA确定。

从而误差放大器EA可以生成至少不为0V的电压以使得可以检测高阻抗。因此，图7中所示的误差放大器EA设置有电阻器Ro1。

例如，当偏置电流源IB1的电流值为200μA时，电阻器Ro1的电阻值设定为500Ω等。在这种情况下，由误差放大器EA产生的最小输出电压值变为0.1V(＝200μA×500Ω)，并因此高阻抗的误差总线EB的电压电平也变为0.1V。因此，如果通过低通滤波器LPF使误差总线EB的电压电平平滑，并且在以范围在0V和0.1V之间的比较电压VTH(例如，50mV)作为参考的情况下通过比较器CMP21确定该平滑的电压，则可以辨别误差总线EB是否是与每个输入电压检测信号UVLO[n]相关联的高阻抗(可以确定是否所有的UVLO[n]都是“H”电平)。

此外，与电路AD21在比较器CMP21的比较结果和对应的输入电压检测信号UVLOm之间执行与操作。因此，在输入电压检测信号UVLOm和UVLO[n]都激活的定时，用于模拟配套单元ACU的使能信号EN_ACU和用于微控制器单元MCU的使能信号EN_MCU激活。模拟配套单元ACU响应于使能信号EN_ACU的激活而启动上述软启动(在图7中省略)。顺便提及，由于在如上所述输入电压检测信号UVLO[n]都已激活之后误差总线EB达到与每个UVLO[n]相关联的高阻抗，所以特别在随后的使用误差放大器信号EO的正常操作期间不会发生故障。尽管误差放大器信号EO的最小输出电压值变为0.1V等，但在该最小电压电平程度的情况下，特别在使用误差放大器信号EO的正常操作期间不会发生故障。顺便提及，电阻器Ro1并不特别地限制，但可以通过例如扩散层、多晶硅层等实现。

图8是示出了图7的操作例子的波形图。如从以上描述中理解到的那样，当使用图7的构造例子时，以输入电压检测信号UVLOm和UVLO[n]的最新激活的信号定时作为起始点，误差总线EB的电压电平例如上升到0.1V，从而在电压电平超过比较电压VTH的阶段激活用于模拟配套单元ACU的使能信号EN_ACU。响应于使能信号EN_ACU的激活，启动软启动操作。因此，输出电源节点VO的电压慢慢上升。

如上所述使用根据第三实施例的电源器件典型地能够实现在不增加布线数目的情况下实现在电源器件操作开始时(或者在其操作完成时)的稳定(安全)操作。因而可以提高电源器件的可靠性并以与第一实施例类似的方式使用多相系统来实现电源器件的尺寸减小。顺便提及，图7的构造例子当然不限于此，而是可以适当地修改。尽管例如图7的误差放大器EA采用其中电阻器Ro1添加到其原始最小输出电压值为0V的差分放大器电路并且其电压值上升这样的配置，但在使用例如其原始最小输出电压值大于0V的差分放大器电路的情况下并不是特别地需要添加电阻器。

第四实施例

第四实施例将说明上述第三实施例的修改。图12是示出了根据本发明第四实施例的电源器件的构造的一个例子的示意图。尽管图7中所示的电源器件是基于如图1(a)和图1(b)以及图25(a)和图25(b)中所示的通过误差总线EB供给误差放大器信号EO的前提，但如第三实施例中所述那样的系统甚至可以应用于例如图22(a)和图22(b)中所示的没有这种误差总线的构造。

以类似于图22(a)和图22(b)的方式，图12中所示的电源器件包括PWM控制单元PWMCTLU、多个(这里为两个)驱动单元DRIC[1]和DRIC[2]以及多个电感器L[1]和L[2]。驱动单元DRIC[1]和DRIC[2]分别响应于从PWM控制单元PWMCTLU输出的PWM信号PWM[1]和PWM[2]执行多相操作。这里，每个驱动单元DRIC[n](其中n＝1和2)以类似于图7的方式包括输入电压检测单元UVLOC_S[n]、反相器IV20[n]和晶体管Q1[n]。然而，晶体管Q1[n]耦合到设置为专用的UVLO总线UVLOB而不是图7中描述的误差总线EB。

另一方面，PWM控制单元PWMCTLU包括偏置电流源IB11、晶体管(NMOS晶体管)Qs、反相器IV31至IV33以及输入电压检测电路UVLOC_M。偏置电流源IB11的一端耦合到电源电压VCC而另一端耦合到UVLO总线UVLOB。晶体管Qs具有耦合到接地电源电压GND的源极和耦合到UVLO总线UVLOB的漏极。以类似于图7的方式，输入电压检测电路UVLOC_M在电源电压VCC超过预定电压时向输入电压检测信号UVLOm输出“H”电平。晶体管Qs的栅极由输入电压检测信号UVLOm通过反相器IV31的反相信号控制。UVLO总线UVLOB耦合到反相器IV32的输入。之后通过设置在反相器IV32随后级中的反相器IV33输出系统使能信号EN_SYS。

因而，除了图7中在相应输入电压检测信号UVLO[n]之间的连线逻辑操作之外，图12中所示的电源器件执行包括输入电压检测信号UVLOm的UVLO总线UVLOB上的连线逻辑操作。也就是，当输入电压检测信号UVLOm和UVLO[n]都置于“H”电平时，UVLO总线UVLOB的电压电平上升到电源电压VCC，从而激活系统使能信号EN_SYS。另一方面，当输入电压检测信号UVLOm和UVLO[n]中任一个处于“L”电平时，UVLO总线UVLOB的电压电平固定到接地电源电压GND，从而去激活系统使能信号EN_SYS。

如上所述使用根据第四实施例的电源器件典型地能够实现以类似于第三实施例情况的方式在不增加布线数目的情况下实现在电源器件操作开始时(或者在其操作完成时)的稳定(安全)操作。

顺便提及，图12中所示的构造例子当然不限于此，而是可以适当地修改。例如，作为原则，图12和图7中所示的构造例子的每一个都设置有如图21(a)中所示那样的连线逻辑电路。也就是，在图21(a)中，总线BS的电压在其中开关TSW1至TSWn都截止的情况下通过高电阻器Rz变为“H”电平，而在其它时间其电压通过开关TSW1至TSWn的任一个变为“L”电平。当如在图7的构造例子中那样使用误差总线EB时，由于对总线的电压的限制通常需要如图21(a)中所示的系统。然而，当如图12的构造例子中那样对总线的电压没有特别限制时，如图21(b)中所示也可以使用其逻辑被修改的原理。也就是，在图21(b)中，总线BS的电压在其中开关TSW1至TSWn都截止的情况下通过高电阻器Rz变为“L”电平，并在其它时间通过开关TSW1至TSWn的任一个变为“H”电平。

第五实施例

第五实施例将说明组合第一至第三实施例中描述的构造的电源器件。图13是图示了根据本发明第五实施例的电源器件的构造的一个例子的示意图。图13中所示的电源器件包括公共控制单元CCTLU、多个(n个)装备有PWM的驱动单元PSIP[1]至PSIP[n]以及多个(n个)电感器L[1]至L[n]。电感器L[1]至L[n]分别具有耦合到输出电源节点VO的一端。

公共控制单元CCTLU包括微控制器单元MCU和模拟配套单元ACU。微控制器单元MCU包括n个外部端子PNc[1]至PNc[n]以及两个外部端子PNv1和PNvo。外部端子PNv1被供给有电源电压VCC，并且分别从外部端子PNc[1]至PNc[n]输出频率相同但相位分别不同的时钟信号CLK[1]至CLK[n]。微控制器单元MCU设置有数模转换器DAC，该数模转换器DAC被输入有指示输出电源节点VO的设定电压的多位数字码(称为VID码)并从外部端子PNvo输出与之对应的模拟电压。尽管未特别限制，但该设定电压可以通过VID码从例如0.8V到1.8V等的电压范围内以几十mV等的跨度来选择。

模拟配套单元ACU包括五个外部端子PNv2、PNf、PNvi、PNss和PNeo。外部端子PNv2被供给有电源电压VCC，而PNvi被输入有来自微控制器单元MCU中包括的数模转换器DAC的模拟电压。输出电源节点VO处的输出电压检测信号FB由电阻器R41和R42来划分，之后其划分的电压输入到外部端子PNfb。外部端子PNss是软启动端子，其耦合到在外部端子PNss与接地电源电压GND之间耦合的外部电容器C41，并且耦合到在外部端子PNss与电源电压VCC之间耦合的外部电阻器R43。

模拟配套单元ACU包括误差放大器EA、可变电压源VR、输入电压检测电路UVLOC_M、比较器CMP41、与非电路ND41、晶体管(NMOS晶体管)Q1m和低通滤波器LPF。误差放大器EA具有一个(-)输入和两个(+)输入，并且通过PNeo输出误差放大器信号EO。以两个(+)输入处的电压中的任一个低电压作为参考来放大(-)输入处的电压。误差放大器EA的(-)输入耦合到外部端子PNfb，而(+)输入中的一个耦合到可变电压源VR并且其另一个耦合到外部端子PNss。可变电压源VR生成与来自外部端子PNvi的模拟电压对应的电压。

输入电压检测电路UVLOC_M在电源电压VCC的电压超出预定电压时向输入电压检测信号UVLOm输出“H”电平。比较器CMP41经由低通滤波器LPF接受外部端子PNeo的电压电平，并以比较电压VTH作为参考确定它。与非电路ND41对输入电压检测信号UVLOm和比较器CMP41的输出执行与非操作，并由此控制晶体管Q1m的栅极。晶体管Q1m具有耦合到接地电源电压GND的源极和耦合到外部端子PNss的漏极。

输入电压检测电路UVLOC_M、低通滤波器LPF、比较器CMP41、与非电路ND41和晶体管Q1m实现类似于图7中描述的模拟配套单元ACU的功能。即，当外部端子PNeo的电压电平达到与装备有PWM的驱动单元PSIP[1]至PSIP[n]中的输入电压检测信号UVLO[1]至UVLO[n]相关联的高阻抗时，经由比较器CMP41输出“H”电平。当除了这种状态之外输入电压检测信号UVLOm也处于“H”电平时，与非电路AD41输出“L”电平，从而将晶体管Q1m驱动为截止。在这种情况下，在外部端子PNss启动对电容器C41的充电，并将充电电压输入到误差放大器EA以启动或者发起软启动。

由于装备有PWM的驱动单元PSIP[1]至PSIP[n]分别设置有类似的构造并且它们的内部构造也分别与图1(a)和图1(b)以及图7等中所示的构造类似，所以为了避免重复说明将简要地说明与图1(a)和图1(b)以及图7等中类似的部件。每个装备有PWM的驱动单元PSIP[n](其中n＝1，2，……)装备有五个外部端子PN1[n]、PN2[n]、PN3[n]、PN8[n]和PN9[n]。外部端子PN1[n]被供给有输入电源电压VIN，并且外部端子PN3[n]被供给有接地电源电压GND。从模拟配套单元ACU输出的误差放大器信号EO输入到外部端子PN8[n]，并且从微控制器单元MCU输出的时钟信号CLK[n]输入到外部端子PN9[n]。在外部端子PN2[n]处生成开关信号SW[n]，并且电感器L[n]的另一端耦合到外部端子PN2[n]。

每个装备有PWM的驱动单元PSIP[n]还包括晶体管(功率晶体管)QH[n]和QL[n]、驱动器DRVh[n]和DRVl[n]、控制逻辑LGC[n]、PWM控制器PWM_CTL[n]和高阻抗检测器HZDET[n]。这些构造与图1(a)和图1(b)中所示的类似。高阻抗检测器HZDET[n]对应于图1(a)和图1(b)中每一个中所示的使能检测器ENDET。其具体构造例子对应于图3和图5中每一个中所示的构造例子。每个使能检测器HZDET[n]从外部端子PN9[n]输入的时钟信号CLK[n]生成使能信号EN[n]和内部时钟信号CLK_S[n]。PWM控制器PWM_CTL[n]以时钟信号CLK_S[n]的边沿为起点执行PWM操作，根据误差放大器信号EO与从流过对应晶体管QH[n]的电流检测到的电流Idh’[n]之间的比较结果确定占空比，并生成具有该占空比的PWM信号PWM[n]。

装备有PWM的驱动单元PSIP[n]还包括输入电压检测电路UVLOC_S[n]、反相器IV20[n]和晶体管Q1[n]。这些构造类似于图7中所示的构造。当从装备有PWM的驱动单元PSIP[1]至PSIP[n]的输入电压检测电路生成的相应输入电压检测信号UVLO[1]至UVLO[n]都置于激活状态(“H”电平)时，共同耦合到外部端子PN8[1]至PN8[n]的误差总线EB变为与输入电压检测信号相关联的高阻抗。

此外，每个装备有PWM的驱动单元PSIP[n]具有调节器VREG[n]和参考电流生成器IREFG[n]。调节器VREG[n]响应于输入电源电压VIN(例如12V等)生成内部电源电压VDD[n](例如5V等)。控制逻辑LGC[n]、PWM控制器PWM_CTL[n]、高阻抗检测器HZDET[n]等响应于内部电源电压VDD[n]而操作。每个参考电流生成器IREFG[n]响应于内部电源电压VDD[n]生成预定的多个参考电流IREF[n]。参考电流IREF[n]分别供给到PWM控制器PWM_CTL[n]或者甚至除了PWM控制器PWM_CTL[n]还供给到控制逻辑LGC[n]，并且成为这些内部电路所需的偏置电流。参考电流生成器IREFG[n]响应于来自高阻抗检测器HZDET[n]的使能信号EN[n]的去激活而停止多个参考电流IREF[n]中的一些或者所有电流。因此，使每个PSIP[n]处于节电模式。

图14是示出了图13中所示装备有PWM的驱动单元(PSIP)的详细构造例子的框图。如图14中所示，用作半导体器件的装备有PWM的驱动单元(PSIP)大体上划分成高侧晶体管(功率晶体管)QH和QH’、低侧晶体管(功率晶体管)QL以及除此之外的电路组，并且包括用于控制相应晶体管的各种控制电路。晶体管QH、QH’和QL例如是n沟道MOSFET。晶体管QH和QH’形成在高侧半导体芯片HSCP内，低侧晶体管QL形成在低侧半导体芯片LSCP内，并且除此之外的各种控制电路形成在控制半导体芯片CTLCP内。如稍后所描述的，这些半导体芯片例如安装在一个半导体封装中。二极管D1形成在高侧晶体管QH的源极和漏极之间，并且肖特基二极管SBD1形成在低侧晶体管QL的源极和漏极之间。该肖特基二极管SBD1能够降低在高侧晶体管QH截止之后直到低侧晶体管QL导通为止的死时间期间在低侧晶体管QL上的电流路径中形成的电压降。

高侧晶体管QH具有由其对应的驱动器DRVh驱动的栅极、耦合到被供给有输入电源电压VIN的外部端子PN1的漏极以及耦合到用作用于产生开关信号SW的端子的外部端子(输出端子)PN2的源极。低侧晶体管QL具有由其对应的驱动器DRVl驱动的栅极、耦合到外部端子PN2(SW)的漏极以及耦合到被供给有接地电源电压PGND的外部端子PN3的源极。外部端子PN3(PGND)用作专用于晶体管QH和QL的端子。与用于各种控制电路等的接地电源电压SGND隔离地设置外部端子PN3使得不对其他各种控制电路等产生开关噪声。高侧晶体管QH’具有由驱动器DRVh驱动的栅极、耦合到外部端子PN1(VIN)的漏极以及耦合到晶体管(PMOS晶体管)Q2的源极的源极。高侧晶体管QH’形成为使得在高侧半导体芯片HSCP内与高侧晶体管QH构造电流镜电路，并且具有高侧晶体管QH的1/18500的尺寸。

这里，高侧晶体管QH的源极(SW)和高侧晶体管QH’的源极分别耦合到放大器AMP2的两个输入节点。晶体管Q2的栅极由放大器AMP2的输出节点驱动。高侧晶体管QH’是用于检测流过高侧晶体管QH的电流IL的元件。当高侧晶体管QH’和QH的源极处的电压彼此相等时，IL/18500的电流通过电流镜构造流过高侧晶体管QH’。因此，放大器AMP2和晶体管Q2设置成使高侧晶体管QH’和QH的源极电压相等并高精确度地检测高侧晶体管QH的电流。偏置电流源IB耦合到晶体管Q2的源极。偏置电流源IB设置成即使在高侧晶体管QH的电流IL几乎为零的情况下也能够相等地控制高侧晶体管QH和QH’的源极电压。

由高侧晶体管QH’检测到的电流经由晶体管Q2输入到消隐电路BK。消隐电路BK设定各晶体管QH和QL的开关周期作为屏蔽周期(例如几十ns)，并将高侧晶体管QH’产生的电流检测信号CS供给到外部端子PN11。用于电流-电压转换的外部电阻器Rcs耦合到外部端子PN11(CS)，由此电流检测信号CS转换为其对应的电压。顺便提及，用于调整偏移电压以实现电压稳定化的偏置电流源IB2耦合到外部端子PN11(CS)。

驱动器DRVh基于来自对应的控制逻辑LGC的控制来驱动高侧晶体管QH和QH’。驱动器DRVl基于来自控制逻辑LGC的控制来驱动低侧晶体管QL。来自外部端子PN1的输入电源电压VIN(例如12V等)供给到其对应的输入电压检测电路UVLOC_S以及调节器VREG1和VREG2。输入电压检测电路UVLOC_S检测到输入电源电压VIN大于或等于预定电压(例如8V等)。在这种情况下，输入电压检测电路UVLOC_S通过输入电压检测信号UVLO使调节器VREG1和VREG2的操作有效。调节器VREG1和VREG2响应于输入电源电压VIN分别生成如大约5V的内部电源电压。调节器VREG1将所生成的内部电源电压VDD1供给到各种控制电路并将其输出到外部端子PN6。调节器VREG2将所生成的内部电源电压VDD2供给到驱动器DRVh和DRVl等并将其输出到外部端子PN5。用于电压稳定化的电容器C54和C55分别耦合到外部端子PN6(VDD1)和PN5(VDD2)。

由于驱动器DRVh和DRVl这里分别驱动晶体管QH、QH’和QL，所以需要相对大的电流并且生成大量噪声。另一方面，由于其他各种控制电路在其内部包括诸如放大器的许多模拟电路，所以需要降低电源噪声。因此，它们的电源由两个调节器VREG1和VREG2单独生成。调节器电压监视电路SV监视由调节器VREG1和VREG2生成的内部电源电压并在它落入预定范围的情况下输出内部电源使能信号REGGD。

递升或升压电压BOOT在外部端子PN4处生成并作为用于驱动器DRVh的电源电压供给。外部端子PN4(BOOT)经由肖特基二极管SBD2耦合到外部端子PN5(VDD2)并通过升压外部电容器Cb和外部电阻器Rb耦合到外部端子(输出端子)PN2(SW)。当高侧晶体管QH截止时，内部电源电压VDD1经由肖特基二极管SBD2和外部端子PN4(BOOT)施加到升压外部电容器Cb。之后，当高侧晶体管QH导通时，传送到外部端子SW的输入电源电压VIN通过升压外部电容器Cb升压，其转而供给到驱动器DRVh。因此，驱动器DRVh能够生成大于或等于高侧晶体管QH的阈值的电压。

控制逻辑LGC响应于内部电源使能信号REGGD、输入电压检测信号UVLO、PWM信号(PWM)、使能信号EN和过电流检测信号OCP来执行操作。内部电源使能信号REGGD从调节器电压监视电路SV生成，输入电压检测信号UVLO从输入电压检测电路UVLOC_S生成，PWM信号(PWM)从PWM控制器PWM_CTL生成，使能信号EN从高阻抗检测器HZDET生成，而过电流检测信号OCP从过电流检测电路OCPC生成。过电流检测电路OCPC响应于放大器AMP3的输出执行操作。放大器AMP3将外部端子PN11(CS)的电压与比较电压VR2进行比较并将其间的比较结果输出到过电流检测电路OCPC。过电流检测电路OCPC在CS的电压过量的情况下(即，当过电流流过高侧晶体管QH时)根据比较结果将过电流检测信号OCP去激活。

在相应信号REGGD、UVLO、EN和OCP一起激活的情况下，控制逻辑LGC使用PWM信号(PWM)控制驱动器DRVh和DRVl。另一方面，当这些信号中的任何信号去激活时，控制逻辑LGC控制驱动器DRVh和DRVl一起截止。这里，内部电源使能信号REGGD的激活意味着充分生成每个内部电源电压，而输入电压检测信号UVLO的激活意味着输入电源电压VIN是充分的电压。使能信号EN的激活意味着从外部输入使器件有效的命令，而过电流检测信号OCP的激活意味着没有过电流流过高侧晶体管QH。时钟信号CLK输入到外部端子PN9。时钟信号CLK输入到如上所述的高阻抗检测器HZDET。因此，高阻抗检测器HZDET生成使能信号EN和内部时钟信号CLK_S。

PWM控制器PWM_CTL包括电阻器R51和R52、放大器AMP1、触发器FFp以及软启动控制器SSCTL_S。电阻器R51和R52划分从外部端子PN8输入的误差放大器信号EO并将划分的电压施加到放大器AMP1的(-)输入节点。通过将偏移电压(这里为0.1V)施加到从外部端子PN11获得的电流检测信号CD所得到的信号施加到放大器AMP1的一个(+)输入节点。从软启动控制器SSCTL_S输出的信号施加到放大器AMP1的另一个(+)输入节点。放大器AMP1以两个(+)输入节点的电压中任一个低电压作为参考来放大(-)输入节点的电压。

软启动控制器SSCTL_S包括用于检测使能信号EN的上升沿的上升沿检测器TRDET。当完成该检测时，软启动控制器SSCTL_S生成逐渐上升的电压。在多相操作过程中根据负载LOD的电流消耗状态通过使能信号EN使一些相无效并且之后又使其有效的情况下使用软启动控制器SSCTL_S。也就是，由于在使时能信号EN有效时来自外部端子PN8的误差放大器信号EO的电压变高，所以使用软启动控制器SSCTL_S通过软启动执行复位操作。触发器FFp根据放大器AMP1的输出来执行置位操作并根据内部时钟信号CLK_S来执行复位操作。然后，将来自触发器FFp的反相输出信号(/Q)作为PWM信号(PWM)输出到控制逻辑LGC。

参考电流生成器IREFG根据内部电源电压VDD1操作并根据耦合到外部端子PN7的参考电流设定电阻器Rir生成多个参考电流IREF。将例如包括放大器AMP1至AMP3的操作电流在内的参考电流IREF供给到各种控制电路。当去激活使能信号EN时，参考电流生成器IREFG停止生成多个参考电流IREF中的一些或者所有电流并由此进入节电模式。

如上所述，晶体管(NMOS晶体管)Q1在外部端子PN8和接地电源电压SGND之间耦合到外部端子PN8(EO)。晶体管Q1的栅极由从输入电压检测电路UVLOC_S生成的输入电压检测信号UVLO(这里是经由反相器IV20反相的信号)控制。顺便提及，接地电源电压SGND从外部端子PN10供给。

图15是示出了在其中使用图13和图14的构造例子的情况下通常时的示意性操作例子的波形图。这里将作为例子描述其中使来自图13中所示装备有PWM的驱动单元PSIP[1]至PSIP[n]之内的装备有PWM的驱动单元PSIP[1]和PSIP[m]通过它们对应的使能信号EN[1]和EN[m](其中m≤n)而有效并执行两相操作的情况。首先，装备有PWM的驱动单元PSIP[1]响应于时钟信号CLK[1]的上升沿通过预定延迟时间将高侧晶体管QH驱动为“H”电平(即，导通)，并将低侧晶体管QL驱动为“L”电平(即，截止)。顺便提及，尽管必须实际提供具有死时间的用以执行高侧晶体管QH和低侧晶体管QL之间的切换的定时，但这里将其省略。当高侧晶体管QH驱动为导通时，开关信号SW[1]的电压变为输入电源电压VIN。

由于开关信号SW[1]的电压施加到其对应的电感器L[1]，所以按预定趋势上升的波纹状电流流过高侧晶体管QH。该电流由图14中所示的高侧晶体管QH’检测并通过外部端子PN11转换成电压，之后其变为电流检测信号CS[1]。尽管这里通过图14的消隐电路BK提供从高侧晶体管QH的导通直到电流检测信号CS[1]中出现电压为止的预定屏蔽时间，但这样做是为了防止由于检测到切换中的尖峰电流所致的故障。尽管未在图中示出，但尖峰电流伴随耦合到低侧晶体管QL的体二极管的恢复电流。

当电流检测信号CS[1]的电压达到从外部端子PN8输入的误差放大器信号EO(其中伴随电阻器R51和R52的常数k反映在图14中所示的例子中)时，装备有PWM的驱动单元PSIP[1]将高侧晶体管QH驱动为“L”电平(即，截止)，并将低侧晶体管QL驱动为“H”电平(即，导通)。当低侧晶体管QL导通(高侧晶体管QH截止)时，由于在电感器L[1]中积累的能量，电流沿着经由低侧晶体管QL延伸的路径继续流过电感器L[1]。作为结果，流过电感器L[1]的电流IL[1]在高侧晶体管QH导通(低侧晶体管QL截止)之时以预定趋势上升或增加，并且在低侧晶体管QL导通(高侧晶体管QH截止)之时以预定趋势减小。

当通过与时钟信号CLK[1]的180°的相位差输入CLK[m]时，对应的装备有PWM的驱动单元PSIP[m]响应于时钟信号CLK[m]的上升沿而执行类似于装备有PWM的驱动单元PSIP[1]的操作。作为结果，电感器L[2]的电流IL[2]以从电感器L[1]的电流IL[1]延迟半个周期的形式生成。当电流IL[1]和IL[2]中的电荷供给到电容器Cld时在输出电源节点VO处生成预定的输出电源电压。负载LOD根据输出电源电压执行希望的操作。尽管未特别限制，但输入电源电压VIN为12V，输出电源电压为1.0V，并且电流IL[1]和IL[2]分别为几十A等。

图16是图示了图14中所示的装备有PWM的驱动单元(PSIP)的外形例子的平面图。图17(a)是示出了在图16中的Y1和Y1’之间所取的结构的例子的横截面图，并且图17(b)是示出了在图16中的X1和X1’之间所取的结构的例子的横截面图。

图16中所示的装备有PWM的驱动单元(PSIP)例如具有QFN(方形扁平无引线封装)型表面安装半导体封装(密封体)PA。用于QFN型表面安装半导体封装PA的材料例如为环氧树脂等。QFN型表面安装半导体封装PA包括其上分别安装有半导体芯片的三个管芯焊盘DP_HS、DP_LS和DP_CT、引出线LDB以及用作外部端子的多个引线LD。管芯焊盘DP_HS和DP_CT布置在通过将QFN型表面安装半导体封装PA中的平面或平面区域切割成两半所获得的区域之一中，并且管芯焊盘DP_LS和引出线LDB布置在其另一区域中。管芯焊盘DP_HS和DP_CT均具有大致为矩形的平面形状并且彼此相邻布置。管芯焊盘DP_LS具有大致为矩形的平面形状，而引出线LDB具有L形的平面形状。引出线LDB布置在管芯焊盘DP_LS中的两个正交边与QFN型表面安装半导体封装PA中的两个正交边之间。

镀层9a、9b和9d分别形成在管芯焊盘DP_HS、DP_LS和DP_CT的上表面之上。半导体芯片HSCP、LSCP和CTLCP经由镀层9a、9b和9d安装。如图14中所描述的，半导体芯片HSCP形成有高侧晶体管(功率晶体管)QH和QH’，半导体芯片LSCP形成有低侧晶体管(功率晶体管)QL，并且半导体芯片CTLCP形成有除上述之外的各种控制电路。这里，半导体芯片LSCP的区域设计成半导体芯片HSCP的区域的大约两倍大。当12V的输入电源电压VIN转换成例如1.0V的输出电源电压时，其间低侧晶体管QL导通的时间变为其间高侧晶体管QH导通的时间的十倍那么长。因此，半导体芯片LSCP的区域的增加使得可以降低导通电阻并提高电源器件的功率效率。管芯焊盘DP_HS、DP_LS和DP_CT中的每一个均具有从QFN型表面安装半导体封装PA的背表面暴露的下表面。其中，管芯焊盘DP_LS的暴露区域最大，并且管芯焊盘DP_HS的暴露区域次之。因此，还可以降低低侧晶体管QL的导通电阻并提高其热辐射。

镀层9c也形成在管芯焊盘DP_LS的上表面之上。此外，镀层9e1和9e2形成在引出线LDB的上表面之上，并且镀层9f形成在每个引线LD的上表面之上。相应的管芯焊盘DP_HS、DP_LS、DP_CT、引出线LDB和引线LD例如由诸如铜(Cu)的金属作为主要材料形成。相应的镀层9a、9b、9c、9d、9e1、9e2和9f例如为银(Ag)镀层或金(Au)镀层等。

半导体芯片HSCP设置有在其背表面的漏极电极并且设置有在其表面的多个源极电极S1h至S4h和栅极电极Gh。因而，漏极电极电耦合到管芯焊盘DP_HS。源极电极S1h至S4h分别通过半导体芯片HSCP的内部布线耦合。半导体芯片LSCP设置有在其背表面的漏极电极并且设置有在其表面的多个源极电极S1l至S4l和栅极电极G1。漏极电极电耦合到管芯焊盘DP_LS。源极电极S1l至S4l分别通过半导体芯片LSCP的内部布线耦合。半导体芯片CTLCP在其表面设置有包括电极PD1h、PD2h、PD2l和PD1l的多个电极。半导体芯片CTLCP的背表面电耦合到管芯焊盘DP_CT。

用于输入电源电压VIN的多个(这里为七个)引线(外部端子)LD和用于开关信号SW的引线LD布置在管芯焊盘DP_HS周围。其中，用于输入电源电压VIN的引线LD与管芯焊盘DP_HS一体形成。因此，半导体芯片HSCP的漏极电极经由管芯焊盘DP_HS电耦合到用于输入电源电压VIN的引线LD。用于SW的多个(这里为八个)引线LD布置在管芯焊盘DP_LS周围。用于SW的引线LD与管芯焊盘DP_LS一体形成。因此，半导体芯片LSCP的漏极电极经由管芯焊盘DP_LS电耦合到用于SW的引线LD。用于接地电源电压PGND的多个(这里为十三个)引线LD布置在引出线LDB周围。用于PGND的引线LD与引出线LDB一体形成。

用于接地电源电压SGND的多个(这里为两个)引线LD布置在管芯焊盘DP_CT周围。用于SGND的引线LD与管芯焊盘DP_CT一体形成。因此，半导体芯片CTLCP的背表面经由管芯焊盘DP_CT电耦合到用于SGND的引线LD。此外，用于时钟信号CLK、电流检测信号CS、内部电源电压VDD2、误差放大器信号EO、参考电流IREF、内部电源电压VDD1和升压电压BOOT的引线LD分别布置在管芯焊盘DP_CT周围。这些引线LD分别经由镀层9f和键合导线BW耦合到设置在半导体芯片CTLCP表面的电极。

图16中所示的封装PA还具有两个金属板(导电板)MB1和MB2。金属板MB1和MB2由例如铜(Cu)所代表的导电率和导热率高的金属形成。金属板MB1将设置在半导体芯片HSCP之上的源极电极S1h和S2h与形成在管芯焊盘DP_LS上的镀层9c耦合。因此，半导体芯片HSCP中的晶体管QH的源极耦合到其对应的用于开关信号SW的引线LD。金属板MB2将设置在半导体芯片LSCP之上的源极电极S1l和S3l与形成在引出线LDB之上的两个点处的镀层9e1和9e2分别耦合。因此，半导体芯片LSCP中的晶体管QL的源极耦合到其对应的用于接地电源电压PGND的引线LD。

设置在半导体芯片HSCP之上的源极电极S4h经由镀层9f通过键合导线BW耦合到布置于管芯焊盘DP_HS周围的用于SW的引线LD。设置在半导体芯片HSCP之上的栅极电极Gh和源极电极S3h经由键合导线BW分别耦合到设置于半导体芯片CTLCP之上的电极PD1h和PD2h。设置在半导体芯片LSCP之上的栅极电极G1和源极电极S4l经由键合导线BW分别耦合到设置于半导体芯片CTLCP之上的电极PD1l和PD2l。电极PD1h和PD2h对应于图14中驱动器DRVh的输出节点和参考电压节点。电极PD1l和PD2l对应于图14中驱动器DRVl的输出节点和参考电压节点。

如图17(a)和图17(b)中所示，镀层10形成在封装PA背表面之上暴露的引线LD的下表面以及管芯焊盘DP_HS、DP_LS和DP_CT的下表面之上。镀层10对应于焊料镀层并且是在封装PA形成之后形成的镀层。镀层10设置用于当对应的装备有PWM的驱动单元PSIP安装在印刷电路板(PCB)之上时促进与PCB的焊料耦合。半导体芯片HSCP、LSCP和CTLCP经由粘合或键合层11a分别耦合到镀层9a、9b和9d，并且半导体芯片HSCP和LSCP经由粘合层11b分别耦合到金属板MB1和MB2。金属板MB1通过粘合层11b耦合到镀层9c，而金属板MB2通过粘合层11c耦合到镀层9e2(9e1)。粘合层11a至11c由焊料形成。从半导体芯片CTLCP延伸的每个键合导线BW耦合到其对应的镀层9f。

以这一方式将多个半导体芯片封装在一个半导体封装中，除了实现电源器件的尺寸减小之外，能够实现布线寄生电感的降低。因此，也可以实现高频性能和效率的增加。每个电极的电阻减小和其热辐射的改善可以通过从封装PA的背表面暴露作为电极的管芯焊盘DP_HS、DP_LS和DP_CT的各下表面来实现。此外，与使用键合导线BW的情况相比，使用两个金属板(导体板)MB1和MB2的耦合能够实现对应耦合部分的电阻降低以及其热辐射的改善。

图18是示出了图14中形成有高侧晶体管(功率晶体管)的半导体芯片HSCP的器件结构例子的横截面图。尽管这里通过示例的方式图示了高侧晶体管QH和QH’，但是低侧晶体管QL也可以采用类似的结构。高侧晶体管QH和QH’形成在半导体衬底21的主表面中，该半导体衬底21具有包括n⁺型单晶硅等的衬底主体21a和包括n^-型单晶硅等的外延层21b。包括例如氧化硅的场绝缘膜(器件隔离区域)22形成在外延层21b的主表面之上。

构成晶体管QH和QH’的多个单位晶体管单元形成在有源区域中，该有源区域由场绝缘膜22以及位于其之下的p型阱PWL1包围。通过将这些单位晶体管单元并联耦合来形成晶体管QH。另一方面，通过将并联耦合的单位晶体管单元的数目设定为用于晶体管QH的单位晶体管单元的数目的1/18500等来形成晶体管QH’。每个单位晶体管单元例如通过具有沟槽栅极结构的n沟道功率MOS晶体管形成。

衬底主体21a和外延层21b具有作为上述每个单位晶体管单元的漏极区域的作用。用于漏极电极的背电极BE形成在半导体衬底21的背表面之上。背电极BE通过例如从半导体衬底21的背表面依次叠置钛(Ti)层、镍(Ni)层和金(Au)层来形成。在图17(a)和图17(b)中所示的装备有PWM的驱动单元PSIP中，背电极BE经由粘合层11a键合到管芯焊盘DP_HS(镀层9a)上并与之电耦合。

形成在外延层21b中的每个p型半导体区域23具有作为单位晶体管单元的沟道形成区域的作用。此外，形成在p型半导体区域23之上的每个n⁺型半导体区域24具有作为单位晶体管单元的源极区域的作用。在半导体衬底21的厚度方向上从其主表面延伸的各沟槽25形成在半导体衬底21中。每个沟槽25形成为使得从n⁺型半导体区域24的上表面延伸通过n⁺型半导体区域24和p型半导体区域23并在位于其下方的外延层21b内终止。包括例如氧化硅的栅极绝缘膜26形成在各沟槽25的底表面和侧表面之上。

栅极电极27通过栅极绝缘膜26嵌入在沟槽25内。栅极电极27例如包括添加有n型杂质的多晶硅膜。栅极电极27具有作为单位晶体管单元的栅极电极的作用。包括与栅极电极27相同层的导电膜的栅极引出布线部分27a甚至形成在位于场绝缘膜22之上的部分处。栅极电极27和栅极引出布线部分27a彼此一体形成并且彼此电耦合。顺便提及，各栅极电极27和栅极引出布线部分27a在图18的横截面图中未示出的区域中彼此一体耦合。栅极引出布线部分27a通过覆盖栅极引出布线部分27a的绝缘膜28中限定的接触孔29a来电耦合到其对应的栅极布线30G。

另一方面，源极布线30S通过绝缘膜28中形成的各接触孔29b来电耦合到用于源极的n⁺型半导体区域24。源极布线30S电耦合到p型半导体区域31并且通过其电耦合到形成沟道的p型半导体区域23，其中每个p型半导体区域31位于p型半导体区域23之上并形成在相邻的n⁺型半导体区域24之间。可以通过在形成有其中限定的接触孔29a和29b的绝缘膜28之上形成金属膜(例如铝膜)使之掩埋接触孔29a和29b以及对该金属膜进行构图来形成栅极布线30G和源极布线30S。

栅极布线30G和源极布线30S覆盖有包括聚酰亚胺树脂等的保护膜(绝缘膜)32。保护膜32为半导体芯片HSCP的顶层膜(绝缘膜)。在保护膜32的部分中形成用以暴露位于保护膜32下方的栅极布线30G和/或源极布线30S中一些布线的开口33。从开口33暴露的栅极布线30G的部分对应于上述的栅极电极Gh，并且从开口33暴露的源极布线30S的部分对应于上述的源极电极S1h至S4h。在源极电极S1h至S4h以这一方式通过顶层的保护膜32隔离的同时，它们通过源极布线30S相互电耦合。

在电极Gh和S1h至S4h的表面中(即，在开口33的底部暴露的栅极布线30G部分和源极布线30S部分之上)，通过镀覆方法等形成金属层34。金属层34由栅极布线30G和源极布线30S之上形成的金属层34a和其上形成的金属层34b的层叠或叠置膜形成。下金属层34a例如包括镍(Ni)并且具有主要抑制或防止下层栅极布线30G和源极布线30S的铝的氧化的作用。上金属层34b例如包括金(Au)并且具有主要抑制或防止下层金属层34a的镍的氧化的作用。

用于这样的高侧功率MOS晶体管QH和QH’的单位晶体管单元的操作电流在漏极外延层21b和源极n⁺型半导体区域24之间沿着栅极电极27的侧表面(即，沟槽25的侧表面)在衬底21的厚度方向上流动。也就是，沿着半导体芯片HSCP的厚度方向形成沟道。因而，半导体芯片HSCP为其中形成均具有沟槽型栅极结构的垂直MOSFET(功率MOSFET)的半导体芯片。这里，垂直MOSFET对应于其中源极至漏极电流在半导体衬底(衬底21)的厚度方向(与半导体衬底的主表面大致垂直的方向)上流动的MOSFET。

图19(a)和图19(b)以及图20(a)和图20(b)分别示出了其中图13中所示的电源器件安装在印刷电路板(PCB)之上的构造例子，其中图19(a)和图20(a)分别是均示出了印刷电路板处布线层部分的横截面图，并且图19(b)和图20(b)分别是均示出了在各图19(a)和图20(a)中的各布线层的布局例子的平面图。例如，图19(a)中示出了设置有多个布线层的印刷电路板(PCB)处的三个层。在图19(a)中，朝着下层设置第一布线层LY1、第二布线层LY2和第三布线层LY3。绝缘层IS1、IS2和IS3分别设置在第一布线层LY1和第二布线层LY2之间、第二布线层LY2和第三布线层LY3之间以及第三布线层LY3之下。这里，假设第二布线层LY2为接地电压GND层。尽管未特别限制，但利用例如铜(Cu)作为材料形成每个布线层。

如图19(b)中所示，在第一布线层LY1中安装多个(这里为六个)装备有PWM的驱动单元PSIP[1]至PSIP[6]、诸如CPU等的负载LOD、公共控制单元CCTLU以及多个(这里为六个)电感器L[1]至L[6]。这里，假设装备有PWM的驱动单元PSIP[1]至PSIP[6]和公共控制单元CCTLU具有分立的半导体封装。如在X方向上所见的，在负载LOD附近形成具有大面积的大致为矩形的功率平面MS_VO1。功率平面MS_VO1的大致为矩形的一边耦合到负载LOD的电源端子。在功率平面MS_VO1处，沿着与LOD边相对的大致为矩形的一边在Y方向上依次形成六个耦合节点。六个电感器L[1]至L[6]的一端分别耦合到所述耦合节点。

另一方面，在与负载LOD相对的区域中在Y方向上依次安装装备有PWM的驱动单元PSIP[1]至PSIP[6]，其中如在X方向所见的，功率平面MX_VO1插入在负载LOD和该区域之间。如图16等中所描述的，相应的装备有PWM的驱动单元PSIP[n]在背表面分别设置有从中输出开关信号SW[n]的外部端子。因而，相应的外部端子(SW[1]至SW[n])依次布置在Y方向上，并且开关信号布线MS_SW[1]至MS_SW[6]形成为在其中存在MS_VO1的X方向上从相应外部端子延伸。六个电感器L[1]至L[6]的另一端分别耦合到开关信号布线MS_SW[1]至MS_SW[6]的端部。顺便提及，公共控制单元CCTLU安装到在Y方向上与用于负载LOD的位置不同的位置。

另一方面，如图20(b)中所示，在第三布线层LY3中形成误差总线布线MS_EB，其共同耦合相应装备有PWM的驱动单元PSIP[n]处的用于误差放大器信号EO的外部端子并在Y方向上延伸。在第三布线层LY3中形成六个时钟信号布线MS_CLK[1]至MS_CLK[6]，其耦合到相应装备有PWM的驱动单元PSIP[n]处的用于时钟信号CLK[n]的外部端子并分别在Y方向上延伸。这七个布线(MS_EB以及MS_CLK[1]至MS_CLK[6])延伸到公共控制单元CCTLU。在第三布线层LY3中还形成以与第一布线层LY1类似的方式具有大面积的大致为矩形的功率平面MS_VO2。

通过以此方式充分确保功率平面MS_VO1和MS_VO2的面积，可以实现在负载等处的电源电压的稳定和热辐射的改善。充分确保从相应PSIP[n]通过电感器L[n]到功率平面MS_VO1延伸的布线路径(MS_SW[n])的面积能够实现大电流流动所沿的布线路径的电阻的减小、其热辐射的改善等。顺便提及，以此方式确保充分面积是可行的，因为如图20(b)中所示信号布线的数目小。由于信号布线的数目小，所以也可以减少诸如布线相互串扰等的噪声。

图23(a)和图23(b)作为图19(a)和图19(b)的比较例子示出了其中使用图22(a)和图22(b)中所示构造例子的印刷电路板的构造例子。图24作为图20(a)和图20(b)中所示的比较例子示出了其中使用图22(a)和图22(b)中所示构造例子的印刷电路板的构造例子。当使用图22(a)和图22(b)中所示构造例子时，如图23(b)中所示，需要十二个从电感器L[n]的两端向PWM控制单元PWMCTLU延伸的电流检测信号布线MS_CS[n](+/-)。因此可以充分确保功率平面MS_VO1与电感器L[n]之间的布线路径以及驱动单元DRIC’[n]的输出(对应于SW[n])与电感器L[n]之间的布线路径。

当使用图22(a)和图22(b)中所示的构造例子时，如图24(b)中所示需要从相应DRIC’[n]延伸到PWM控制单元PWMCTLU的六个PWM信号布线MS_PWM[1]至MS_PWM[6]以及六个使能信号布线MS_EN[1]至MS_EN[n]。因此，通过这些布线(总共二十四个)也能限制功率平面MS_VO1和MS_VO2的面积。这导致需要使用布线层的进一步的布线以及出现电源器件尺寸的按比例增加、其成本的增加等。

图26(a)和图26(b)作为图19的比较例子示出了其中使用图25(a)和图25(b)中所示构造例子的印刷电路板的构造例子，并且图27(a)和图27(b)作为图20(a)和图20(b)中所示的比较例子示出了其中使用图25(a)和图25(b)中所示构造例子的印刷电路板的构造例子。当使用图25(a)和图25(b)中所示的构造例子时，如图26(b)中所示，可以在第一布线层LY1实现与图19(b)中的类似的构造。然而，如图27(b)中所示，对于第三布线层LY3，从相应装备有PWM的驱动单元PSIP’[n]到微控制器单元MCU和模拟配套单元ACU需总数等于十三的布线。这十三个布线对应于六个时钟信号布线MS_CLK[1]至MS_CLK[6]、六个使能信号布线MS_EN[1]至MS_EN[6]以及一个误差总线布线MS_EB。因此，功率平面MS_VO2的面积受这些布线的限制，从而变得难以实现电源电压的稳定、热辐射的改善等。

顺便提及，尽管在图23(a)和图23(b)、图24(a)和图24(b)、图26(a)和图26(b)以及图27(a)和图27(b)中所示的构造例子中省略，但存在一种担心，即对于其中没有使用如在第三实施例(图7等)中所描述的系统的这些构造例子，还进一步增加用于相应输入电压检测信号UVLO[n]的布线。

如上使用根据第五实施例的电源器件，可以使得兼容第一实施例等中减少所用布线数目的效果以及第三实施例中减少所用布线数目的效果等，因而使得可以进一步减少电源器件的尺寸。

尽管已经基于优选实施例具体描述了本发明人所作出的上述本发明，但本发明不限于上述的实施例。在不脱离其精神实质的范围内可以对其进行各种改变。

例如，在第一实施例等中描述的对于每个时钟信号共享使能信号的这种系统也可以应用于如图22(a)和图22(b)中所示那样的构造例子。甚至在这种情况下以与上述类似的方式，也可以使PWM信号PWM[1]至PWM[6]处于例如高阻抗以由此传送使能信号。在图1(a)和图1(b)中每个单元(MCU、ACU或PSIP[n])和半导体封装的组合可以适当地修改。例如，在将实现的相数较小的情况下，可以使用SiP技术等将两个PSIP安装在一个半导体封装中或者也可以将所有单元安装在一个半导体封装中。由于通过使用根据本实施例的电源器件可以减小半导体封装中其间将耦合的半导体芯片的数目，所以这种情况也变得有用。尽管在图3和图5中所示的构造例子中在每个PSIP[n]侧上设置电阻器R1和R2以由此生成中间电平，但也可以在MCU侧上设置该电阻器以生成对应的中间电平。

Claims (19)

1.一种半导体器件，包括：

第一晶体管和第二晶体管，其分别构成DC/DC转换器的高侧晶体管和低侧晶体管；

第一检测电路，其接收具有第一频率和第一相位的第一控制信号，确定所述第一控制信号的电压状态，并根据确定结果生成第一内部控制信号和第一使能信号；以及

PWM控制电路，其在所述第一使能信号处于激活状态时根据所述第一内部控制信号通过PWM控制来驱动所述第一晶体管和第二晶体管，并且在所述第一使能信号处于非激活状态时将所述第一晶体管和第二晶体管固定为一起截止。

2.根据权利要求1所述的半导体器件，

其中布置在所述半导体器件外部的电感器电耦合到所述DC/DC转换器的输出端子。

3.根据权利要求1所述的半导体器件，

其中所述第一检测电路包括：

第一电平设定电路，其将所述第一控制信号处于高阻抗状态时的电压电平设定为在高电平和低电平之间所取的中间电平；

第一比较器电路，其检测所述中间电平；以及

第一缓冲器电路，其根据所述第一比较器电路的输出来输出所述第一内部控制信号，

其中当通过所述第一比较器电路检测到所述中间电平时去激活所述第一使能信号，以及

其中所述第一缓冲器电路在所述第一使能信号处于非激活状态时将所述第一内部控制信号固定到高电平或低电平，并在所述第一使能信号处于激活状态时重新驱动所述第一控制信号以由此输出所述第一内部控制信号。

4.根据权利要求3所述的半导体器件，

其中所述第一电平设定电路包括：

第一电阻分压电路，其通过在小于第一电源电压的第二电源电压与接地电源电压之间的电阻分压来设定所述中间电平；以及

第一开关，其串联插入在所述第一电阻分压电路中，

其中当去激活所述第一使能信号时，将所述第一开关控制为截止。

5.根据权利要求3所述的半导体器件，还包括第一偏置电流生成电路，其生成包括所述PWM控制电路的相应内部电路所需的偏置电流，

其中当去激活所述第一使能信号时，所述第一偏置电流生成电路停止所述偏置电流中的一些或者所有电流的生成。

6.根据权利要求1所述的半导体器件，

其中所述半导体器件通过一个半导体封装来实现。

7.根据权利要求6所述的半导体器件，还包括第一外部端子，从外部对其输入误差放大器信号，

其中所述第一控制信号为时钟信号，以及

其中所述PWM控制电路检测流过所述第一晶体管的电流作为第一电流检测信号，并将所述第一电流检测信号与所述误差放大器信号进行比较，以由此确定所述PWM控制的占空比。

8.根据权利要求7所述的半导体器件，还包括：

第一电压检测电路，其在所述第一电源电压高于预定电压时激活第一电压检测信号；以及

第一开关，其在所述第一电压检测信号被去激活时通过被控制为导通而将所述第一外部端子耦合到固定电压，并且在所述第一电压检测信号被激活时通过被控制为截止而将所述第一外部端子与所述固定电压彼此去耦合，

其中所述PWM控制电路在所述第一电压检测信号被激活时还根据所述第一控制信号通过PWM控制来驱动所述第一晶体管的导通/截止。

9.一种电源器件，包括：

公共控制单元，其输出具有第一频率和第一相位的第一控制信号以及具有所述第一频率和与所述第一相位不同的第二相位的第二控制信号；

第一驱动单元，其响应于所述第一控制信号而操作；以及

第二驱动单元，其响应于所述第二控制信号而操作，

其中所述公共控制单元具有用于将所述第一和第二控制信号的电压状态分别固定到各自的预定状态的功能，

其中所述第一驱动单元包括：

第一高侧晶体管，在所述第一高侧晶体管被控制为导通时，其向外部的第一电感器供给能量，所述第一电感器的一端耦合到输出电源节点；

第一低侧晶体管，在所述第一低侧晶体管被控制为导通时，其形成从所述第一电感器输出的电流的路径；

第一检测电路，其接收所述第一控制信号，确定所述第一控制信号的电压状态，并根据确定结果生成第一内部控制信号和第一使能信号；以及

第一PWM控制电路，其在所述第一使能信号处于激活状态时根据所述第一内部控制信号通过PWM控制来驱动所述第一高侧晶体管和所述第一低侧晶体管，并且在所述第一使能信号处于非激活状态时将所述第一高侧晶体管和所述第一低侧晶体管固定为一起截止，

其中所述第二驱动单元包括：

第二高侧晶体管，在所述第二高侧晶体管被控制为导通时，其向外部的第二电感器供给能量，所述第二电感器的一端耦合到所述输出电源节点；

第二低侧晶体管，在所述第二低侧晶体管被控制为导通时，其形成从所述第二电感器输出的电流的路径；

第二检测电路，其接收所述第二控制信号，确定所述第二控制信号的电压状态，并根据确定结果生成第二内部控制信号和第二使能信号；以及

第二PWM控制电路，其在所述第二使能信号处于激活状态时根据所述第二内部控制信号通过PWM控制来驱动所述第二高侧晶体管和所述第二低侧晶体管，并且在所述第二使能信号处于非激活状态时将所述第二高侧晶体管和所述第二低侧晶体管固定为一起截止。

10.根据权利要求9所述的电源器件，

其中所述公共控制单元具有用于将所述第一和第二控制信号的电压状态分别固定为各自高阻抗状态的功能，

其中所述第一检测电路包括：

第一电平设定电路，其将所述第一控制信号为所述高阻抗状态时的电压电平设定为在高电平和低电平之间所取的中间电平；

第一比较器电路，其检测所述中间电平；以及

第一缓冲器电路，其根据所述第一比较器电路的输出来输出所述第一内部控制信号，

其中所述第二检测电路包括：

第二电平设定电路，其将所述第二控制信号为所述高阻抗状态时的电压电平设定为所述中间电平；

第二比较器电路，其检测所述中间电平；以及

第二缓冲器电路，其根据所述第二比较器电路的输出来输出所述第二内部控制信号，

其中当通过所述第一比较器电路检测到所述中间电平时去激活所述第一使能信号，

其中所述第一缓冲器电路在所述第一使能信号处于非激活状态时将所述第一内部控制信号固定为高电平或低电平，并且在所述第一使能信号处于激活状态时重新驱动所述第一控制信号，以由此输出所述第一内部控制信号，

其中当通过所述第二比较器电路检测到所述中间电平时去激活所述第二使能信号，以及

其中所述第二缓冲器电路在所述第二使能信号处于非激活状态时将所述第二内部控制信号固定为高电平或低电平，并且在所述第二使能信号处于激活状态时重新驱动所述第二控制信号，以由此输出所述第二内部控制信号。

11.根据权利要求10所述的电源器件，

其中所述第一电平设定电路包括：

第一电阻分压电路，其通过在电源电压与接地电源电压之间的电阻分压来设定所述中间电平；以及

第一开关，其串联插入在所述第一电阻分压电路中，

其中所述第二电平设定电路包括：

第二电阻分压电路，其通过在所述电源电压与所述接地电源电压之间的电阻分压来设定所述中间电平；以及

第二开关，其串联插入在所述第二电阻分压电路中，

其中当去激活所述第一使能信号时，将所述第一开关控制为截止，以及

其中当去激活所述第二使能信号时，将所述第二开关控制为截止。

12.根据权利要求9所述的电源器件，

其中所述公共控制单元、所述第一驱动单元和所述第二驱动单元分别通过不同半导体封装来实现并安装在同一印刷电路板之上。

13.根据权利要求12所述的电源器件，

其中所述第一和第二控制信号分别为第一和第二时钟信号，

其中所述公共控制单元还包括误差放大器电路，所述误差放大器电路以预设电压作为参考来放大所述输出电源节点的电压，并将放大结果作为误差放大器信号共同地输出到所述第一和第二驱动单元，

其中所述第一PWM控制电路检测流过所述第一高侧晶体管的电流作为第一电流检测信号，并将所述第一电流检测信号与所述误差放大器信号进行比较以由此确定所述PWM控制的占空比，以及

其中所述第二PWM控制电路检测流过所述第二高侧晶体管的电流作为第二电流检测信号，并将所述第二电流检测信号与所述误差放大器信号进行比较以由此确定所述PWM控制的占空比。

14.根据权利要求9所述的电源器件，

其中所述第一驱动单元还包括第一偏置电流生成电路，所述第一偏置电流生成电路生成包括所述第一PWM控制电路的相应内部电路所需的偏置电流，

其中当去激活所述第一使能信号时，所述第一偏置电流生成电路停止所述偏置电流中的一些或者所有电流的生成，

其中所述第二驱动单元还包括第二偏置电流生成电路，所述第二偏置电流生成电路生成包括所述第二PWM控制电路的相应内部电路所需的偏置电流，以及

其中当去激活所述第二使能信号时，所述第二偏置电流生成电路停止所述偏置电流中的一些或者所有电流的生成。

15.一种电源器件，包括：

第一驱动单元，对其输入具有第一频率和第一相位的第一控制信号；

第二驱动单元，对其输入具有所述第一频率和与所述第一相位不同的第二相位的第二控制信号；

公共控制单元，其控制所述第一和第二驱动单元；以及

总线，其将所述第一驱动单元、所述第二驱动单元和所述公共控制单元共同耦合，

其中所述第一驱动单元包括：

第一晶体管，当所述第一晶体管被控制为导通时，其形成从外部输入的第一电源电压与外部的第一电感器之间的电流路径，所述第一电感器的一端耦合到输出电源节点；

第一电压检测电路，其在所述第一电源电压高于预定电压时激活第一电压检测信号；

第一PWM控制电路，其在所述第一电压检测信号被激活时根据所述第一控制信号来对所述第一晶体管的导通/截止进行PWM控制；以及

第一开关，其在所述第一电压检测信号被去激活时通过被控制为导通来将所述总线耦合到固定电压，并在所述第一电压检测信号被激活时通过被控制为截止来将所述总线与所述固定电压彼此去耦合，

其中所述第二驱动单元包括：

第二晶体管，当所述第二晶体管被控制为导通时，其形成从外部输入的第一电源电压与外部的第二电感器之间的电流路径，所述第二电感器的一端耦合到所述输出电源节点；

第二电压检测电路，其在所述第一电源电压高于预定电压时激活第二电压检测信号；

第二PWM控制电路，其在所述第二电压检测信号被激活时根据所述第二控制信号来对所述第二晶体管的导通/截止进行PWM控制；以及

第二开关，其在所述第二电压检测信号被去激活时通过被控制为导通来将所述总线耦合到所述固定电压，并在所述第二电压检测信号被激活时通过被控制为截止来将所述总线与所述固定电压彼此去耦合，以及

其中所述公共控制单元包括：

电平设定电路，其将所述第一和第二开关截止时所述总线的电压电平设定为与所述固定电压不同的总线设定电压；以及

总线确定电路，其以所述固定电压和所述总线设定电压之间的电压值作为参考电压来确定所述总线的电压电平是在所述固定电压侧还是在所述总线设定电压侧，并在确定所述总线的电压电平在所述总线设定电压侧时激活公共电压检测信号。

16.根据权利要求15所述的电源器件，

其中所述公共控制单元包括：

误差放大器电路，其通过第二电源电压而操作，并且其以预设电压作为参考进一步放大所述输出电源节点的电压并将放大结果作为误差放大器信号输出到所述总线；以及

软启动控制电路，其执行用于允许所述误差放大器信号的电压电平慢慢上升的软启动控制，

其中所述软启动控制电路响应于所述公共电压检测信号从去激活转变为激活来启动软启动控制，

其中所述固定电压为接地电源电压，以及

其中通过使所述误差放大器电路的最小输出电压高于所述接地电源电压来实现所述电平设定电路。

17.根据权利要求16所述的电源器件，

其中所述误差放大器电路包括：

偏置电流源，其设置在耦合到所述总线的第一节点与所述第二电源电压之间的路径上；以及

第一电阻器，其设置在所述第一节点与所述接地电源电压之间的路径上，并具有对应于所述总线设定电压的电阻值。

18.根据权利要求16所述的电源器件，

其中所述公共控制单元还包括第三电压检测电路，所述第三电压检测电路在所述第二电源电压高于预定电压时激活第三电压检测信号，以及

其中所述软启动控制电路根据慢转变定时启动软启动控制，所述慢转变定时对应于设置用于所述第三电压检测信号从去激活转变为激活的定时和设置用于所述公共电压检测信号从去激活转变为激活的定时中的任一个定时。

19.根据权利要求16所述的电源器件，

其中所述公共控制单元、所述第一驱动单元和所述第二驱动单元分别通过不同半导体封装实现并安装在同一印刷电路板之上。

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