[go: up one dir, main page]

TWI462187B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

Info

Publication number
TWI462187B
TWI462187B TW098130692A TW98130692A TWI462187B TW I462187 B TWI462187 B TW I462187B TW 098130692 A TW098130692 A TW 098130692A TW 98130692 A TW98130692 A TW 98130692A TW I462187 B TWI462187 B TW I462187B
Authority
TW
Taiwan
Prior art keywords
layer
trench
metal layer
metal
semiconductor device
Prior art date
Application number
TW098130692A
Other languages
English (en)
Other versions
TW201013792A (en
Inventor
葉炅翰
徐振斌
吳明園
鄭光茗
莊學理
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201013792A publication Critical patent/TW201013792A/zh
Application granted granted Critical
Publication of TWI462187B publication Critical patent/TWI462187B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H10D64/01322—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H10D64/01316—
    • H10D64/01318—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

半導體元件及其製造方法
本發明係有關於一種半導體元件，特別有關於一種半導體元件的閘極結構及其製造方法。
隨著半導體的製造技術朝向尺寸縮減邁進，在某些積體電路(IC)設計上，希望將一般所使用的多晶矽閘極以金屬閘極取代，藉此在尺寸縮減的情況下可增加元件的效能，金屬閘極結構(例如包括金屬閘極而不是多晶矽閘極)的提供可對半導體元件的尺寸縮減提供一解決方法。金屬閘極堆疊的製程稱為後閘極(gate last)製程，其最終的閘極堆疊在最後製造，可以減少後續製程的步驟，後續製程包含高溫製程，其必須在閘極形成之後進行。此外，隨著電晶體的尺寸縮小，閘極氧化層的厚度也必須縮減，以隨著縮減的閘極長度而維持元件效能。為了降低閘極漏電流，通常使用高介電常數(high-k)的閘極絕緣層，其可以容許較大的閘極絕緣層厚度，並且可以維持與較大半導體元件尺寸技術所使用的一般閘極氧化層相同的有效厚度。
然而，對於上述的結構及製程之實施，在互補式金氧半導體(complementary metal-oxide-semiconductor，簡稱CMOS)的製程中仍有許多問題。隨著閘極長度縮減，有一些問題會惡化，例如在後閘極製程中，當在溝槽內沈積金屬膜以形成金屬閘極時會產生空隙。隨著閘極長度縮減，溝槽尺寸也減小，沈積金屬至溝槽內變得更困難，且形成空隙的機率也增加。
本發明之一實施例提供一種半導體元件的製造方法，該方法包括：提供基底，包含偽閘極結構形成於其上；移除偽閘極結構形成溝槽；形成第一金屬層於基底之上填充溝槽的一部份；形成保護層於溝槽剩餘的部分內；移除第一金屬層未受到保護的部分；從溝槽內移除保護層；以及形成第二金屬層於基底之上填充溝槽剩餘的部分。
此外，本發明之另一實施例提供一種半導體元件，包括：半導體基底；源極區和汲極區設置於半導體基底上；以及閘極結構設置於半導體基底上，介於源極區和汲極區之間，其中該閘極結構包括：界面層設置於半導體基底之上；高介電常數介電層設置於界面層之上；以及金屬閘極，設置於高介電常數介電層之上，該金屬閘極包含第一金屬層和第二金屬層，其中第一金屬層設置於閘極結構之側壁的一部份上，且第二金屬層設置於閘極結構之側壁的另一部份上。
本發明之又另一實施例提供一種半導體元件的製造方法，該方法包括：提供半導體基底；形成閘極結構於半導體基底上，該閘極結構包含高介電常數介電層和偽多晶矽閘極；移除偽多晶矽閘極，在閘極結構內提供溝槽；沈積第一金屬層於半導體基底之上，部分地填充溝槽：形成光阻層在第一金屬層上，填充溝槽剩餘的部分；回蝕刻光阻層，使得在溝槽內的第一金屬層被光阻層的一部份保護；移除第一金屬層未受到保護的部分；從溝槽內移除光阻層；以及沈積第二金屬層於半導體基底之上以填充溝槽。
為了讓本發明之上述目的、特徵、及優點能更明顯易懂，以下配合所附圖式，作詳細說明如下：
本發明係有關於在基底上形成積體電路元件，特別有關於積體電路(包含場效電晶體(FET)元件)之閘極結構的製造方法。可以理解的是，以下所提供的各種實施例係用以說明本發明之各種特徵的實施方式，以下所述之元件及配置的各種特殊例子係用以簡化本發明之說明，其僅作為實施例，並非用以限定本發明。此外，以下所述之各實施例中所出現的重複標號以及/或代號，係用以簡化說明或使描述清楚，並不代表各實施例以及/或各狀態之間的關係。另外，以下所述係以金屬閘極之後閘極製程作為實施例，然而，在此技術領域中具有通常知識者當可瞭解，也可以使用其他製程以及/或其他材料。
請參閱第1、2及3圖，其係顯示在後閘極製程的各製程階段中，半導體元件的剖面示意圖。各製程階段的元件分別以元件100、200及300表示。元件100的一個或一個以上之特徵可以被包含在元件200及300內，並且大抵上維持不變，除非特別指明。元件100、200及300可以是在積體電路製程中的中間元件，或者是元件的一部份，其可以包括靜態隨機存取記憶體(static random access memory，簡稱SRAM)以及/或其他邏輯電路、被動元件例如電阻器、電容器及電感，以及主動元件例如P-通道場效電晶體(P-channel field effect transistor，簡稱PFET)、N-通道場效電晶體(NFET)、金氧半導體場效電晶體(metal-oxide semiconductor field effect transistor，簡稱MOSFET)、互補式金氧半導體(CMOS)電晶體、雙極性電晶體(bipolar transistors)、高壓電晶體(high voltage transistors)、高頻電晶體(high frequency transistors)、其他記憶元件(memory cells)以及前述之組合。
半導體元件100包含基底102，在基底102上形成淺溝槽隔絕(shallow trench isolation，簡稱STI)結構104、源極/汲極區106(包含源極/汲極延伸區108)、閘極介電層110、接點112、接點蝕刻停止層(contact etch stop layer，簡稱CESL)114、間隙壁116、偽閘極圖案(dummy gate pattern)118、硬遮罩層120以及介電層122。
在一實施例中，基底102包含結晶的矽基底，例如晶圓，基底102可包含各種摻雜狀態，其取決於設計需求，例如p型摻雜基底或n型摻雜基底。在其他實施例中，基底102還可以包含其他元素的半導體，例如鍺(germanium)及鑽石。此外，基底102還可以包含化合物半導體，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、砷化铟(indium arsenide)或磷化铟(indium phosphide)。另外，基底102可選擇性地包含磊晶層(epitaxial layer)，其可以形變(strained)以提升元件性能，以及/或可包含絕緣層上覆矽(silicon-on-insulator，簡稱SOI)結構。
在基底102內形成的淺溝槽隔絕結構(STI)104可使得一個或一個以上的元件互相隔絕，淺溝槽隔絕結構(STI)104可包含氧化矽、氮化矽、氮氧化矽、摻氟矽玻璃(fluoride-doped silicate glass，簡稱FSG)以及/或低介電常數材料。其他的隔絕方法以及/或結構也可以取代STI或附加於STI。STI結構104的形成可以是在基底102上進行反應離子蝕刻(reactive ion etch，簡稱RIE)製程形成溝槽，然後再以沈積法填充絕緣材料在溝槽內，接著進行化學機械研磨(CMP)製程。
利用偽閘極圖案118形成的閘極結構可以是P-通道或N-通道狀態，偽閘極圖案118為犧牲層，偽閘極圖案118可包含多晶矽。在一實施例中，偽閘極圖案118可包含非晶矽。偽閘極圖案118可由MOS製程形成，例如沈積多晶矽、微影技術、蝕刻以及/或其他合適的方法。
閘極介電層110可包含高介電常數(high-k)材料，在一實施例中，高介電常數材料包括二氧化鉿(HfO2)，在其他實施例中，高介電常數材料包括矽氧化鉿(HfSiO)、氮氧化鉿矽(HfSiON)、鉭氧化鉿(HfTaO)、鈦氧化鉿(HfTiO)、鋯氧化鉿(HfZrO)、前述之組合以及/或其他合適的材料。半導體元件100可更包括各種其他的介電層以及/或導電層，例如界面層(interfacial layer)以及/或覆蓋層(capping layer)設置於偽閘極圖案118之下。在一實施例中，覆蓋層例如為介電層形成於閘極介電層110上，覆蓋層可調整後續形成的金屬閘極之功函數。覆蓋層可包括金屬氧化物(例如LaOx、MgOx、AlOx)、金屬合金氧化物(例如BaTiOx、SrTiOx、PbZrTiOx)、前述之組合以及/或其他合適的材料。在另一實施例中，於閘極介電層上形成金屬層，其上覆蓋的金屬層可以調整後續形成的閘極之功函數。
間隙壁116可以在偽閘極圖案118的兩側側壁上形成，間隙壁116可由氧化矽、氮化矽、氮氧化矽、碳化矽、摻氟矽玻璃(FSG)、低介電常數材料、前述之組合以及/或其他合適的材料所形成。間隙壁116可具有多層結構，例如包含一層或一層以上的襯層，例如襯層117。襯層117可包含介電材料，例如氧化矽、氮化矽以及/或其他合適的材料。形成間隙壁116的方法可以包含沈積合適的介電材料，以及非等向性地蝕刻此材料，形成間隙壁116的輪廓。
硬遮罩層120可包含氮化矽、氮氧化矽、碳化矽以及/或其他合適的材料，形成硬遮罩層120的方法例如為化學氣相沈積法(chemical vapor deposition，簡稱CVD)、物理氣相沈積法(physical vapor deposition，簡稱PVD)或原子層沈積法(atomic layer deposition，簡稱ALD)。在一實施例中，硬遮罩層120的厚度介於約100至500之間。
源極/汲極區106包含形成於基底102上的輕摻雜源極/汲極區，如區域108所示，以及重摻雜源極/汲極區。可藉由植入p型或n型摻雜物或不純物至基底102而形成源極/汲極區106，摻雜型態取決於希望的電晶體型態。形成源極/汲極區106的方法包括微影技術、離子植入、擴散以及/或其他合適的製程。接點112耦接至源極/汲極區106，可包含矽化物，接點112可藉由自我對準矽化(self-aligned silicide，或稱salicide)製程形成於源極/汲極區106上。接點112可包含矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、矽化鎢(tungsten silicide)、矽化鉭(tantalum silicide)、矽化鈦(titanium silicide)、矽化鉑(platinum silicide)、矽化鉺((erbium silicide)、矽化鈀(palladium silicide)或前述之組合。接點蝕刻停止層(CESL)114可由氮化矽、氮氧化矽以及/或其他合適的材料所形成，接點蝕刻停止層(CESL)114之組成的選擇可由其對於半導體元件100之一個或一個以上額外的結構之蝕刻選擇比決定。
介電層122例如為層間介電層(ILD)，可利用化學氣相沈積法(CVD)、高密度電漿化學氣相沈積法(HDPCVD)、旋轉塗佈法(spin-on)、濺鍍法(sputtering)或其他合適的方法形成於接點蝕刻停止層(CESL)114之上。介電層122可包含氧化矽、氮氧化矽或低介電常數材料。在一實施例中，介電層122為高密度電漿(HDP)介電層。
在後閘極製程中，可以將偽閘極圖案118移除，使得偽閘極圖案118的位置內形成金屬閘極結構。因此，可利用化學機械研磨製程(CMP)將介電層122平坦化至到達偽閘極圖案118的頂部為止，如第2圖的元件200所示。平坦化之後，可以將偽閘極圖案118移除，如第3圖的元件300所示。例如，將多晶矽選擇性地蝕刻，以移除偽閘極圖案118。選擇性地移除偽閘極圖案118可形成溝槽302，在溝槽302內可形成金屬閘極。可使用濕蝕刻以及/或乾蝕刻移除偽閘極圖案118，在一實施例中，濕蝕刻製程包括暴露在含氫氧化物的溶液例如氫氧化銨(ammonium hydroxide)中、去離子水以及/或其他合適的蝕刻溶液中。
參閱第4圖和第5圖，其係顯示依據本發明之一實施例形成金屬閘極的剖面示意圖。第4圖中的元件400包含金屬閘極材料沈積至溝槽302內，金屬閘極材料可包含一層或一層以上的材料，例如襯層材料、提供閘極適當的功函數之材料、閘極的電極材料以及/或其他合適的材料。然而，沈積形成金屬閘極所需的一層或一層以上的材料可能會造成溝槽302的填充不完全，例如，沈積第一金屬402例如金屬襯層以及/或功函數金屬可能會在溝槽302的開口處形成突出物404，突出物404的形成可能是因為在高深寬比(aspect ratio)的溝槽內填充較困難所導致。後續沈積的金屬層406可能會在溝槽302內形成一個或一個以上的空隙，例如空隙408。
參閱第5圖，在元件400上進行化學機械研磨製程，以提供元件500及形成金屬閘極510。在元件500中顯示金屬閘極510與空隙408一起形成，因此，空隙可能會增加元件的電阻值例如Rs。經由更進一步的化學機械研磨製程可以減少空隙408，例如降低閘極的高度，但是這可能會造成其他問題，例如在通道上的應力減少(例如對於應變元件會造成應力降低的缺點)以及/或電晶體的效能可能會衰退。因此，由第4圖和第5圖可說明後閘極製程的缺點，其最後形成的溝槽之深寬比會造成沈積材料使其部分或完全地填充溝槽有困難。
參閱第6圖，其係顯示半導體元件的製造方法600之流程圖，其中包含以後閘極製程形成金屬閘極。請一併參閱第7至15圖，其係顯示依據第6圖的方法600，在各製程步驟中半導體元件700的剖面示意圖。半導體元件700與第1至3圖中的半導體元件100、200和300相似，因此，在第1至3圖以及第7-15圖中相似的結構以相同的標號標示，以達到簡化及清楚之目的。
方法600由步驟602開始，其中半導體元件包含電晶體結構，電晶體結構包含偽閘極結構118，偽閘極結構118可包含偽多晶矽閘極結構，在第7圖中，半導體元件700大抵上與元件100相似，其相關說明請參閱上述關於第1圖的描述。
閘極介電層110可包含高介電常數材料，在一實施例中，高介電常數材料包括二氧化鉿(HfO2)，在其他實施例中，高介電常數材料包括矽氧化鉿(HfSiO)、氮氧化鉿矽(HfSiON)、鉭氧化鉿(HfTaO)、鈦氧化鉿(HfTiO)、鋯氧化鉿(HfZrO)、前述之組合以及/或其他合適的材料。半導體元件100可更包括各種其他的介電層以及/或導電層，例如界面層(interfacial layer)以及/或覆蓋層(capping layer)設置於偽閘極圖案118之下。
接著，在方法600的步驟604中，進行化學機械研磨製程，在第8圖中，化學機械研磨製程可以使元件700平坦化，並暴露出偽閘極結構118。最後形成的元件700大抵上與元件200相似，其相關說明請參閱上述關於第2圖的描述。
接著，在方法600的步驟606中，將偽閘極結構移除，在第9圖中，移除偽閘極結構118之後可提供溝槽302，例如在基底中的開口，在溝槽內可以形成金屬閘極。在溝槽302的側壁及底部可以塗佈襯層117，在一實施例中，襯層117可以是SiO2、SiN、SiON以及/或其他合適的材料。襯層117可被包含在間隙壁的結構中。
接著，在方法600的步驟608中，沈積第一金屬層以部分地填充溝槽，在第10圖中，沈積的金屬層702可以是任何適合形成金屬閘極或部分的金屬閘極之金屬材料，包含功函數層、襯層、界面層、種子層、黏著層、阻障層等等。金屬層702可包含一層或一層以上，包括Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、MoON以及/或其他合適的材料。金屬層702可以由物理氣相沈積法(PVD)或其他合適的方法形成。可以沈積的金屬包含P型金屬材料以及N型金屬材料，P型金屬材料的組成可包括釕(ruthenium)、鈀(palladium)、鉑(platinum)、鈷(cobalt)、鎳(nickel)、導電金屬氧化物以及/或其他合適的材料。N型金屬材料的組成可包括鉿(hafnium)、鋯(zirconium)、鈦(titanium)、鉭(tantalum)、鋁(aluminum)、金屬碳化物例如碳化鉿(hafnium carbide)、碳化鋯(zirconium carbide)、碳化鈦(titanium carbide)、碳化鋁(aluminum carbide)、鋁化物(aluminides)以及/或其他合適的材料。金屬層702的沈積會在溝槽302的開口處形成突出物704，突出物704的形成是由於在高深寬比的溝槽中填充較困難所導致。
接著，在方法600的步驟610中，形成光阻層在第一金屬層之上，在第11圖中，可利用旋轉塗佈法在金屬層702上形成光阻層710。因此，即使有突出物704的存在，光阻層710還是可以填充溝槽302剩餘的部分。更進一步地，在光阻層710上進行軟烤步驟，將光阻層710中的溶劑蒸發掉。
接著，在方法600的步驟612中，對光阻層進行回蝕刻製程，在第12圖中，光阻的回蝕刻製程可以除去光阻層710的一部份，並且此製程可在金屬層702停止。因此，光阻層712仍殘留在溝槽302中，以保護溝槽內的金屬層702。值得注意的是，光阻層710並未經由曝光而圖案化，但在回蝕刻製程中使用光阻層712。
接著，在方法600的步驟614中，進行蝕刻製程以移除第一金屬層的一部份。在第13圖中，蝕刻製程可包括濕蝕刻製程，其選擇性地移除金屬層702未被光阻層712保護的部份，例如功函數金屬被部分地移除。在溝槽302的開口處之金屬層702的突出物704以及部分的金屬層720及722可以在蝕刻製程中被移除，因此，金屬層730(功函數金屬)仍留在溝槽302的底部以及部分的側壁上。
接著，在方法600的步驟616中，光阻層從溝槽302內移除。利用蝕刻製程或其他合適的製程可將殘留在溝槽302內的光阻層712移除，例如可使用顯影劑將光阻層712移除，因為光阻層例如為負型的光阻其並未被曝光，因此可以被顯影劑溶解。
接著，在方法600的步驟618中，沈積第二金屬層填充溝槽剩餘的部分，在第14圖中，可以沈積填充金屬層(fill metal layer)740，其大抵上或完全地填充在溝槽302剩餘的部分內，包含功函數金屬730。填充金屬層740可包含鎢(tungsten；W)、鋁(aluminum；Al)、鈦(titanium；Ti)、氮化鈦(titanium nitride；TiN)、鉭(tantalum；Ta)、氮化鉭(tantalum nitride；TaN)、鈷(cobalt；Co)、銅(copper；Cu)、鎳(nickel；Ni)、前述之組合以及/或其他合適的材料。填充金屬層740可以利用化學氣相沈積法(CVD)、物理氣相沈積法(PVD)、電鍍法以及/或其他合適的方法沈積。值得注意的是，一些填充金屬層740可能會形成在溝槽302之側壁的頂部表面上，因此，金屬閘極結構可包含填充金屬層740，填充金屬層740在頂部表面(相對於基底而言)的長度(沿著通度長度量測)大於在底部表面(接近基底)的長度。
接著，在方法600的步驟620中，進行化學機械研磨製程。在第15圖中，化學機械研磨製程將半導體元件700平坦化，此平坦化製程可將沈積在溝槽結構302外的填充金屬層740移除，化學機械研磨製程使得半導體元件700具有金屬閘極結構750，更進一步地，金屬閘極結構750大抵上沒有空隙。閘極結構可包含功函數金屬730、閘極填充金屬材料740以及閘極介電層110(包含界面層與覆蓋層)。
在實施例中，方法600可繼續延伸至包含其他製程步驟，例如沈積保護層、形成接點、內連線結構(例如導線及導孔、金屬層以及層間介電層，其可以提供電性連接至包含金屬閘極的元件)
因此，在第7至15圖中所述的半導體元件700及方法600可以改善金屬閘極的形成，例如包含將空隙的形成最小化以及/或消除，如第4圖和第5圖中所示的半導體元件400和500。因此，元件的效能及可靠度可經由方法600改善。
綜上所述，可實施後閘極製程形成金屬閘極結構，形成金屬閘極結構的問題可藉由在溝槽內沈積填充金屬層之前，將溝槽開口處(例如頂部開口)之金屬膜的突出物移除而減少。特別是，可以進行光阻回蝕刻製程，保護在溝槽內下方的金屬膜，未受到光阻保護的金屬膜之突出物以及其他部分可藉由蝕刻製程移除。因此，後續沈積的填充金屬層可以輕易地完全填充在溝槽內，形成金屬閘極結構。因此，即使元件尺寸持續縮減至先進技術世代(例如45nm或以下)，仍可以降低以及/或消除在金屬閘極結構內形成空隙的風險。更進一步地，閘極的高度可以藉由本發明之方法精確地控制，不會有因為利用化學機械研磨製程移除突出物而產生過研磨(overpolish)的問題，而且也不會有閘極高度減少的問題。可以理解的是，上述實施例提供不同的優點，並且所有的實施例並不需要特定的優點。
因此，在此所揭露的實施例係提供方法及元件，其包含經修飾的溝槽結構，可以防止或降低在後閘極製程中金屬閘極形成不完全的風險。雖然本發明已揭露較佳實施例如上，然其並非用以限定本發明，在此技術領域中具有通常知識者當可瞭解，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾。例如雖然上述方法係以後閘極方式實施，但在此所揭露的方法也可以用於複合式製程，其中一種金屬閘極可由前閘極製程形成，並且其他種的金屬閘極可由後閘極製程形成。更進一步地，雖然在此所揭示的光阻材料係用以保護溝槽底部的金屬，然而也可以使用其他高分子材料，因為對於回蝕刻製程而言，並不需要曝光製程。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100、200、300、400、500、700．．．半導體元件
102．．．基底
104．．．淺溝槽隔絕結構
106．．．源極/汲極區
108．．．源極/汲極延伸區
110．．．閘極介電層
112．．．接點
114．．．接點蝕刻停止層
116．．．間隙壁
117．．．襯層
118．．．偽閘極圖案
120．．．硬遮罩層
122．．．介電層
302．．．溝槽
402．．．第一金屬
404、704．．．突出物
406、702、720、722、730．．．金屬層
408．．．空隙
510．．．金屬閘極
600．．．製造方法
602、604、606、608、610、612、614、616、618、620．．．步驟
710、712．．．光阻層
740．．．填充金屬層
750．．．金屬閘極結構
第1至3圖係顯示依據本發明一實施例之後閘極製程的各製程步驟中，半導體元件的剖面示意圖。
第4和5圖係顯示依據本發明一實施例之後閘極製程的金屬沈積步驟中，半導體元件的剖面示意圖。
第6圖係顯示依據本發明之一實施例，閘極的製造方法之流程圖，其包含依據本發明之各種特徵的後閘極製程。
第7至15圖係顯示依據第6圖的方法，各製程步驟中半導體元件的剖面示意圖。
700．．．半導體元件
102．．．基底
104．．．淺溝槽隔絕結構
106．．．源極/汲極區
110．．．閘極介電層
114．．．接點蝕刻停止層
116．．．間隙壁
122．．．介電層
730．．．金屬層
740．．．填充金屬層
750．．．金屬閘極結構

Claims (14)

  1. 一種半導體元件的製造方法，包括：提供一基底，包含一偽閘極結構形成於該基底上；移除該偽閘極結構，形成一溝槽；形成一第一金屬層於該基底之上，填充該溝槽的一部份；形成一保護層於該溝槽的一剩餘部分內，且該保護層的表面與位於該基底之上的該溝槽的表面齊平；回蝕刻以移除該保護層之一部分以使受到該回蝕刻後之該保護層與該溝槽之該上表面齊平；移除該第一金屬層的一未受到保護的部分，其中在該移除過程中，該受回蝕刻之保護層仍維持與該溝槽之該上表面齊平；移除該溝槽內的該保護層；以及形成一第二金屬層於該基底之上，填充該溝槽。
  2. 如申請專利範圍第1項所述之半導體元件的製造方法，其中形成該保護層的步驟包括：以旋轉塗佈法塗佈一光阻層至該第一金屬層上，且填充該溝槽的該剩餘部分；以及進行一回蝕刻製程，移除該光阻層的一部份，該回蝕刻製程在該第一金屬層停止。
  3. 如申請專利範圍第2項所述之半導體元件的製造方法，其中形成該保護層的步驟更包括在進行該回蝕刻製程之前，對該光阻層進行軟烤步驟。
  4. 如申請專利範圍第1項所述之半導體元件的製造 方法，更包括：形成一高介電常數介電層在該基底與該偽閘極結構之間；以及形成一界面層在該基底與該高介電常數介電層之間。
  5. 如申請專利範圍第1項所述之半導體元件的製造方法，更包括在該第二金屬層上進行一化學機械研磨(CMP)步驟。
  6. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第一金屬層包括一P型功函數金屬或一N型功函數金屬。
  7. 如申請專利範圍第6項所述之半導體元件的製造方法，其中該第二金屬層的材料包括鎢(W)、鋁(Al)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鈷(Co)、銅(Cu)、鎳(Ni)或前述之組合。
  8. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該偽閘極結構包括一偽多晶矽閘極結構。
  9. 如申請專利範圍第1項所述之半導體元件的製造方法，其中移除該第一金屬層之該未受到保護的部分的步驟包括進行一濕蝕刻製程，選擇性地移除該第一金屬層。
  10. 一種半導體元件的製造方法，包括：提供一半導體基底；形成一閘極結構於該半導體基底上，該閘極結構包含一高介電常數介電層和一偽多晶矽閘極； 移除該偽多晶矽閘極，在該閘極結構內形成一溝槽；沈積一第一金屬層於該半導體基底之上，部分地填充該溝槽：形成一光阻層於該第一金屬層上，填充該溝槽的一剩餘部分，且該光阻層的表面與位於該基底之上的該溝槽的一上表面齊平；回蝕刻該光阻層，使得在該溝槽內的該第一金屬層被該光阻層的一部份保護，且回蝕刻後該光阻層的表面與該溝槽的表面齊平；移除該第一金屬層之一未受到保護的部分；從該溝槽內移除該光阻層的該部份；以及沈積一第二金屬層於該半導體基底之上，填充該溝槽。
  11. 如申請專利範圍第10項所述之半導體元件的製造方法，其中形成該光阻層的步驟包括：以旋轉塗佈法將該光阻層塗佈至該第一金屬層上；以及對該光阻層進行一軟烤步驟。
  12. 如申請專利範圍第10項所述之半導體元件的製造方法，更包括：形成一層間介電層(ILD)於該半導體基底之上，且包含在該閘極結構之上；以及在該層間介電層上進行一化學機械研磨(CMP)步驟，暴露出該偽多晶矽閘極。
  13. 如申請專利範圍第10項所述之半導體元件的製 造方法，其中該第一金屬層為一功函數金屬層，且該第二金屬層為一填充金屬層。
  14. 如申請專利範圍第10項所述之半導體元件的製造方法，更包括在該第二金屬層上進行一化學機械研磨(CMP)步驟，移除該第二金屬層在該溝槽外的部分。
TW098130692A 2008-09-12 2009-09-11 半導體元件及其製造方法 TWI462187B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US9663308P 2008-09-12 2008-09-12
US10931708P 2008-10-29 2008-10-29
US12/477,618 US8039381B2 (en) 2008-09-12 2009-06-03 Photoresist etch back method for gate last process

Publications (2)

Publication Number Publication Date
TW201013792A TW201013792A (en) 2010-04-01
TWI462187B true TWI462187B (zh) 2014-11-21

Family

ID=42006449

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098130692A TWI462187B (zh) 2008-09-12 2009-09-11 半導體元件及其製造方法

Country Status (3)

Country Link
US (2) US8039381B2 (zh)
CN (1) CN101789368B (zh)
TW (1) TWI462187B (zh)

Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939392B2 (en) * 2008-10-06 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for gate height control in a gate last process
US7923321B2 (en) * 2008-11-03 2011-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for gap filling in a gate last process
DE102009046245B4 (de) * 2009-10-30 2016-08-04 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellung von Metallgateelektrodenstrukturen mit einer separaten Abtragung von Platzhaltermaterialien in Transistoren unterschiedlicher Leitfähigkeitsart
KR101634748B1 (ko) * 2009-12-08 2016-07-11 삼성전자주식회사 트랜지스터의 제조방법 및 그를 이용한 집적 회로의 형성방법
US8779530B2 (en) * 2009-12-21 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a field effect transistor
KR101675373B1 (ko) * 2010-03-24 2016-11-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN102315125A (zh) * 2010-07-01 2012-01-11 中国科学院微电子研究所 一种半导体器件及其形成方法
TWI476825B (zh) * 2010-07-05 2015-03-11 United Microelectronics Corp 犧牲層蝕刻方法
KR20120019917A (ko) * 2010-08-27 2012-03-07 삼성전자주식회사 반도체 장치의 제조방법
KR101781620B1 (ko) * 2010-09-01 2017-09-25 삼성전자주식회사 모오스 트랜지스터의 제조방법
CN102386098B (zh) * 2010-09-02 2013-06-19 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
CN102386081B (zh) * 2010-09-02 2013-07-17 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法
US9105653B2 (en) 2010-10-18 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a metal gate electrode
JP2012099517A (ja) 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
CN102487010B (zh) * 2010-12-02 2013-11-06 中芯国际集成电路制造(北京)有限公司 一种金属栅极及mos晶体管的形成方法
US8574990B2 (en) 2011-02-24 2013-11-05 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gate
US8211775B1 (en) 2011-03-09 2012-07-03 United Microelectronics Corp. Method of making transistor having metal gate
US8519487B2 (en) 2011-03-21 2013-08-27 United Microelectronics Corp. Semiconductor device
US8802524B2 (en) 2011-03-22 2014-08-12 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gates
US8349674B2 (en) * 2011-03-28 2013-01-08 International Business Machines Corporation Forming borderless contact for transistors in a replacement metal gate process
US9384962B2 (en) 2011-04-07 2016-07-05 United Microelectronics Corp. Oxygen treatment of replacement work-function metals in CMOS transistor gates
KR101784324B1 (ko) * 2011-04-18 2017-11-06 삼성전자 주식회사 반도체 장치의 제조 방법
CN102800577B (zh) * 2011-05-26 2015-07-08 中芯国际集成电路制造(上海)有限公司 金属栅极及mos晶体管的形成方法
CN102810492B (zh) * 2011-06-03 2015-08-05 中国科学院微电子研究所 金属栅cmp后的制程监控方法
CN102420117A (zh) * 2011-06-07 2012-04-18 上海华力微电子有限公司 一种改善后栅极pmos负偏压温度不稳定性的方法
US8697557B2 (en) * 2011-06-07 2014-04-15 Globalfoundries Inc. Method of removing gate cap materials while protecting active area
US8704294B2 (en) 2011-06-13 2014-04-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US20120319198A1 (en) 2011-06-16 2012-12-20 Chin-Cheng Chien Semiconductor device and fabrication method thereof
US8674452B2 (en) 2011-06-24 2014-03-18 United Microelectronics Corp. Semiconductor device with lower metal layer thickness in PMOS region
CN102856255B (zh) * 2011-06-27 2016-05-25 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
KR20130007059A (ko) * 2011-06-28 2013-01-18 삼성전자주식회사 반도체 장치의 제조 방법
US9129856B2 (en) * 2011-07-08 2015-09-08 Broadcom Corporation Method for efficiently fabricating memory cells with logic FETs and related structure
CN102881573A (zh) * 2011-07-11 2013-01-16 中国科学院微电子研究所 一种晶体管和半导体器件及其制作方法
US8642424B2 (en) * 2011-07-12 2014-02-04 International Business Machines Corporation Replacement metal gate structure and methods of manufacture
US8629007B2 (en) 2011-07-14 2014-01-14 International Business Machines Corporation Method of improving replacement metal gate fill
US8486790B2 (en) 2011-07-18 2013-07-16 United Microelectronics Corp. Manufacturing method for metal gate
US8580625B2 (en) 2011-07-22 2013-11-12 Tsuo-Wen Lu Metal oxide semiconductor transistor and method of manufacturing the same
US8546885B2 (en) * 2011-07-25 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate electrode of a field effect transistor
US8477006B2 (en) 2011-08-30 2013-07-02 United Microelectronics Corp. Resistor and manufacturing method thereof
CN103000522B (zh) * 2011-09-13 2015-04-01 中芯国际集成电路制造(上海)有限公司 Nmos晶体管的制造方法
US8765588B2 (en) 2011-09-28 2014-07-01 United Microelectronics Corp. Semiconductor process
US9236379B2 (en) * 2011-09-28 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method thereof
CN103117215B (zh) * 2011-11-17 2015-11-25 中芯国际集成电路制造(上海)有限公司 金属栅电极层的形成方法
US8658487B2 (en) 2011-11-17 2014-02-25 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
US8546212B2 (en) 2011-12-21 2013-10-01 United Microelectronics Corp. Semiconductor device and fabricating method thereof
US20130187236A1 (en) * 2012-01-20 2013-07-25 Globalfoundries Inc. Methods of Forming Replacement Gate Structures for Semiconductor Devices
US9034701B2 (en) * 2012-01-20 2015-05-19 International Business Machines Corporation Semiconductor device with a low-k spacer and method of forming the same
US8860135B2 (en) 2012-02-21 2014-10-14 United Microelectronics Corp. Semiconductor structure having aluminum layer with high reflectivity
US8860181B2 (en) 2012-03-07 2014-10-14 United Microelectronics Corp. Thin film resistor structure
US8951855B2 (en) 2012-04-24 2015-02-10 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate
KR101929185B1 (ko) 2012-05-02 2018-12-17 삼성전자 주식회사 반도체 장치의 제조 방법
CN103456634A (zh) * 2012-06-04 2013-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US8836049B2 (en) 2012-06-13 2014-09-16 United Microelectronics Corp. Semiconductor structure and process thereof
CN103515214A (zh) * 2012-06-25 2014-01-15 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US8507979B1 (en) * 2012-07-31 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit with metal gate
JP5944266B2 (ja) * 2012-08-10 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8890262B2 (en) * 2012-11-29 2014-11-18 Globalfoundries Inc. Semiconductor device having a metal gate recess
US9054172B2 (en) 2012-12-05 2015-06-09 United Microelectrnics Corp. Semiconductor structure having contact plug and method of making the same
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US8927406B2 (en) * 2013-01-10 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene metal gate
US8735269B1 (en) 2013-01-15 2014-05-27 United Microelectronics Corp. Method for forming semiconductor structure having TiN layer
US9129985B2 (en) 2013-03-05 2015-09-08 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US9508716B2 (en) * 2013-03-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing a semiconductor device
CN104112664B (zh) * 2013-04-18 2016-12-28 中芯国际集成电路制造(上海)有限公司 一种mos器件的制造方法
US9023708B2 (en) 2013-04-19 2015-05-05 United Microelectronics Corp. Method of forming semiconductor device
US9184254B2 (en) 2013-05-02 2015-11-10 United Microelectronics Corporation Field-effect transistor and fabricating method thereof
US9159798B2 (en) 2013-05-03 2015-10-13 United Microelectronics Corp. Replacement gate process and device manufactured using the same
US9196542B2 (en) 2013-05-22 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor devices
US8921947B1 (en) 2013-06-10 2014-12-30 United Microelectronics Corp. Multi-metal gate semiconductor device having triple diameter metal opening
US9064814B2 (en) 2013-06-19 2015-06-23 United Microelectronics Corp. Semiconductor structure having metal gate and manufacturing method thereof
US9245972B2 (en) 2013-09-03 2016-01-26 United Microelectronics Corp. Method for manufacturing semiconductor device
US9384984B2 (en) 2013-09-03 2016-07-05 United Microelectronics Corp. Semiconductor structure and method of forming the same
US20150069534A1 (en) 2013-09-11 2015-03-12 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US9356020B2 (en) 2013-09-12 2016-05-31 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement
US9196546B2 (en) 2013-09-13 2015-11-24 United Microelectronics Corp. Metal gate transistor
US9281201B2 (en) 2013-09-18 2016-03-08 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gate
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US9397177B2 (en) 2013-11-25 2016-07-19 Globalfoundries Inc. Variable length multi-channel replacement metal gate including silicon hard mask
US9318490B2 (en) 2014-01-13 2016-04-19 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US9231071B2 (en) 2014-02-24 2016-01-05 United Microelectronics Corp. Semiconductor structure and manufacturing method of the same
CN105161406B (zh) * 2014-06-12 2019-04-26 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US9343470B2 (en) * 2014-08-13 2016-05-17 Cypress Semiconductor Corporation Integration of semiconductor memory cells and logic cells
US9892924B2 (en) * 2015-03-16 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd Semiconductor structure and manufacturing method thereof
KR102306674B1 (ko) 2015-03-17 2021-09-29 삼성전자주식회사 반도체 소자 및 그 제조방법
US9502303B2 (en) 2015-04-09 2016-11-22 United Microelectronics Corp. Method for manufacturing semiconductor device with a barrier layer having overhung portions
US9397008B1 (en) * 2015-04-21 2016-07-19 United Microelectronics Corp. Semiconductor device and manufacturing method of conductive structure in semiconductor device
CN105047613A (zh) * 2015-06-30 2015-11-11 上海华力微电子有限公司 金属栅极形成方法
US9660084B2 (en) * 2015-07-01 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US9722038B2 (en) * 2015-09-11 2017-08-01 International Business Machines Corporation Metal cap protection layer for gate and contact metallization
US9780193B2 (en) * 2015-10-27 2017-10-03 United Microelectronics Corporation Device with reinforced metal gate spacer and method of fabricating
US9679965B1 (en) * 2015-12-07 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device having a gate all around structure and a method for fabricating the same
US9449921B1 (en) * 2015-12-15 2016-09-20 International Business Machines Corporation Voidless contact metal structures
GB2556313B (en) * 2016-02-10 2020-12-23 Flexenable Ltd Semiconductor patterning
US10243599B2 (en) * 2016-07-29 2019-03-26 Rohde & Schwarz Gmbh & Co. Kg Determination device and method for determining an active channel of a plurality of channels
US10043886B2 (en) * 2016-08-03 2018-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate formation through etch back process
US20180226292A1 (en) * 2017-02-06 2018-08-09 Globalfoundries Inc. Trench isolation formation from the substrate back side using layer transfer
DE102018102685A1 (de) * 2017-11-30 2019-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Kontaktbildungsverfahren und zugehörige Struktur
CN110634800A (zh) * 2019-09-06 2019-12-31 上海华力集成电路制造有限公司 金属栅极的形成方法
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
EP4199042A4 (en) * 2021-01-19 2024-06-12 Changxin Memory Technologies, Inc. MEMORY DEVICE, AND SEMICONDUCTOR STRUCTURE AND FORMING METHOD THEREFOR
CN114823310A (zh) * 2021-01-19 2022-07-29 长鑫存储技术有限公司 存储器件、半导体结构及其形成方法
US12506029B2 (en) * 2022-06-30 2025-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Gap filling method in semiconductor manufacturing process
CN118448458A (zh) * 2024-03-28 2024-08-06 合肥艾创微电子科技有限公司 碳化硅绝缘栅双极型晶体管及其制造方法
CN118263324A (zh) * 2024-03-28 2024-06-28 合肥艾创微电子科技有限公司 碳化硅mos场效应晶体管及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200812079A (en) * 2006-05-09 2008-03-01 Intel Corp Recessed workfunction metal in CMOS transistor gates
TW200832618A (en) * 2007-01-23 2008-08-01 Taiwan Semiconductor Mfg Semiconductor structure

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670425A (en) * 1995-11-09 1997-09-23 Lsi Logic Corporation Process for making integrated circuit structure comprising local area interconnects formed over semiconductor substrate by selective deposition on seed layer in patterned trench
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
US6159782A (en) * 1999-08-05 2000-12-12 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant
JP2001267561A (ja) 2000-03-21 2001-09-28 Sony Corp 半導体装置の製造方法及び半導体装置
US6653698B2 (en) * 2001-12-20 2003-11-25 International Business Machines Corporation Integration of dual workfunction metal gate CMOS devices
US20030227092A1 (en) * 2002-06-05 2003-12-11 De-Chuan Liu Method of rounding a corner of a contact
US6806534B2 (en) * 2003-01-14 2004-10-19 International Business Machines Corporation Damascene method for improved MOS transistor
US6861350B1 (en) 2003-06-19 2005-03-01 Advanced Micro Devices, Inc. Method of manufacturing semiconductor device comprising silicon-rich tasin metal gate electrode
US6797572B1 (en) * 2003-07-11 2004-09-28 Advanced Micro Devices, Inc. Method for forming a field effect transistor having a high-k gate dielectric and related structure
US7056794B2 (en) * 2004-01-09 2006-06-06 International Business Machines Corporation FET gate structure with metal gate electrode and silicide contact
KR100574338B1 (ko) * 2004-01-19 2006-04-26 삼성전자주식회사 반도체 장치의 금속 게이트 형성 방법
US7285829B2 (en) * 2004-03-31 2007-10-23 Intel Corporation Semiconductor device having a laterally modulated gate workfunction and method of fabrication
US7405116B2 (en) * 2004-08-11 2008-07-29 Lsi Corporation Application of gate edge liner to maintain gate length CD in a replacement gate transistor flow
JP4163164B2 (ja) * 2004-09-07 2008-10-08 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7074680B2 (en) 2004-09-07 2006-07-11 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
JP2006108355A (ja) * 2004-10-05 2006-04-20 Renesas Technology Corp 半導体装置およびその製造方法
US7229873B2 (en) * 2005-08-10 2007-06-12 Texas Instruments Incorporated Process for manufacturing dual work function metal gates in a microelectronics device
US7682891B2 (en) * 2006-12-28 2010-03-23 Intel Corporation Tunable gate electrode work function material for transistor applications
US7518145B2 (en) * 2007-01-25 2009-04-14 International Business Machines Corporation Integrated multiple gate dielectric composition and thickness semiconductor chip and method of manufacturing the same
US7517746B2 (en) * 2007-04-24 2009-04-14 United Microelectronics Corp. Metal oxide semiconductor transistor with Y shape metal gate and fabricating method thereof
US7585716B2 (en) * 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
US20090142899A1 (en) * 2007-12-04 2009-06-04 Jensen Jacob M Interfacial layer for hafnium-based high-k/metal gate transistors
US7776680B2 (en) * 2008-01-03 2010-08-17 International Business Machines Corporation Complementary metal oxide semiconductor device with an electroplated metal replacement gate
US7781321B2 (en) * 2008-05-09 2010-08-24 International Business Machines Corporation Electroless metal deposition for dual work function

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200812079A (en) * 2006-05-09 2008-03-01 Intel Corp Recessed workfunction metal in CMOS transistor gates
TW200832618A (en) * 2007-01-23 2008-08-01 Taiwan Semiconductor Mfg Semiconductor structure

Also Published As

Publication number Publication date
US8039381B2 (en) 2011-10-18
CN101789368B (zh) 2012-02-01
TW201013792A (en) 2010-04-01
CN101789368A (zh) 2010-07-28
US20120012948A1 (en) 2012-01-19
US8629515B2 (en) 2014-01-14
US20100065926A1 (en) 2010-03-18

Similar Documents

Publication Publication Date Title
TWI462187B (zh) 半導體元件及其製造方法
TWI397951B (zh) 製造半導體裝置的方法
US7977181B2 (en) Method for gate height control in a gate last process
US8093116B2 (en) Method for N/P patterning in a gate last process
TWI437708B (zh) 用於場效應電晶體之閘極電極以及場效應電晶體
US9263445B2 (en) Method of fabricating dual high-k metal gates for MOS devices
US8390072B2 (en) Chemical mechanical polishing (CMP) method for gate last process
US7923321B2 (en) Method for gap filling in a gate last process
US9455344B2 (en) Integrated circuit metal gate structure having tapered profile
US7871915B2 (en) Method for forming metal gates in a gate last process
US8008145B2 (en) High-K metal gate structure fabrication method including hard mask
US7915105B2 (en) Method for patterning a metal gate
US8835294B2 (en) Method for improving thermal stability of metal gate

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees