TWI455275B

TWI455275B - 靜電放電防護裝置

Info

Publication number: TWI455275B
Application number: TW101109026A
Authority: TW
Inventors: Yeh Ning Jou
Original assignee: Vanguard Int Semiconduct Corp
Priority date: 2012-03-16
Filing date: 2012-03-16
Publication date: 2014-10-01
Also published as: TW201340286A

Description

靜電放電防護裝置

本發明係有關於一種靜電放電防護裝置，特別係有關於一種可調變栓鎖電壓和觸發電壓之靜電放電防護裝置。

傳統高電壓(HV)元件製程中，靜電放電(Electrostatic Discharge，簡稱ESD)防護元件的栓鎖電壓(holding voltage)無法大於電路的操作電壓(VDD)，因此在積體電路元件正常工作時會因為突波干擾而導致積體電路元件發生閂鎖效應(latch-up)而燒毀。然而，習知技術在提升ESD防護元件的栓鎖電壓時，會同時提高觸發電壓(trigger voltage)，以致於ESD防護元件無法有效保護內部電路。

在此技術領域中，有需要一種具有可調整栓鎖電壓和觸發電壓之ESD防護元件之半導體裝置，以改善上述缺點。

有鑑於此，本發明之實施例係提供一種靜電放電防護裝置，包括一半導體基板，具有一第一導電類型；一磊晶層，位於上述半導體基板上，其中上述磊晶層具有上述第一導電類型；一隔離區圖案，設置於上述磊晶層上，定義一第一主動區及一第二主動區；一第一井區，設置於上述磊晶層中，且包圍上述第一主動區及上述第二主動區，其中上述第一井區具有相反於上述第一導電類型的一第二導電類型；一閘極結構，設置於上述隔離區圖案上，且位於上述第一主動區及上述第二主動區之間；一第一摻雜區，設置於上述第一主動區中，且位於上述第一井區上，其中上述第一摻雜區具有上述第二導電類型；一第二摻雜區，設置於上述第二主動區中，且位於上述第一井區上，其中上述第二摻雜區具有上述第一導電類型；一汲極摻雜區，設置於上述第一摻雜區中；彼此相鄰的一源極摻雜區和一第一打線摻雜區，設置於上述第二摻雜區中，其中上述源極摻雜區具有上述第二導電類型，且上述第一打線摻雜區具有上述第一導電類型；一源極接觸插塞，連接上述源極摻雜區，上述源極接觸插塞具有一延伸部分，其中上述延伸部分覆蓋上述第一打線摻雜區的上視面積與上述第一打線摻雜區的上視面積比值介於0至1之間。

以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。

第1圖為本發明一實施例之靜電放電(Electrostatic Discharge，簡稱ESD)防護裝置500a的剖面示意圖。在本實施例中，靜電放電防護裝置500a可視為一閘極絕緣雙接面電晶體靜電放電防護元件(IGBT-ESD)500a。靜電放電防護裝置500a的主要元件可包括半導體基板200、磊晶層202、第一井區206、第一摻雜區208、第二摻雜區210、汲極摻雜區212、彼此相鄰的一源極摻雜區214和一第一打線摻雜區216、閘極結構224、以及的源極接觸插塞218，其中源極接觸插塞218具有可調變尺寸之延伸部分230，以改變覆蓋源極主動區的面積。在本發明之一實施例中，汲極摻雜區212可耦接至一元件操作電壓VDD，而源極摻雜區214、或源極摻雜區214及第一打線摻雜區216可耦接至一電路公共接地端電壓VSS。

在本發明一實施例中，半導體基板200可為矽基板。在本發明其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)，或其他常用之半導體基板。在本發明實施例中，半導體基板200可植入p型或n型不純物，以針對設計需要改變其導電類型。在本實施例中，半導體基板200具有例如為p型的一第一導電類型。一磊晶層202，位於半導體基板200上。在本實施例中，磊晶層202具有例如為p型的例如為p型的第一導電類型。在本發明實施例中，在半導體基板200和磊晶層202的一界面240上設置有一埋藏層204，其具有例如為n型的第二導電類型。在本發明其他實施例中，半導體基板200、埋藏層204和磊晶層202可分別為一絶緣層上覆矽(silicon on insulator,SOI)基板的基底、埋藏氧化層和磊晶層。

如第1圖所示，隔離區圖案201設置於磊晶層202上，定義出一第一主動區AR1及一第二主動區AR2。在本發明一實施例中，隔離區圖案201可為淺溝槽隔離物(STI)。在本實施例中，第一主動區AR1可視為靜電放電防護裝置500a的一汲極主動區，而第二主動區AR2可視為靜電放電防護裝置500a的源極主動區。

如第1圖所示，第一井區206係設置於磊晶層202中，且包圍第一主動區AR1及第二主動區AR2。在本發明一實施例中，第一井區206具有例如為n型的第二導電類型，例如可視為一高壓n型井區(HVNW)。如第1圖所示，第一井區206的一底面係連接埋藏層204。

如第1圖所示，本發明實施例之靜電放電防護裝置500a的閘極結構224係設置於隔離區圖案201上，且位於第一主動區AR1及第二主動區AR2之間。另外，閘極結構224係位於隔離區圖案201的邊界內且並未延伸至第一主動區AR1或第二主動區AR2上。在本發明實施例中，閘極結構224可由一下層之閘極絕緣層和一上層之閘極層所構成，其中閘極絕緣層可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物(oxynitride)、碳氧化物(oxycarbide)或其組合等常用的介電材料。閘極絕緣層也可包括氧化鋁(aluminum oxide；Al₂ O₃ )、氧化鉿(hafnium oxide,HfO₂ )、氮氧化鉿(hafnium oxynitride,HfON)、矽酸鉿(hafnium silicate,HfSiO₄ )、氧化鋯(zirconium oxide,ZrO₂ )、氮氧化鋯(zirconium oxynitride,ZrON)、矽酸鋯(zirconium silicate,ZrSiO₄ )、氧化釔(yttrium oxide,Y₂ O₃ )、氧化鑭(lanthalum oxide,La₂ O₃ )、氧化鈰(cerium oxide,CeO₂ )、氧化鈦(titanium oxide,TiO₂ )、氧化鉭(tantalum oxide,Ta₂ O₅ )或其組合等高介電常數(high-k，介電常數大於8)之介電材料。而閘極層可包括矽或多晶矽(polysilicon)。閘極層較佳為摻雜摻質以降低其片電阻(sheet resistance)。在其他實施例中，閘極層係包括非晶矽(amorphous silicon)。如第1圖所示，本發明實施例之第一摻雜區208和第二摻雜區210，分別設置於第一主動區AR1和第二主動區AR2中，且皆位於第一井區206上。第一摻雜區208和第二摻雜區210分別鄰近於閘極結構224的互為相反側的兩個側邊。在本發明實施例中，第一摻雜區208具有例如為n型的第二導電類型，例如可視為一n型漂移汲極摻雜區(n-type drift drain region)208，其係做為靜電放電防護裝置500a的汲極的一部分。如第1圖所示，第一摻雜區208朝閘極結構224延伸，與位於閘極結構224下之隔離區圖案201部分重疊，第一摻雜區208的垂直邊界大體上對齊閘極結構224的一側邊。在本發明實施例中，第二摻雜區210具有例如為p型的第一導電類型，例如可視為一p型主體摻雜區(p-type body region) 210，以做為靜電放電防護裝置500a的通道區(channel region)以及源極的一部分。如第1圖所示，第二摻雜區210朝閘極結構224延伸，與位於閘極結構224下之隔離區圖案201部分重疊，第二摻雜區210的垂直邊界大體上位於閘極結構224的正下方。另外，靜電放電防護裝置500a還包括設置位於第一井區206邊界上方的隔離區圖案201上的半導體環狀物222。半導體環狀物222藉由第一主動區AR1和第二主動區AR2與閘極結構224隔開，其可以增加元件的崩潰電壓(VBD)。在本發明一實施例中，半導體環狀物222與閘極結構224可為相同的材料，且可於同一製程步驟形成。在本實施例中，半導體環狀物222可為多晶矽環狀物(poly ring)。

如第1圖所示，本發明實施例之靜電放電防護裝置500a的汲極摻雜區212係設置於第一摻雜區208中，且汲極摻雜區212的邊界被第一摻雜區208包圍。在本發明實施例中，汲極摻雜區212具有例如為p型的第一導電類型，例如可視為p型汲極重摻雜區(p+ drain region)。汲極摻雜區212的一邊界大體上與定義出第一主動區AR1的隔離區圖案201接觸，因此汲極摻雜區212的上視面積大體上與第一主動區AR1的上視面積相等。

如第1圖所示，本發明實施例之靜電放電防護裝置500a更包括彼此相鄰的一源極摻雜區214和一第一打線摻雜區216，設置於第二摻雜區210中，且源極摻雜區214和第一打線摻雜區216的邊界被第二摻雜區210包圍。在本發明實施例中，源極摻雜區214具有例如為n型的第二導電類型，例如可視為n型源極重摻雜區(n+ source region)。另外，第一打線摻雜區216具有例如為p型的第一導電類型，例如可視為p型主體摻雜區(p-type body region) 210的第一打線摻雜區216。在本發明實施例中，第一打線摻雜區216的上視面積係設計大於源極摻雜區214的上視面積，且第一打線摻雜區216和源極摻雜區214的上視總面積大體上與第二主動區AR2的上視面積相等。如第1圖所示，第一打線摻雜區216的一邊界大體上與位於閘極結構224下之隔離區圖案201接觸。

如第1圖所示，本發明實施例之靜電放電防護裝置500a的源極接觸插塞218係連接源極摻雜區214，用以將源極摻雜區214耦接至電路公共接地端電壓VSS。在本發明實施例中，源極接觸插塞218係設計具有一延伸部分230，延伸覆蓋第一打線摻雜區216。在本發明實施例中，延伸部分230具有可調變的尺寸，意即延伸部分230在如第1圖所示的剖面圖中具有可調變的長度，以使延伸部分230覆蓋第一打線摻雜區216的上視面積和第一打線摻雜區216的上視面積A比值介於0至1之間，意即延伸部分230可調變覆蓋第一打線摻雜區216的面積。在製程上可藉由調整位於第二主動區AR2之矽化物遮蔽物(silicide block)的面積，並搭配後續矽化製程，以形成不同尺寸的延伸部分230。另外，如第1圖所示，本發明實施例之靜電放電防護裝置500a的汲極接觸插塞220係連接汲極摻雜區212，用以將汲極摻雜區212耦接至元件操作電壓VDD。

接下來說明本發明實施例之靜電放電防護裝置500a的操作機制。請同時參考第1和2圖，第2圖為第1圖所示之靜電放電防護裝置500a的等效電路示意圖。如第1和2圖所示，例如為p型汲極重摻雜區(p+ drain region)之汲極摻雜區212和例如為n型漂移汲極摻雜區(n-type drift drain region))之第一摻雜區208構成一p-n接面二極體，且汲極摻雜區212係耦接至元件操作電壓VDD。並且，例如為n型漂移汲極摻雜區(n-type drift drain region)之第一摻雜區208、例如為高壓n型井區(HVNW)之第一井區206、例如為p型主體摻雜區(p-type body region)之第二摻雜區210、例如為n型源極重摻雜區(n+ source region)之源極摻雜區214係共同構成一寄生之n型-p型-n型接面雙載子電晶體(NPN bipolar junction transistor,以下簡稱NPN BJT)，其中例如為n型漂移汲極摻雜區(n-type drift drain region)之第一摻雜區208和例如為高壓n型井區(HVNW)之第一井區206可視為上述寄生之NPN BJT的集極(collector)，例如為p型主體摻雜區(p-type body region)之第二摻雜區210可視為上述寄生之NPN BJT的基極(base)，且例如為n型源極重摻雜區(n+ source region)之源極摻雜區214可視為上述寄生之NPN BJT的射極(emitter)，且上述寄生之NPN BJT的集極係耦接至元件操作電壓VDD，而上述寄生之NPN BJT的射極係耦接至電路公共接地端電壓VSS。另外，未被源極接觸插塞218之延伸部分230覆蓋的第一打線摻雜區216可視為一可調變寄生電阻，且上述可調變寄生電阻的兩端電性連接至NPN BJT的射極和基極兩者，意即ESD元件的陰極(cathode)端。當遭受ESD或來自元件操作電壓VDD的轟擊(zapping)時，上述寄生之NPN BJT會被觸發，會形成從元件操作電壓VDD至電路公共接地端電壓VSS的通路。因此，大量的電洞會由p型汲極摻雜區212經由例如為n型漂移汲極摻雜區(n-type drift drain region)之第一摻雜區208和例如為高壓n型井區(HVNW)之第一井區206注入於p型主體摻雜區(p-type body region)之第二摻雜區210中，再經由例如為p型摻雜區之第一打線摻雜區216之可調變寄生電阻和例如為n型源極重摻雜區(n+ source region)之源極摻雜區214將電洞導至電路公共接地端電壓VSS。由此可知，上述寄生之NPN BJT可以傳導大量的ESD暫態電流，而不會破壞受保護的內部電路。

藉由調整源極接觸插塞218之延伸部分230覆蓋第一打線摻雜區216的面積，以改變連接至整靜電放電防護裝置500a陰極(cathode)端的寄生電阻值，因而可以調整靜電放電防護裝置500a的裝置觸發電壓(trigger voltage)和栓鎖電壓(holding voltage)的差值。請同時參考第1至3圖，第3圖為第1圖所示之靜電放電防護裝置500a的延伸部分230覆蓋第一打線摻雜區216的面積與其對應的裝置觸發電壓和栓鎖電壓。當延伸部分230分別位於位置B0和B1時(意即延伸部分230覆蓋部分和全部的源極摻雜區214，且尚未覆蓋第一打線摻雜區216的情形)，靜電放電防護裝置500a的裝置觸發電壓分別為40V和43V，栓鎖電壓分別為33V和34V。另外，當延伸部分230從位置B6調變至B1時(意即延伸部分230覆蓋第一打線摻雜區216的面積遞減的情形)，會增加靜電放電防護裝置500a的寄生電阻，如第3圖所示，當降低延伸部分230覆蓋第一打線摻雜區216的面積時，本發明實施例之靜電放電防護裝置500a之觸發電壓的調降幅度會大於栓鎖電壓的調降幅度。舉例來說，當延伸部分230覆蓋第一打線摻雜區216時(延伸部分230在位置B6)，靜電放電防護裝置500a之觸發電壓和栓鎖電壓分別為79V和49V；當第一打線摻雜區216完全從延伸部分230暴露出來時(延伸部分230在位置B1)，靜電放電防護裝置500a之觸發電壓和栓鎖電壓分別為43V和34V。本發明實施例之靜電放電防護裝置500a係藉由調整源極接觸插塞218之延伸部分230覆蓋第一打線摻雜區216的面積，以縮小靜電放電防護裝置觸發電壓和栓鎖電壓的差值。相較於習知靜電放電防護裝置，本發明實施例之靜電放電防護裝置500a可不需堆疊方式即可提高裝置栓鎖電壓且緩和觸發電壓增加幅度。避免在元件正常操作電壓下觸發靜電放電防護裝置，發生拴鎖現象(latch-up)而損壞內部電路。因此可提升靜電放電防護裝置的性能。

第4圖為本發明另一實施例之靜電放電防護裝置500b的剖面示意圖。第5圖為第4圖所示之靜電放電防護裝置500b的等效電路示意圖。在本實施例中，靜電放電防護裝置500b可視為一閘極接地n型金氧半電晶體靜電放電防護元件(gate grounded NMOS,GGNMOS) 500b。靜電放電防護裝置500b與靜電放電防護裝置500a的不同處為靜電放電防護裝置500b的汲極摻雜區226具有例如為n型的第二導電類型，例如可視為n型汲極重摻雜區(n+ drain region)。如第4和5圖所示，例如為n型汲極摻雜區226、例如為n型漂移汲極摻雜區(n-type drift drain region)之第一摻雜區208、例如為高壓n型井區(HVNW)之第一井區206、例如為p型主體摻雜區(p-type body region)之第二摻雜區210、例如為n型源極重摻雜區(n+ source region)之源極摻雜區214係共同構成一寄生之n型-p型-n型接面雙載子電晶體(NPN bipolar junction transistor,以下簡稱NPN BJT)，其中例如為n型汲極摻雜區226、例如為n型漂移汲極摻雜區(n-type drift drain region)之第一摻雜區208和例如為高壓n型井區(HVNW)之第一井區206可視為上述寄生之NPN BJT的集極(collector)，例如為p型主體摻雜區(p-type body region)之第二摻雜區210可視為上述寄生之NPN BJT的基極(base)，且例如為n型源極重摻雜區(n+ source region)之源極摻雜區214可視為上述寄生之NPN BJT的射極(emitter)，且上述寄生之NPN BJT的集極係耦接至元件操作電壓VDD，而上述寄生之NPN BJT的射極係耦接至電路公共接地端電壓VSS。另外，未被源極接觸插塞218之延伸部分230覆蓋的第一打線摻雜區216可視為一可調變寄生電阻，且上述可調變寄生電阻的兩端電性連接至NPN BJT的射極和基極兩者，意即ESD裝置500b的陰極(cathode)端。

第6圖為本發明又另一實施例之靜電放電防護裝置500c的剖面示意圖。第7圖為第6圖所示之靜電放電防護裝置500c的等效電路示意圖。在本實施例中，靜電放電防護裝置500c可視為一n型矽控整流器(silicon controlled rectifier,SCR)(NSCR) 500c。靜電放電防護裝置500c的汲極摻雜區232具有例如為p型的第一導電類型，例如可視為p型汲極重摻雜區(p+ drain region)。靜電放電防護裝置500c與靜電放電防護裝置500a的不同處為，靜電放電防護裝置500a更包括一第二打線摻雜區234，設置於第一摻雜區208中，且包圍汲極摻雜區232，第二打線摻雜區234具有例如為n型的第二導電類型，例如可視為n型打線摻雜區234。在本發明另一實施例中，汲極摻雜區232和第二打線摻雜區234的位置可以互換，舉例來說，汲極摻雜區232包圍第二打線摻雜區234。如第6和7圖所示，例如為p型汲極重摻雜區(p+ drain region)之汲極摻雜區232和例如為n型打線摻雜區之第二打線摻雜區234構成一p-n接面二極體，且汲極摻雜區232係耦接至元件操作電壓VDD。並且，例如為n型漂移汲極摻雜區(n-type drift drain region)之第一摻雜區208、例如為高壓n型井區(HVNW)之第一井區206、例如為p型主體摻雜區(p-type body region)之第二摻雜區210、例如為n型源極重摻雜區(n+ source region)之源極摻雜區214係共同構成一寄生之n型-p型-n型接面雙載子電晶體(NPN bipolar junction transistor,以下簡稱NPN BJT)，其中例如為n型打線摻雜區之第二打線摻雜區234、例如為n型漂移汲極摻雜區(n-type drift drain region)之第一摻雜區208和例如為高壓n型井區(HVNW)之第一井區206可視為上述寄生之NPN BJT的集極(collector)，例如為p型主體摻雜區(p-type body region)之第二摻雜區210可視為上述寄生之NPN BJT的基極(base)，且例如為n型源極重摻雜區(n+ source region)之源極摻雜區214可視為上述寄生之NPN BJT的射極(emitter)，且上述寄生之NPN BJT的集極係耦接至元件操作電壓VDD，而上述寄生之NPN BJT的射極係耦接至電路公共接地端電壓VSS。另外，未被源極接觸插塞218之延伸部分230覆蓋的第一打線摻雜區216可視為一可調變寄生電阻，且上述可調變寄生電阻的兩端電性連接至NPN BJT的射極和基極兩者，意即ESD裝置500b的陰極(cathode)端。

類似地，本發明其他實施例之靜電放電防護裝置500b和500c係藉由調整源極接觸插塞218之延伸部分230覆蓋第一打線摻雜區216的面積，以縮小靜電放電防護裝置觸發電壓和栓鎖電壓的差值。相較於習知靜電放電防護裝置，本發明實施例之靜電放電防護裝置500b和500c可不需堆疊方式即可提高裝置栓鎖電壓且緩和觸發電壓增加幅度。避免在元件正常操作電壓下觸發靜電放電防護裝置，發生拴鎖現象(latch-up)而損壞內部電路。因此可提升靜電放電防護裝置的性能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。

200．．．半導體基板

201．．．淺溝槽隔離物

202．．．磊晶層

204．．．埋藏層

206．．．第一井區

208．．．第一摻雜區

210．．．第二摻雜區

212、226、232．．．汲極摻雜區

214．．．源極摻雜區

216．．．第一打線摻雜區

218．．．源極接觸插塞

220．．．汲極接觸插塞

222．．．半導體環狀物

224．．．閘極結構

230．．．延伸部分

234．．．第二打線摻雜區

240．．．界面

500a、500b、500c．．．靜電放電防護裝置

VDD．．．元件操作電壓

VSS．．．電路公共接地端電壓

A．．．面積

B0、B1、B2、B3、B4、B5、B6．．．位置

第1圖為本發明一實施例之靜電放電防護裝置的剖面示意圖。

第2圖為第1圖所示之靜電放電防護裝置的等效電路示意圖。

第3圖為第1圖所示之靜電放電防護裝置的延伸部分覆蓋打線摻雜區的面積與其對應的裝置觸發電壓和栓鎖電壓。

第4圖為本發明另一實施例之靜電放電防護裝置的剖面示意圖。

第5圖為第4圖所示之靜電放電防護裝置的等效電路示意圖。

第6圖為本發明又另一實施例之靜電放電防護裝置的剖面示意圖。

第7圖為第6圖所示之靜電放電防護裝置的等效電路示意圖。