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TWI515862B - 靜電放電保護電路 - Google Patents

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TWI515862B
TWI515862B TW102101442A TW102101442A TWI515862B TW I515862 B TWI515862 B TW I515862B TW 102101442 A TW102101442 A TW 102101442A TW 102101442 A TW102101442 A TW 102101442A TW I515862 B TWI515862 B TW I515862B
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well
region
gate
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polarity
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TW102101442A
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Inventor
賴大偉
韓杜柯 李偉
林盈彰
Original Assignee
格羅方德半導體私人有限公司
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Description

靜電放電保護電路
本揭示內容針對一種具有改良ESD性能的緊湊ESD保護裝置以免損壞內部電路同時具有高閂鎖免疫力(latch up immunity)。
傳統的n型側向擴散金屬氧化物半導體(n-type lateral diffused metal oxide semiconductor；nLDMOS)有些固有的不良特性，例如“強驟回”，導致在正常IC操作期間閂鎖(latch up)。閂鎖影響IC的操作而為其缺陷。
本發明實施例通常涉及半導體裝置。在一實施例中，揭示一種裝置，其具有：定義有包含一ESD保護電路的一裝置區的一基板。該ESD保護電路有第一及第二電晶體。一電晶體包含有第一及第二側的一閘極，在該裝置區中鄰近該閘極的該第一側的第一擴散區，以及在該裝置區中偏離該閘極的該第二側的第二擴散區。該第一及該第二擴散區包含有第一極性的摻雜物。該裝置包含涵蓋該裝置區的第一裝置井以及配置於該第一裝置井內的數個第二裝置井。一井接觸(well contact)耦接至所述第二裝置井。該井接觸包圍所述電晶體的所述閘極以及鄰接所述電晶體的 所述第一擴散區。
在另一實施例中，揭示一種裝置，其具有定義有一裝置區的一基板，該裝置區包含一ESD保護電路。該ESD保護電路有第一及第二電晶體。一電晶體包含有第一及第二側的一閘極，在該裝置區中鄰近該閘極的該第一側的第一擴散區，以及在該裝置區中偏離該閘極的該第二側的第二擴散區。該第一及該第二擴散區包含有第一極性的摻雜物。該裝置包含涵蓋該裝置區的第一裝置井，配置於該第一裝置井內的數個第二裝置井，以及配置於該第二擴散區底下以及於該第一裝置井內的第三井。一井接觸耦接至所述第二裝置井。該井接觸包圍所述電晶體的所述閘極以及鄰接所述電晶體的所述第一擴散區。
由以下的說明及附圖將明白揭示于本文的實施例的以上及其它優點和特徵。此外，應瞭解，描述于本文的各種實施例的特徵彼此都不互斥而且可存在於各種組合及排列中。
100‧‧‧裝置
105‧‧‧基板
107‧‧‧基板接觸
110‧‧‧裝置區
112‧‧‧部分
115a‧‧‧第一LD電晶體
115b‧‧‧第二LD電晶體
120、126‧‧‧閘極
124‧‧‧閘極電介質
128‧‧‧電介質間隔壁
130‧‧‧第一源極/汲極區
134‧‧‧第一端子
140‧‧‧第二源極/汲極區
144‧‧‧第二端子
160‧‧‧第一摻雜井、隔離井
162‧‧‧第一井接觸
165‧‧‧第二摻雜井
168‧‧‧第二井接觸、基板接頭
175‧‧‧第三井、汲極井
190‧‧‧裝置隔離區
192‧‧‧漂移隔離區
194‧‧‧隔離區
300a‧‧‧陣列
附圖中，類似的部件通常在各圖中用相同的元件符號表示。再者，附圖不一定按照比例繪製，反而通常以強調方式圖解說明本發明的原理。在以下的說明中，在描述本發明的各種實施例時參考以下附圖，其中：第1圖顯示裝置的一實施例的剖視圖；以及第2圖顯示第1圖的裝置的部分的簡化上視圖；第3a至3b圖顯示裝置的一實施例的陣列；以及第4圖顯示第1圖的裝置的傳輸線脈衝(transmission line pulse；TLP)測量。
本發明實施例通常涉及半導體裝置。所述裝置設有ESD電路。例如，ESD電路可使用于高電壓應用或裝置。例如，ESD電路在ESD事件期間被啟動以耗散ESD電流。例如，所述裝置可為任何一種半導體裝置，例如積體電路(IC)。例如，所述裝置可加入獨立裝置或IC，例如微控制器或系統晶片(system on chip；SoC)。例如，所述裝置或IC可加入或用於諸如揚聲器、電腦、手機及個人數位助理(PDA)之類的電子產品。
第1圖顯示裝置100的一實施例的剖視圖。如圖示，設置基板105。例如，該基板為半導體基板，例如矽基板。在一實施例中，該基板可為p型摻雜基板。例如，該p型摻雜基板為輕度p型摻雜基板。其他類型的半導體基板也可能有用，包括摻有其他類型的摻雜物或濃度或未摻雜者。例如，該基板可為矽鍺、鍺、砷化鎵、或絕緣體上晶體(crystal-on-insulator；COI)，例如絕緣體上矽(silicon-on-insulator：SOI)。該基板可為摻雜基板。
該裝置可包含數個有不同摻雜物濃度的摻雜區或井。例如，該裝置可包含重度摻雜、中度摻雜及輕度摻雜區。所述摻雜區可用x-、x及x+表示，其中，x表示摻雜極性，例如p表示p型或n表示n型，以及：x-=輕度摻雜；x=中度摻雜；以及x+=重度摻雜。
輕度摻雜區可有約小於5E13/cm3的摻雜物濃度。例 如，輕度摻雜區可有約1E11/cm3至5E13/cm3的摻雜物濃度。中度摻雜區可有約5E13至5E15/cm3的摻雜物濃度。至於重度摻雜區，可有約5E15/cm3以上的摻雜物濃度。例如，重度摻雜區可有約5E15cm3至9E15/cm3的摻雜物濃度。不同類型的摻雜區的其他濃度也可能有用。P型摻雜物可包含硼(B)、鋁(Al)、銦(In)或其組合，而n型摻雜物可包含磷(P)、砷(As)、銻(Sb)或其組合。
如圖示，該裝置包含定義於基板上的裝置區110。可設置裝置隔離區190用以將該裝置區與基板上的其他裝置區隔離或分離。在一實施例中，該裝置隔離區包圍該裝置區。例如，該隔離區為淺溝槽隔離(STI)區。也可使用其他類型的隔離區。例如，該隔離區可為深溝槽隔離(DTI)區。例如，用於STI區的隔離區延伸至約4000埃的深度。設置延伸至其他深度(例如，DTI區有0.5至10微米)的隔離區也可能有用。在一實施例中，該隔離區的寬度約有0.3微米。設置有不同深度及寬度的隔離區也可能有用。例如，所述尺寸可取決於隔離要求。
該裝置區包含ESD保護電路115。在一實施例中，ESD保護電路包含多個並聯耦接的側向擴散(LD)電晶體。例如，ESD保護電路包含n個LD電晶體。在一實施例中，該裝置區包含第一及第二(例如，n等於2)電晶體115a、115b。例如，所述LD電晶體，為LD金屬氧化物半導體(LDMOS)電晶體。
在一實施例中，在基板中配置第一摻雜井160于裝置區中。如圖示，該第一摻雜井涵蓋整個裝置區。例如，該第一摻雜井用作大約從裝置隔離區內緣配置於基板中的第一裝置井。設置由隔離區底部延伸于隔離區的內、外緣之間的第一摻雜井也 有用。在一實施例中，該第一井用作隔離井。例如，該第一井隔離ESD保護電路與該基板。該第一井應夠深以用作隔離井。
該第一井包含有第一極性的摻雜物。在一實施例中，該第一井用有第一極性的摻雜物輕度摻雜。例如，該第一井的摻雜物濃度可約有1E11/cm3至5E13/cm3。設置有其他摻雜物濃度的第一井也可能有用。在一實施例中，該第一極性為n型。例如，該第一井可為用於n型裝置的n型井。設置p型作為第一極性也有用。例如，p型井可用於p型裝置。
所述電晶體各自包含在裝置區中配置於基板表面上的閘極120。閘極可稱為指狀物(finger)。該閘極包含配置於閘極電介質124上面的閘極126。該閘極可為多晶矽。其他的材料也可能有用。至於該閘極電介質，可為氧化矽。其他的閘極電介質材料也可能有用。在一實施例中，該閘極與用於核心裝置(core device)的閘極類似。閘極的其他配置也可能有用。
該閘極可為形成多個電晶體的閘極的閘極導體。例如，該閘極導體可橫貫被隔離區分離的多個裝置區。電晶體的極性有由該閘極導體形成的共同閘極(common gate)。閘極導體的其他配置也可能有用。
該閘極配置於第一及第二源極/汲極(S/D)區130、140之間。所述S/D區為配置於基板中的第一極性摻雜區。例如，所述S/D區為重度摻雜第一極性區。例如，所述S/D區可有約0.1至0.4微米的深度。其他深度也可能有用。所述S/D區可與該裝置中的其他電晶體的區類似。在一實施例中，第一S/D區130為源極區而第二S/D區140為電晶體的汲極區。
如圖示，第一及第二LD電晶體115a、115b經配置成有共同第二S/D或汲極區140。所述LD電晶體的其他配置也可能有用。第一S/D區130經配置成與該閘極的第一側壁毗鄰。如圖示，該源極區的第一側與該閘極的第一側壁對齊(align)。例如，該閘極也可與源極區130的部分重疊(overlap)。第一S/D區130的其他配置也可能有用。至於第二S/D區140，為偏離該閘極的第二側壁。例如，其位移(displacement)可稱為漂移距離。
在一實施例中，設置漂移隔離區192於閘極120、第二S/D區140之間。例如，該漂移隔離區為STI。其他類型的漂移隔離區也可能有用。如圖示，該閘極與該漂移隔離區重疊。該漂移隔離區可用來增加有效漂移距離。例如，該漂移距離可增加到等於漂移隔離區的剖面(profile)。在一實施例中，配置遠離漂移隔離區的第二S/D區。在另一實施例中，該第二S/D區可鄰接該漂移隔離區。例如，可改變第二S/D區與漂移隔離區之間的距離以微調ESD性能。第二S/D區的其他配置也可能有用。
該閘極的側壁可設有電介質間隔壁(spacer)。如圖示，該閘極的第二側壁設有電介質間隔壁128。例如，所述電介質間隔壁可為氧化矽間隔壁。其他類型的電介質材料也可能有用，例如氮化矽或電介質材料或層的組合。例如，所述間隔壁可為複合間隔壁。例如，間隔壁可稱為矽化物隔絕層(silicide blocking layer)以及可用來增加有效漂移距離。所述間隔壁也可促進形成輕度摻雜及S/D區。例如，在間隔壁形成之前形成該輕度摻雜區(未圖示)而在間隔壁形成之後形成第二S/D區140。間隔壁的其他配置也可能有用。例如，該間隔壁可為單一間隔壁。在有些情形下， 該電晶體也可包含環狀區(halo region)。該環狀區(未圖示)為在閘極下面鄰接輕度摻雜及S/D區的第二極性摻雜區。
在一些實施例中，形成電介質蝕刻終止層(未圖示)於所述電晶體上面。例如，該蝕刻終止層為氮化矽蝕刻終止層。其他類型的蝕刻終止層也可能有用。該蝕刻終止層應有可從介電層上選擇性地移除的材料。該蝕刻終止層促進形成接觸塞(contact plug)以接觸該電晶體的區域，例如閘極與摻雜區。在一些實施例中，該蝕刻終止層也可用作應力層(stress layer)用以施加應力至電晶體中在閘極底下的通道上以改善性能。
在基板中配置數個第二摻雜井165。所述第二井配置于裝置區中。例如，配置所述第二井于第一井內。所述第二井用作ESD裝置的第二裝置井或體井(body well)。所述第二井包含用於第一極性裝置的第二極性摻雜物。例如，所述第二井包含用於n型裝置的p型摻雜物或用於p型裝置的n型摻雜物。摻雜物濃度可取決於裝置的電壓要求。所述第二井可用第二極性摻雜物輕度(x-)或中度(x)摻雜。例如，所述第二井可為用於n型裝置的p型井。例如，所述第二井適用于高電壓應用的其他摻雜物濃度也可能有用。
在一實施例中，該基板及該第一及該第二井各自設有基板接觸107，第一及第二井接觸162及168用於偏壓基板及井。與S/D區類似，基板接觸及井接觸為重度摻雜區。例如，基板接觸或井接觸的深度小於該裝置隔離區的深度，以及基板接觸及井接觸與各自的基板及井通訊。接觸的摻雜物濃度可約有5E15cm3至9E15/cm3。基板接觸及井接觸與各自的基板及井具有相 同的極性。例如，第一井接觸162為第一極性摻雜區而第二井接觸168為第二極性摻雜區。在一實施例中，第二井接觸168鄰接第一S/D區130。例如，第二井接觸168用作基板接頭(substrate tap)。
在一實施例中，第二井165至少涵蓋第二井接觸168、第一S/D區130及閘極120的部分。如圖示，該第二井在隔離區的內、外緣之間由隔離區194底部伸出以及涵蓋第二井接觸、第一S/D區及閘極的部分。例如，第二井不涵蓋第二S/D區140。該第二井的其他配置也可能有用。該第二井的深度小於該第一井。
我們已發現，上述第二井或個別第二井的配置，例如，在由汲極至源極區以正向衝擊(positive zapping)測試ESD期間迫使電流只沿著垂直方向流動。此抑制nLDMOS的強驟回特性以及導致ESD裝置有改良及更均勻的接通。
在一實施例中，可設置數個隔離區194以分離所述井接觸區。所述隔離區可為STI區。例如，所述隔離區可類似於所述裝置隔離區。隔離區的其他類型或配置也可能有用。
數個金屬矽化物接觸(未圖示)可形成於該閘極電極及各種接觸區上。例如，可設置金屬矽化物接觸於所述S/D區、井接觸及閘極上。例如，所述矽化物接觸可為鎳基接觸。其他類型的金屬矽化物接觸也可能有用。例如，所述矽化物接觸可為鈷矽化物(CoSi)接觸。所述矽化物接觸可厚約100至500埃。其他厚度的矽化物接觸也可能有用。所述矽化物接觸可用來減少接觸電阻以及促進與後段制程(back-end-of-line)金屬互連的接觸。
在一實施例中，基板、第二井、第一S/D區及閘極 共同耦接至ESD裝置的第一端子134。第二S/D區耦接至ESD裝置的第二端子144。例如，第一端子為源極端子而第二端子為汲極端子。例如，源極端子耦接至接地而汲極端子，例如，耦接至VDD或輸入/輸出焊墊(I/O pad)。端子連接至ESD裝置的其他配置也可能有用。
在一實施例中，設置第三井175。例如，該第三井用作第二S/D或汲極井。該汲極井在基板中配置于汲極區下面。例如，取決於工作電壓，該第三井的寬度可小於、等於或大於汲極的寬度。如圖示，第三井的寬度與汲極的寬度相同。例如，可根據總體的汲極面積來優化汲極井。汲極井的深度是在漂移隔離區的底部與體井之間。汲極井的其他深度也可能有用。
汲極井175包含第一極性摻雜物。在一實施例中，汲極井的摻雜物濃度低於第二S/D區140。在一實施例中，可用第一極性摻雜物中度摻雜(x)該汲極井。其他的摻雜物濃度也可能有用。
我們已發現，通過設置在汲極下面的汲極井，較低的電阻路徑產生在垂直方向。如此，引導電流在垂直方向流動而不是水平方向。此抑制nLDMOS的強驟回特性，以及導致，例如，在由第二端子144至第一端子134以正向衝擊測試ESD下有較高的觸發電流。
此外，根據一實施例，與習知ESD裝置不同的是，不設置漂移井。例如，不設置比第二井淺而且有通常涵蓋第二S/D區以及在習知ESD裝置的閘極下面延伸的第一極性摻雜物的漂移井。在沒有漂移井下，汲極140通過隔離井160耦接至通道。排 除漂移井為排除基極推出現象(base push-out phenomenon)。引導電流只在垂直方向流動。此抑制nLDMOS的強驟回特性以及導致ESD裝置有改良及更均勻的接通。我們也已發現，此配置可改善ESD性能。
第2圖顯示如第1圖所述的裝置的部分112的簡化上視圖。如圖示，該部分沿著第一方向由第一電晶體的第二井延伸至第二電晶體的第二井。例如，該第一方向為x-方向。如圖示，該裝置的部分包含包圍或圍繞ESD保護電路的LD電晶體的閘極120的第二井接觸168。如上述，第二井接觸用作基板接頭。在一實施例中，第二井接觸168圍繞各個第一及第二LD電晶體的閘極結構120。如圖示，第二S/D或汲極區140被偏離以及在第一及第二LD電晶體的閘極之間，同時第一S/D或源極區130經配置成鄰近各個閘極。在一實施例中，源極區130鄰接第二井接觸或基板接頭168。
如上述，第2圖的配置有數個優點。我們已發現，如以上在說明第1圖及第2圖時所述的，在一基板接頭168中有兩個閘極或指狀物120以及有鄰接源極區130的基板接頭的配置顯著增強保持電壓(Vh)。例如，在一基板接頭中有兩個閘極或指狀物確保每個指狀物有相同的驟回行為。這導致ESD裝置有改良及更均勻的接通。此外，當源極區鄰接基板接頭時，由於基板電阻減少而需要更多電壓以維持驟回行為，這導致Vh的增加。例如，此種配置使得Vh高於待保護電路或裝置的工作電壓。此外，如以上在說明第1圖所述的裝置以及第2圖的配置及佈局是有利的，因為它使得Vh增加而導致閂鎖免疫力改善同時需要較少的 空間，而允許生產更緊湊的裝置以及有增強的ESD性能。
多個ESD保護電路可用第二井接觸互連以形成陣列(array)300a，如第3a圖所示。該陣列包含ESD保護電路的多個部分，如在說明第2圖時所述。常見的元件可能不予描述或詳述其細節。該陣列包含共用共同基板接頭的n個閘極、n個源極區、m個汲極區以及m個基板接頭，其沿著第一或x方向互連而形成陣列。該陣列也可互連成在第一或x方向及第二或y方向有x行及y列的ESD保護電路，如第3b圖所示。
第4圖顯示如在說明第1圖時所述的ESD保護電路實施例的TLP測量。如第4圖所示，如在說明第1圖所述的實施例的觸發或保持電壓(Vh)約有33伏特。如此，上述實施例適合使用於，例如，在0.18微米、30伏特雙極式CMOS DMOS(BCD)製程下製成的裝置。其他適當類型的製程也可能有用。如圖示，Vh高於裝置的工作電壓。結果，閂鎖現象被排除。如圖示，該實施例的觸發或保持電流It1大於400毫安培(mA)，而高於100毫安培的一般靜態閂鎖規格及300毫安培的一般暫態閂鎖規格。如圖示，與ESD性能有關的It2約有1.5安培，它在例如400微米的給定總寬度下約有2.2 kV。如此，上述ESD保護電路不但有改良的ESD性能以及增強的閂鎖免疫力，它也適合使用於標準HBM ESD性能規格(在400微米的總寬度下有2 kV)。
可用其他特定形式實作本發明而不脫離本發明的精神或本質特性。因此，前述實施例在各方面都應被視為圖解說明用而不是限定描述于本文的揭示內容。因此，用隨附申請專利範圍，而不是以上的描述，陳明本揭示內容的範疇，以及希望涵蓋 落入所述申請專利範圍的意思及等價範圍內的所有改變。
100‧‧‧裝置
105‧‧‧基板
107‧‧‧基板接觸
110‧‧‧裝置區
112‧‧‧部分
115a‧‧‧第一LD電晶體
115b‧‧‧第二LD電晶體
120、126‧‧‧閘極
124‧‧‧閘極電介質
128‧‧‧電介質間隔壁
130‧‧‧第一源極/汲極區
134‧‧‧第一端子
140‧‧‧第二源極/汲極區
144‧‧‧第二端子
160‧‧‧第一摻雜井、隔離井
162‧‧‧第一井接觸
165‧‧‧第二摻雜井
168‧‧‧第二井接觸、基板接頭
175‧‧‧第三井、汲極井
190‧‧‧裝置隔離區
192‧‧‧漂移隔離區
194‧‧‧隔離區

Claims (17)

  1. 一種半導體裝置，包含：基板，定義有裝置區，該裝置區包含具有第一及第二電晶體的ESD保護電路，其中，電晶體包含：閘極，具有第一及第二側，第一擴散區，在該裝置區中鄰近該閘極的該第一側，第二擴散區，在該裝置區中偏離該閘極的該第二側，其中，該第一及該第二擴散區包含第一極性的摻雜物，以及配置於該閘極與該第二擴散區之間的漂移隔離區，該閘極與該漂移隔離區的一部分重疊；第一裝置井，涵蓋該裝置區；數個第二裝置井，配置於該第一裝置井內；以及井接觸，與該第二裝置井耦接，其中，該井接觸包圍該電晶體的該閘極以及鄰接該電晶體的該第一擴散區。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該第一裝置井包含該第一極性的摻雜物以及該第二裝置井包含第二極性的摻雜物。
  3. 如申請專利範圍第2項所述之半導體裝置，其中，該第一極性包含n型以及該第二極性包含p型。
  4. 如申請專利範圍第1項所述之半導體裝置，其中，該第二裝置井至少涵蓋該井接觸、第一擴散區以及該閘極的部分。
  5. 一種半導體裝置，包含：基板，定義有裝置區，該裝置區包含具有第一及第二電晶體的ESD保護電路，其中，電晶體包含： 閘極，具有第一及第二側，第一擴散區，在該裝置區中鄰近該閘極的該第一側，第二擴散區，在該裝置區中偏離該閘極的該第二側，其中，該第一及該第二擴散區包含第一極性的摻雜物，以及配置於該閘極與該第二擴散區之間的漂移隔離區，其中，該漂移隔離區偏離該第二擴散區；第一裝置井，涵蓋該裝置區；數個第二裝置井，配置於該第一裝置井內；以及井接觸，與該第二裝置井耦接，其中，該井接觸包圍該電晶體的該閘極以及鄰接該電晶體的該第一擴散區。
  6. 如申請專利範圍第5項所述之半導體裝置，其中，該第一及該第二電晶體共用共同汲極區。
  7. 一種半導體裝置，包含：基板，定義有裝置區，該裝置區包含具有第一及第二電晶體的ESD保護電路，其中，電晶體包含：閘極，具有第一及第二側，配置於鄰近該閘極的該第二側的側壁間隔壁，第一擴散區，在該裝置區中鄰近該閘極的該第一側，以及第二擴散區，在該裝置區中偏離該閘極的該第二側，其中，該第一及該第二擴散區包含第一極性的摻雜物；第一裝置井，涵蓋該裝置區；數個第二裝置井，配置於該第一裝置井內；以及井接觸，與該第二裝置井耦接，其中，該井接觸包圍該電晶體的該閘極以及鄰接該電晶體的該第一擴散區。
  8. 如申請專利範圍第7項所述之半導體裝置，其中，該第一擴散區為源極區以及該第二擴散區為汲極區。
  9. 如申請專利範圍第7項所述之半導體裝置，包含：配置於該第二擴散區底下以及於該第一裝置井內的第三井。
  10. 如申請專利範圍第9項所述之半導體裝置，其中，該第三井包含與該第二擴散區的寬度相同的寬度。
  11. 如申請專利範圍第9項所述之半導體裝置，其中，該第一及該第二擴散區、該第一裝置井以及該第三井包含第一極性的摻雜物，以及該第二裝置井包含第二極性的摻雜物。
  12. 如申請專利範圍第11項所述之半導體裝置，其中，該第一極性包含n型以及該第二極性包含p型。
  13. 如申請專利範圍第12項所述之半導體裝置，其中，該第二裝置井至少涵蓋該井接觸、該第一擴散區以及該閘極的一部分。
  14. 一種半導體裝置，包含：基板，定義有裝置區，該裝置區包含具有第一及第二電晶體的ESD保護電路，其中，電晶體包含：閘極，具有第一及第二側，第一擴散區，在該裝置區中鄰近該閘極的該第一側，第二擴散區，在該裝置區中偏離該閘極的該第二側，其中，該第一及該第二擴散區包含第一極性的摻雜物，以及配置於該閘極與該第二擴散區之間的漂移隔離區，該閘極與該漂移隔離區的一部分重疊；第一裝置井，涵蓋該裝置區；數個第二裝置井，配置於該第一裝置井內； 第三井，配置於該第二擴散區底下以及於該第一裝置井內；以及井接觸，與該第二裝置井耦接，其中，該井接觸包圍該電晶體的該閘極以及鄰接該電晶體的該第一擴散區。
  15. 如申請專利範圍第14項所述之半導體裝置，其中，該第一及該第二擴散區、該第一裝置井以及該第三井包含第一極性的摻雜物，以及該第二裝置井包含第二極性的摻雜物。
  16. 如申請專利範圍第15項所述之半導體裝置，其中，該第一極性包含n型以及該第二極性包含p型。
  17. 如申請專利範圍第14項所述之半導體裝置，其中，該第二裝置井至少涵蓋該井接觸、該第一擴散區以及該閘極的一部分。
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