TWI449128B - 積體電路結構及其製造方法 - Google Patents

Description

積體電路結構及其製造方法

本發明係有關一種積體電路結構及其製造方法，特別是一種內連線結構及其製造方法。

在半導體科技中，可使用各類製程在基板上形成積體電路的圖樣，包括微影製程、離子植入、沉積、及蝕刻。鑲嵌製程被使用來形成複數層銅內連線(multilayer copper interconnections)，包括垂直內連線導孔(vertical interconnection vias)及水平內連線金屬走線(horizontal interconnection metal lines)。在鑲嵌製程中，溝槽形成於一介電材料層中，而銅或鎢被填入溝槽中，接著實施一化學機械研磨以移除介電材料層上多餘的金屬及平坦化頂表面。

隨著積體電路製造往更進步的科技節點發展，積體電路元件尺寸降低到更小。例如，溝槽尺寸變得越來越小。因此侷限了這些金屬材料填入空隙的能力，並且，空隙填入的品質與可靠度皆受到挑戰。再者，填入空隙之材料的對應導電性需更高，才能使內連線結構具有所需的性能。因此，內連線材料會是要進一步改良具有所需性能與可靠度的內連線結構的瓶頸。因此，需要一種能克服上述問題的內連線結構及其製造方法。

本發明提供一種積體電路結構，包括：一基板，具有一積體電路裝置形成於其中；一第一介電材料層，設置於該基板上，且該第一介電材料層具有一第一溝槽形成於其中；一第一複合內連線元件，設置於該第一溝槽中且與該積體電路裝置電性連接，其中該第一複合內連線元件包括：一第一阻障層，設置於該第一溝槽的側壁上；一第一金屬層，設置於該第一阻障層上；及一第一石墨烯層，設置於該金屬層上。

本發明亦提供一種積體電路結構，包括：一半導體基板，其具有一積體電路裝置形成於其中；一第一介電材料層，設置於該基板上，且該第一介電材料層具有一溝槽形成於其中；及一第一複合內連線元件，設置於該溝槽中且與該積體電路裝置電性連接，其中該第一複合內連線元件包括：一第一阻障層，設置於該溝槽的側壁上；至少一奈米碳管，設置於該第一溝槽中且大抵沿著該溝槽的一深度方向定向；及一銅材料，其填入該第二溝槽中且藉由該第一阻障層而與該第一介電材料層隔絕，使得該至少一奈米碳管埋設於該銅材料中。

本發明也提供一種積體電路結構的製造方法，包括：形成一第一介電材料層於一基板上，其中該基板具有一積體電路裝置形成於其中；蝕刻該第一介電材料層以形成一第一溝槽，其中該溝槽與該積體電路裝置的一裝置元件對齊；形成一阻障層於該第一溝槽中；形成一第一金屬層於該第一溝槽中且鄰近該阻障層；及形成一第一石墨烯層於該第一溝槽中且鄰近該第一金屬層。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

可理解的是，以下提供許多不同實施例或範例，以實施本揭露的不同特徵。為簡化本揭露，將在以下敘述元件及設置的特定範例，然而這些僅為範例且並不意圖限定本揭露。再者，本揭露在各範例中可能重複元件標號及/或字母，然而重複的目的僅是為了簡單明瞭，且並不表示所述的各實施例及/或配置之間有關聯。再者，以下敘述中第一特徵於一第二特徵上或上方的形成可包括其中第一、第二特徵直接接觸的實施例，且也可包括其中有額外特徵形成於第一、第二特徵之間，使第一、第二特徵可不直接接觸的實施例。

第1圖顯示一半導體結構(或一積體電路結構)50之剖面示意圖，其中半導體結構具有一根據一個或以上實施例中本揭露各形式所製作的內連線結構。第2圖顯示半導體結構50的一內連線元件之剖面示意圖，其中內連線元件是根據本揭露各形式所製作的。第3圖顯示半導體結構50另一根據本揭露各形式所製作的內連線元件之剖面示意圖。將在以下伴隨第1-3圖敘述半導體結構50。

參見第1圖，半導體結構50包括一基板52。基板52包括矽基板。或者，基板52可包括其他元素型半導體，例如鍺。基板52可更包括化合物型半導體，例如SiC、GaAs、InAs、及InP。基板52可包括一合金半導體，例如SiGe、碳化矽鍺(silicon germanium carbide)、GaAsP、及GaInP。在一實施例中，基板52包括一磊晶層。例如，基板可具有一磊晶層覆於一主體半導體上。再者，基板52可包括一絕緣體覆矽(silicon-on-insulator,SOI)結構。例如，基板可包括一埋設氧化(buried oxide,BOX)層，其形成藉由例如植入氧隔離(separation by implanted oxygen,SIMOX)、或其他製程，例如晶圓接合及研磨。基板52也包括各類p型摻雜區及/或n型摻雜區，其藉由例如離子植入法及/或擴散製程形成。上述摻雜區包括n井、p井、輕摻雜區(light doped region,LDD)、重摻雜源極及汲極(S/D)、及設置成各類積體電路裝置的各類通道摻雜輪廓(channel doping profile)，其中各類積體電路裝置為例如互補式金氧半場效電晶體(complementary metal-oxide-semiconductor filed-effect transistor,CMOSFET)、影像感測器(imaging sensor)、及/或發光二極體。基板52之上或之中可更包括其他功能元件，例如電阻或電容。基板52更包括側向隔離元件，其用以分離形成於基板52中的各類裝置。在一實施例中，側向元件使用的是淺溝槽隔離(shallow trench isolation,STI)元件。在電性連結至輸入及輸出信號時，各類裝置更包括設置於源極/汲極、閘極及其他裝置元件上的矽化物以降低接觸電阻。

半導體結構50也包括複數個圖案化介電層及圖案化導電元件，其經整合形成一電性連接各類P型及N型摻雜區及其他功能元件(例如閘極電極)的內連線結構，以形成一功能性積體電路。在一範例中，基板52可包括內連線結構的一部份且被統稱為基板52。將會在之後對內連線結構做更多敘述。

第1圖中顯示一用以說明的範例導電元件54。在一實施例中，導電元件54為一源極、汲極、或閘極電極。或者，導電元件54為一設置於源極、汲極、或閘極電極上的矽化物元件。可藉由矽化物自我對準(self-aligned silicide,salicide)製程形成矽化物元件。在另一實施例中，導電元件54包括一電容的電極或一電阻的一端。在基板52為內連線結構的一部份的另一實施例中，導電元件54包括一接點(contact)、一金屬導孔(metal via)、或一金屬走線(metal line)。

如上所述，半導體結構50包括一內連線結構。內連線結構包括一多層內連線(multi-layer interconnect,MLI)結構及一與多層內連線結構整合的層間介電(inter-level dielectric,ILD)，藉此提供一電性通路以電性連接基板52中各類裝置到輸入/輸出電源與信號。內連線結構包括各類金屬走線、接點、及金屬導孔。金屬走線提供水平電性通路。接點提供矽基板及金屬走線之間的垂直連接，而導孔提供不同金屬層中金屬走線的垂直連接。

在本實施例中，半導體結構50包括一第一內連線層56及一第二內連線層58，如第1圖所示。第一內連線層56包括一第一介電材料層60，其設置於基板52上。第一介電材料層60包括氧化矽、一低介電常數(low-k)材料、其他合適介電材料、或上述任意組合。低介電常數材料可包括摻氟矽玻璃(fluorinated silica glass,FSG)、碳摻雜氧化矽、黑鑽石(Black Diamond)(Applied Materials of Santa Clara,California)、乾凝膠(xerogel)、氣溶膠、非晶氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、(bis-benzocyclobutenes,BCB)、SiLK(Dow Chemical,Midland,Michigan)、聚亞醯胺、及/或其他在未來發展出的低介電常數介電材料。第一介電材料層60之形成可藉由化學氣相沉積、旋轉塗佈、或其他合適製程。

可額外地在基板52及第一介電材料層60之間設置一蝕刻停止層62。蝕刻停止層62包括一介電材料，當進行蝕刻製程以圖案化第一介電材料層60時，上述介電材料的抗蝕刻性會顯著高於第一介電材料層60。在一範例中，蝕刻停止層62包括氮化矽、碳化矽、或其他合適材料。

一第一導電元件64被埋設於第一介電材料層60中，且若存在一蝕刻停止層62，第一導電元件64可更被埋設於蝕刻停止層62中。第一導電元件64與導電元件54對齊且位於其上。尤其，第一導電元件64接觸導電元件64以提供一導電途徑(electrical path)。在一實施例中，第一導電元件64為一位於兩鄰近金屬層之間的金屬導孔、或者在一金屬層及矽基板之間的接點。在另一實施例中，第一導電元件64的形成是藉由圖案化第一介電材料層60以形成一第一溝槽、填入各類導電材料於第一溝槽中、及實施一化學機械研磨(chemical mechanical polishing,CMP)製程以移除位於第一介電材料層60上的各類導電材料。在一範例中，圖案化第一介電材料層60包括一微影製程及一蝕刻製程。微影製程形成一圖案化光阻層，其中圖案化光阻層具有一定義出第一溝槽區域的開口。蝕刻製程可包括兩個蝕刻步驟，其分別移除第一介電材料層60及圖案化光阻層開口中的蝕刻停止層62。在蝕刻後藉由濕剝除(wet stripping)或電漿灰化(plasma ashing)移除圖案化光阻層。或者，可在製程中使用一硬式罩幕層(hard mask layer)當作蝕刻罩幕以形成第一溝槽。

以下將配合第2圖對第一導電元件64以剖面做更多敘述。第一導電元件64包括一設置於第一溝槽側壁上的阻障層72。阻障層72可有效防止金屬擴散進入第一介電材料層60中。在一範例中，阻障層72包括TaN及/或Ta。在其他範例中，阻障層72可包括其他合適材料，例如TiN。可藉由物理氣相沉積或其他合適製程形成阻障層72。在另一實施例中，可圖案化阻障層72，使沉積於第一溝槽底表面上的部份被移除。

第一導電元件64包括一個或以上的奈米碳管(carbon nanotubes,CNTs)設置於第一溝槽中。在本實施例中，奈米碳管大抵沿著與基板52垂直的方向定向(也就是沿著溝槽深度的方向)。奈米碳管從導電元件54開始生長並結束生長於第一介電材料層60的頂表面。在一範例中，奈米碳管隨機地形成於導電元件54上。在本實施例中，是藉由化學氣相沉積(chemical vapor deposition,CVD)形成奈米碳管。在其他實施例中，是藉由其他合適製程形成奈米碳管，例如電弧放電(arc discharge)、雷射剝離(laser ablation)、或高壓一氧化碳(high pressure carbon monoxide,HiPco)。在各類實施例中，奈米碳管74包括單壁奈米碳管及/或多壁奈米碳管。在其他範例中，奈米碳管74可為半導體型奈米碳管或金屬型奈米碳管。

接著，將一金屬材料76填入奈米碳管中的間隙，使得第一溝槽被填入且奈米碳管74埋設於金屬材料76中。在一實施例中，金屬材料76包括銅。在另一實施例中，金屬材料76包括鎢。金屬材料可包括其他合適金屬。可藉由CVD沉積金屬材料76，其中使用一CVD設備，例如應用材料公司(Applied Materials)的Centura。

在一形成包含銅的金屬材料76的CVD製程之實施例中，對應的前驅物包括六氟乙醯丙酮酸銅(Cu-hexafluoroacetylacetonate,hfac)及三甲基乙烯矽烷(trimethylvinylsilane,TMVS)。根據一範例，在CVD製程中基板的溫度約為100-550℃。在另一實施例中，相對應的CVD腔體中的壓力約為1-1500 mTorr。載氣可包括氫氣、氮氣、氬氣、或上述任意組合。

在另一形成包含銅的金屬材料76的CVD製程之實施例中，前驅物包括乙醯丙酮酸銅(copper acetylacetonate,Cu(acac)2)。在一範例中，在CVD製程中基板的溫度約為100-550℃。在另一實施例中，相對應的CVD腔體中的壓力約為1-1500 mTorr。在另一實施例中，載氣可包括氫氣、氮氣、氬氣、或上述任意組合。

在另一形成包含銅的金屬材料76的CVD製程之實施例中，前驅物包括双(2,2,6,6-四甲基-3,5-庚二酮)化銅(copper dipivaloylmethanate,Cu-(dpm)2)。在一範例中，在CVD製程中基板的溫度約為100-550℃。在另一實施例中，相對應的CVD腔體中的壓力約為1-1500 mTorr。不使用任何載氣。

在另一形成包含銅的金屬材料76的CVD製程之實施例中，其中，前驅物包括Cu(nona-F)2。在一範例中，在CVD製程中基板的溫度約為100-550℃。在另一實施例中，相對應的CVD腔體中的壓力約為1-1500 mTorr。載氣可包括氫氣。

或者，可實施其他合適製程，例如物理氣相沉積(physical vapor deposition,PVD)或電子束蒸鍍槍(E-gun)，來沉積金屬材料76。在一實施例中，使用PVD沉積包含銅的金屬材料76。可使用應用材料公司的PVD裝置Endura以使用銅標靶來沉積銅。將根據各類範例在以下提供沉積銅的PVD製程的各參數條件。濺鍍功率約為10-100 kW。濺鍍時間約為20-120秒。濺鍍溫度為室溫到約50℃。濺鍍偏壓功率(bias power)為0到約1200 W。電磁功率(electron magnet power)為0到約50 A。載氣包括氬氣。PVD腔體壓力約為1-100 mTorr。

在另一實施例中，使用電子束蒸鍍槍沉積銅。將在以下根據各範例提供各元件的參數。使用一鎢坩鍋(crucible)承載銅來源。提供一電流於坩鍋的兩電極之間，以加熱銅來源至高於約1100℃的溫度。將工作件(work piece)也就是半導體結構50)固定於坩鍋頂部上。如此一來，銅來源蒸發並沉積於工作件上。

在本實施例中，奈米碳管74及金屬材料76的形成皆是藉由CVD及使用同樣CVD設備以降低製造製程週期時間。舉例來說，使用應用材料公司的CVD設備Centura形成奈米碳管74及金屬材料76。之後，可額外地實施CMP製程以移除第一介電材料上的金屬材料及移除第一介電材料層頂表面上多餘的奈米碳管。尤其，藉由一製程將奈米碳管74的密度控制到一大小，使奈米碳管之間有足夠的間隙且可有效率地填入金屬材料。因為材料特性，金屬材料及奈米碳管的組合增加間隙填入的能力，特別是填入具有高深寬比的溝槽的能力。

再度回到第1圖，第二內連線結構58包括一第二介電材料層66，其設置於第一介電材料層60上。第二介電材料層66包括氧化矽、一低介電常數材料、其他合適介電材料、或上述任意組合。在本實施例中，第二介電材料層66與第一介電材料層60在組成及形成方面皆相似。例如，第二介電材料層66是藉由CVD、旋轉塗佈、或其他合適製程形成。

可額外地設置一蝕刻停止層68於第二介電材料層66及第一介電材料層60之間。蝕刻停止層68包括一介電材料，在實施用以圖案化第二介電材料層66的蝕刻製程時，上述介電材料的抗蝕刻性會顯著高於第二介電材料層66。在一實施例中，蝕刻停止層68與蝕刻停止層66的組成及形成皆相似。例如，蝕刻停止層68包括氮化矽、碳化矽、或其他合適材料。

一第二導電元件70被埋設於第二介電材料層66之中，若存在有蝕刻停止層68，第二導電元件70可更被埋設於蝕刻停止層68中。第二導電元件70與第一導電元件64對齊且位於其上。尤其，第二導電元件70接觸第一導電元件64以提供一導電途徑。在一實施例中，第二導電元件70為一金屬走線。在另一實施例中，第二導電元件70的形成是藉由圖案化第二介電材料層66以形成一第二溝槽、填入各類導電材料於第二溝槽中、及實施化學機械研磨製程以移除第二介電材料層66上的導電材料。在一範例中，圖案化第二介電材料層66包括一微影製程及一蝕刻製程。微影製程形成一圖案化光阻層，其中圖案化光阻層具有一定義出第二溝槽區域的開口。蝕刻製程可包括兩個蝕刻步驟，其分別移除第二介電材料層66及圖案化光阻層開口中的蝕刻停止層68。在蝕刻後，藉由濕剝除或電漿灰化移除圖案化光阻層。圖案化光阻層在蝕刻製程後被移除。

以下將配合第3圖對第二導電元件70以剖面做更多敘述。第二導電元件70包括一設置於第二溝槽底表面及側壁上的阻障層78。阻障層78可有效防止金屬擴散進入第二介電材料層66中。在本實施例中，阻障層78與阻障層72在組成和形成方面都相似。在一範例中，阻障層78包括TaN及/或Ta。在其他範例中，阻障層78可包括其他合適材料，例如TiN。可藉由物理氣相沉積或其他合適製程形成阻障層78。

第二導電元件70包括整合於一多層結構中的金屬材料80及石墨烯82。石墨烯為一二維碳結構。石墨烯為一具有一個碳原子之厚度的平面片，其中碳原子為密排六方晶格(或者可簡單稱作石墨烯片)。

在第3圖所示的本實施例中，第二導電元件70包括複數個金屬層(統一標示為80)及複數個石墨烯層(統一標示為82)，其中每個石墨烯層被設置於兩鄰近金屬層之間。在本實施例中，第一金屬層80為最外層且接觸阻障層78。在一替代實施例中，第一石墨烯層82為最外層且接觸阻障層78。

在一實施例中，藉由CVD形成石墨烯層82。在一範例中，前驅物包括甲烷及氫氣。在CVD製程中，設計氣體流及基板溫度使石墨烯能有效地生長於銅上且可使材料之間具有更高整合度。CVD製程可包括多個步驟。在本實施例中，CVD製程包括四個步驟。第一步驟僅使用氫氣且加熱基板至一標的沉積溫度，加熱時間為一第一期間；第二步驟使用氫氣且維持基板於標的沉積溫度，維持時間為一第二期間；第三步驟使用氫氣及甲烷以在標的沉積溫度沉積石墨烯。將甲烷氣體及氫氣的氣流量比例CH₄ /H₂ 維持在高於1；而第四步驟為冷卻基板。在維持基板於標的沉積溫度的第二步驟及沉積的第三步驟期間，維持CVD沉積腔體在約1-4 Torr的壓力。標的沉積溫度約為400-1000℃。

在一實施例中，金屬層80包括Cu、W、或其他合適金屬。在另一實施例中，藉由CVD沉積金屬層80。或者，可實施其他合適製程例如PVD或電子束蒸鍍槍來沉積金屬層80。可藉由上述各類實施例中形成金屬材料76的方法之一形成包含銅的金屬層80。

多層結構中的金屬層80及石墨烯層82填入第二溝槽中，其中第二溝槽的側壁內襯有阻障層78。在本實施例中，金屬層80及石墨烯層82皆是由CVD形成且使用一相同CVD設備以縮短製程週期時間，特別是在形成複數個金屬層80及石墨烯層82時。舉例來說，使用應用材料公司的Centura以分別形成石墨烯層82及金屬層80。之後，可額外地實施一CMP製程以移除設置於第二介電材料層66上的金屬層及石墨烯層。

在一實施例中，每一個石墨烯層包括一石墨烯片。每個石墨烯層82包括一底部部分和一側壁部分。在另一實施例中，每個金屬層80分別具有一不同於其他金屬層80的厚度。尤其，金屬層80在接近第二溝槽中間時會較薄。在一形成第二導電元件70的製程中，先沉積阻障層78於第二溝槽中，接著沉積一第一金屬層80於阻障層78上，接著沉積一第一石墨烯層82於第一金屬層上，接著沉積一第二金屬，接著沉積一第二石墨烯層，以此類推，直到第二溝槽大抵被填入。在一範例中，最後一層為一金屬層80。因為材料之間的互相作用，金屬層80及石墨烯層82的組合增進了間隙填入的能力，尤其是增進填入具有高深寬比的溝槽的能力。

在一替代實施例中，鄰近阻障層78的最外層為一石墨烯層82。在此情況下，設置一介面材料層於石墨烯層及阻障層之間以得到更佳的材料整合度。在一範例中，介面材料層包括Ru。

雖然半導體結構50及其製造方法已在上一併敘述，仍可使用其他實施例或者替代實施例。在一替代實施例中，第一內連線層56中的第一導電元件64包括奈米碳管74，其中奈米碳管74埋設在包含銅的金屬層76中，而第二內連線層58中的第二導電元件70也包括一類似於第一導電元件64的結構。尤其，第二導電元件70包括在第二溝槽中的奈米碳管，其中奈米碳管沿著溝槽深度的方向定向，且埋設於一銅金屬層中。在進一步的實施例中，第一導電元件64為一導孔而第二導電元件70為一金屬走線。

在本實施例中，第一、第二導電元件64及70可藉由兩個單獨的鑲嵌製程，其各自與形成第一導電元件64的製程相同或相似。或者，可藉由一雙鑲嵌製程形成第一及第二導電元件64及70。在形成的一範例中，接著沉積蝕刻停止層62於基板上，沉積第一介電材料層60於蝕刻停止層62上，沉積蝕刻停止層68於第一介電材料層60上，且沉積第二介電材料層66於蝕刻停止層68上。第二溝槽的形成是藉由第一圖案化製程，其中包括微影製程及蝕刻，且之後藉由第二圖案化製程形成第一溝槽。或者，以第一圖案化製程形成第一溝槽，接著以第二圖案化製程形成第二溝槽。在此第一及第二溝槽為集合溝槽。奈米碳管持續生長於集合溝槽(包括第一、第二溝槽)中。將一銅層填入集合溝槽中奈米碳管之間的間隙。接著實施一CMP製程移除第二介電材料層66頂表面上方多餘的金屬及奈米碳管。在蝕刻每一個溝槽時，位於其下的相對應蝕刻停止層有停止蝕刻的功能，接著可使用另一蝕刻，例如濕蝕刻，以打開個別的蝕刻停止層。

以下提供根據本揭露的半導體結構及其製造方法之其他實施例。第4及第5圖說明根據一個或以上實施例中本揭露各形式的在各製造階段所造出半導體結構200之剖面示意圖。將伴隨第4、5圖一併敘述半導體結構200及其製造方法。

參見第4圖，半導體結構200包括一相似於基板52之基板210。半導體結構200更包括一蝕刻停止層212，設置於基板210上，及包括一介電材料層214，設置於蝕刻停止層212上。蝕刻停止層212及介電材料層214在其組成與形成上分別相似於蝕刻停止層68及介電材料層214。例如，介電材料層214包括一低介電常數(low-k)介電材質。

接著圖案化介電材料層214以藉由一包括微影製程及蝕刻的製程形成一溝槽216。微影製程形成一圖案化光祖層且在之後使用圖案化光阻層當作蝕刻罩幕以實施蝕刻。藉由濕剝除或電漿灰化移除圖案化光阻層。一範例微影製程可包括以下製程步驟：光阻塗佈、軟烘烤、罩幕對準、圖案曝光、曝光後烘烤、顯影、及硬烘烤。微影製程可以其他合適製程實施或替代，例如無罩幕光微影(maskless photolithography)、電子束曝光(electron beam writing)、離子束曝光、及分子印刷(molecular printing)。在一範例中，在蝕刻介電材料層214後，實施一第二蝕刻步驟以移除溝槽216中的蝕刻停止層212。因此，在蝕刻停止層212及介電材料層214中皆定義出溝槽216。

在一替代實施例中，使用一硬罩幕以形成溝槽216。例如，沉積一硬罩幕層於介電材料層214上且圖案化以形成一定義出溝槽216之區域的開口。接著，在蝕刻製程中使用硬罩幕層當成蝕刻罩幕以圖案化介電材料層214。

參見第5圖，設置一阻障層218於溝槽216的底表面及側壁上以有效地防止金屬擴散進入介電材料層214中。在本實施例中，阻障層218與阻障層72在組成及形成皆類似。在一範例中，阻障層218包括TaN、Ta、或上述任意組合。在其他範例中，阻障層218可包括其他合適材料例如TaN。阻障層218的形成可藉由PVD、CVD、或其他合適製程。或者以一乾蝕刻或一包括微影及蝕刻的圖案化製程選擇性移除溝槽216底表面上的阻障層218。

接著形成一複合金屬元件220於溝槽216中，且複合金屬元件220藉由阻障層218與介電材料層214隔離。複合金屬元件220包括整合於一多層結構中的金屬材料及石墨烯。複合金屬元件220與第3圖中所示第二導電元件70中整合有複數個金屬材料及石墨烯的結構在組成、形成及配置方面皆相似。複合金屬元件220包括複數個金屬材料及複數個石墨烯，其中每個石墨烯層被設置於兩鄰近金屬層之間，如第3圖所示。尤其，在本實施例中，複合金屬元件220的最外層為金屬層80的其中之一。

在一實施例中，金屬層80包括Cu或W。在其他實施例中，石墨烯層82包括一具有一個碳原子之厚度的石墨烯片。在一實施例中，藉由CVD形成石墨烯層。在另一實施例中，金屬層80也是藉由CVD形成。或者，可使用其他合適製程例如PVD及/或電鍍形成金屬層80。可使用其他合適製程例如電弧放電形成石墨烯層。

在本實施例中，金屬層80及石墨烯層82皆是由CVD形成且使用一相同CVD設備以縮短製程週期時間。例如，使用應用材料公司的Centura以分別形成石墨烯層82及金屬層80。之後，可額外地實施一CMP製程以移除設置於介電材料層214上的金屬層及石墨烯層。

第6~9圖說明根據一個或以上實施例中本揭露各形式的在各製造階段所造出半導體結構250之剖面示意圖。半導體結構250與第1圖所示之半導體結構50類似。將在以下一併敘述半導體結構250及其製造方法。

參見第6圖，半導體結構250包括一基板52，其類似第1圖中所示的基板52。半導體結構250更包括一導電元件54，其類似第1圖中所示的導電元件54。半導體結構250包括一內連線層56設置於基板52上。內連線層56包括一蝕刻停止層62，設置於基板52上，其包括一第一介電材料層60，設置於蝕刻停止層62上。蝕刻停止層62及介電材料層60在其組成、配置、與形成上分別相似於蝕刻停止層68及介電材料層214。

接著藉由一包括微影製程及蝕刻的製程圖案化第一介電材料層60以形成一溝槽252。在一範例中，實施兩個蝕刻步驟以分別移除溝槽252中的第一介電材料層60及蝕刻停止層62。在一替代實施例中，使用一硬罩幕以形成溝槽252。溝槽252與導電元件54對齊且暴露出至少一部分的導電元件54。

設置一阻障層254於溝槽252的底表面及側壁上以有效地防止金屬擴散進入第一介電材料層60中。在本實施例中，阻障層254與阻障層72在組成及形成皆類似。在一範例中，阻障層254包括TaN、Ta、或上述任意組合。在其他範例中，阻障層254可包括其他合適材料例如TaN。阻障層254的形成可藉由PVD、CVD、或其他合適製程。或者以一乾蝕刻或一包括微影及蝕刻的圖案化製程選擇性移除溝槽252底表面上的阻障層254。

參見第7圖，形成一第一複合金屬元件256於溝槽252中，且第一複合金屬元件256藉由阻障層254與第一介電材料層60隔離。第一複合金屬元件256及阻障層254與第2圖中所示之第一導電元件256在組成、形成及配置方面皆相似。第一複合金屬元件256包括一金屬層76，其埋設於一個或以上的奈米碳管74中。第一複合金屬元件256的形成是藉由先生長奈米碳管於第一溝槽252中且填入奈米碳管之間的間隙。可更實施一CMP製程以移除多餘的金屬材料及奈米碳管。

參照第8圖，半導體結構250更包括一第二內連線層58，設置於第一內連線層56之中。第二內連線層58包括一設置於第一內連線層56上的蝕刻停止層68及一設置於蝕刻停止層68上的第二介電材料層66。

接著藉由一包括微影製程及蝕刻的製程圖案化介電材料層66以形成一第二溝槽258。在一範例中，蝕刻停止於蝕刻停止層68，接著，實施一第二蝕刻步驟以移除溝槽258中的蝕刻停止層68。或者，可使用一硬罩幕以形成溝槽258。

參見第9圖，設置一阻障層260於溝槽258的側壁上。在本實施例中，阻障層260在組成及形成方面皆類似於第1圖所示之阻障層72。在一範例中，阻障層260包括TaN、Ta、或上述任意組合。可藉由PVD、CVD、或其他合適製程形成阻障層260。或者，藉由一乾蝕刻或一圖案化製程移除設置於溝槽258底表面的阻障層260，其中圖案化製程包括微影及蝕刻。

第二複合金屬元件262包括複數個金屬層及複數個石墨烯層，而每個石墨烯層設置於兩鄰近金屬層之間，如第3圖所示。尤其，在本實施例中，第二複合金屬元件262的最外層為金屬層80的其中一層。第二複合金屬元件262及阻障層260與第3圖所示之第二導電元件70在組成、形成、及配置皆相似。

在一個或以上的半導體結構及其製造方法的實施例具有各種優點。在一範例中，因奈米碳管及石墨烯為良好導電材料，提升了半導體結構的整體導電度及可靠度。

因此，本揭露提供一積體電路(integrated circuit,IC)結構。積體電路結構包括一基板，其上有一積體電路結構形成；一第一介電材料層，設置於基板上且具有一第一溝槽形成於其中；及一第一複合內連線元件，設置於第一溝槽中且與積體電路裝置電性連接。第一複合內連線元件包括一第一阻障層，設置於第一溝槽的側壁上；一第一金屬層，設置於第一阻障層上；及一第一石墨烯層，設置於金屬層上。

在一實施例中，第一複合內連線元件更包括一第二金屬層，設置於第一石墨烯層上；及一第二石墨烯層，設置於第二金屬層上。第一金屬層具有一第一厚度，而第二金屬層具有一第二厚度。第二厚度可小於第一厚度。在一實施例中，基板包括一半導體基板；第一介電材料層包括氧化矽及一低介電常數介電材料的其中至少一者；及第一金屬層包括銅和鎢其中之一。在另一實施例中，更包括一蝕刻阻擋層設置於基板及介電層之間。積體電路結構可更包括一第二介電材料層，設置於第一介電材料層及基板之間，且具有一形成於第二介電材料層中的第二溝槽；及一第二複合內連線元件，形成於第二溝槽中且與第一複合內連線元件接觸。第二複合內連線元件包括：一第二阻障層，設置於第二溝槽的側壁上；至少一奈米碳管，設置於第二溝槽中；及一金屬材料，其填入第二溝槽中且被第二阻障層圍繞，使得至少一奈米碳管埋設於金屬材料中。在另一實施例中，第一複合內連線結構為一金屬走線；第二複合內連線結構為導孔及接點其中之一；及第一複合內連線元件經由第二複合內連線元件與積體電路裝置連接。第二複合內連線元件可接觸積體電路裝置的一自對準多晶矽化物(salicide)元件。第一阻障層可包括石墨烯。在另一實施例中，第一阻障層包括一氮化鈦(TiN)層於第一溝槽的側壁上及一Ru層於氮化鈦上；及第一石墨烯層為設置於Ru層及第一金屬層之間。

本揭露也提供積體電路結構的另一實施例，包括：一半導體基板，其具有一積體電路裝置形成於其中；一第一介電材料層，設置於基板上，且第一介電材料層具有一溝槽形成於其中；及一第一複合內連線元件，設置於溝槽中且與積體電路裝置電性連接。第一複合內連線元件包括：一第一阻障層，設置於溝槽的側壁上；至少一奈米碳管，設置於第一溝槽中且大抵沿著溝槽的一深度方向定向；及一銅材料，其填入第二溝槽中且藉由第一阻障層而與第一介電材料層隔絕，使得至少一奈米碳管埋設於銅材料中。

在一實施例中，上述積體電路結構更包括：一第二複合內連線元件，埋設於第二介電材料層中且與第一複合內連線元件接觸，其中第二複合內連線元件包括：複數個金屬層，其包括一接近第二介電材料層的第一金屬層；及複數個石墨烯層，其中每一石墨烯層分別設置於兩個鄰近金屬層之間。在另一實施例中，第二複合內連線元件更包括一第二阻障層，其中第二阻障層設置於第二介電材料層及第一金屬層之間。在另一實施例中，積體電路結構更包括一第一蝕刻停止層，設置於第一及第二介電材料層之間；及一第二蝕刻停止層，設置於第一介電材料層及半導體基板之間。複數個金屬層的每一層可包括銅及鎢的其中至少一者。

本揭露也提供一種積體電路結構的製造方法的實施例。積體電路結構的製造方法包括：形成一第一介電材料層於一基板上，其中基板具有一積體電路裝置形成於其中；蝕刻第一介電材料層以形成一第一溝槽，其中溝槽與積體電路裝置的一裝置元件對齊；形成一阻障層於第一溝槽中；形成一第一金屬層於第一溝槽中且鄰近阻障層；及形成一第一石墨烯層於第一溝槽中且鄰近第一金屬層。

在一實施例中，上述方法更包括在形成一第一介電材料層之間形成一第一蝕刻阻擋層於基板上。在進一步的實施例中，蝕刻第一介電材料層包括：形成一具有一開口的蝕刻罩幕層，其中開口定義出為第一溝槽的一區域；實施一第一蝕刻步驟，以蝕刻在罩幕之開口中的第一介電材料層；及實施一第二蝕刻步驟，以蝕刻在罩幕之開口中的第一蝕刻阻擋層。在一實施例中，方法更包括：形成一第二金屬層於第一溝槽中且鄰近第一石墨烯層及遠離第一石墨烯層；及形成一第二石墨烯層於第一溝槽中且鄰近第二金屬層且遠離第一石墨烯層。在另一實施例中，方法更包括實施一化學機械研磨製程，以移除第一介電材料層上的阻障層、第一金屬層、及第一石墨烯層。在另一實施例中，方法更包括：形成一第二介電材料層於第一介電材料層上；蝕刻第二介電材料層以形成一第二溝槽，其中第二溝槽對齊第一溝槽，使得第二溝槽至少部分位於第一溝槽上；形成另一阻障層於第二溝槽中且鄰近第二溝槽的側壁；形成一奈米碳管於第二溝槽中且奈米碳管的方向大抵沿著垂直基板的一方向定向；及在之後，形成銅於第二溝槽中，使得銅填入奈米碳管及另一阻障層之間。在另一實施例中，其中形成一第一金屬層包括藉由化學氣相沉積形成一銅層；及形成一石墨烯層包括藉由化學氣相沉積形成第一石墨烯層。形成一第一金屬層及形成一第一石墨烯層包括形成第一金屬層及第一石墨烯層於一相同的化學氣相沉積設備中。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

50、200、250．．．半導體結構

52、210．．．基板

54．．．導電元件

56．．．第一內連線層

58．．．第二內連線層

60．．．第一介電材料層

62、68、212．．．蝕刻停止層

64．．．第一導電元件

66．．．第二介電材料層

70．．．第二導電元件

72、218、254、260．．．阻障層

74．．．奈米碳管

76、80．．．金屬材料

82．．．石墨烯

214．．．介電材料層

216、252、258．．．溝槽

220．．．複合金屬元件

256．．．第一複合金屬元件

262．．．第二複合金屬元件

第1圖顯示一半導體結構(或一積體電路結構)50之剖面示意圖，其中半導體結構具有一根據一個或以上實施例中本揭露各形式所製作的內連線結構。

第2圖顯示半導體結構50的一內連線元件之剖面示意圖，其中內連線元件是根據本揭露各形式所製作的。

第3圖顯示半導體結構50另一根據本揭露各形式所製作的內連線元件之剖面示意圖。

第4~5圖說明根據一個或以上實施例中本揭露各形式在各製造階段所造出半導體結構200之剖面示意圖。

第6~9圖說明根據一個或以上實施例中本揭露各形式在各製造階段所造出半導體結構250之剖面示意圖。

50．．．半導體結構

52．．．基板

54．．．導電元件

56．．．第一內連線層

58．．．第二內連線層

60．．．第一介電材料層

62、68．．．蝕刻停止層

64．．．第一導電元件

66．．．第二介電材料層

70．．．第二導電元件

Claims (10)

1. 一種積體電路結構，包括：一基板，具有一積體電路裝置形成於其中；一第一介電材料層，設置於該基板上，且該第一介電材料層具有一第一溝槽形成於其中；一第一複合內連線元件，設置於該第一溝槽中且與該積體電路裝置電性連接，其中該第一複合內連線元件包括：一第一阻障層，設置於該第一溝槽的側壁上；一第一金屬層，設置於該第一阻障層上；及一第一石墨烯層，設置於該第一金屬層上。
2. 如申請專利範圍第1項所述之積體電路結構，其中該第一複合內連線元件更包括：一第二金屬層，設置於該第一石墨烯層上；及一第二石墨烯層，設置於該第二金屬層上。
3. 如申請專利範圍第1項所述之積體電路結構，更包括：一第二介電材料層，設置於該第一介電材料層及該基板之間，且具有一形成於該第二介電材料層中的第二溝槽；及一第二複合內連線元件，形成於該第二溝槽中且與該第一複合內連線元件接觸，其中該第二複合內連線元件包括：一第二阻障層，設置於該第二溝槽的側壁上；至少一奈米碳管，設置於該第二溝槽中；及 一金屬材料，其填入該第二溝槽中且被該第二阻障層圍繞，使得該至少一奈米碳管埋設於該金屬材料中。
4. 如申請專利範圍第3項所述之積體電路結構，其中：該第一複合內連線結構為一金屬走線；該第二複合內連線結構為導孔及接點其中之一；及該第一複合內連線元件經由該第二複合內連線元件與該積體電路裝置連接，其中該第二複合內連線元件接觸該積體電路裝置的一自對準多晶矽化物(salicide)元件。
5. 如申請專利範圍第1項所述之積體電路結構，其中該第一阻障層包括石墨烯，且其中該第一阻障層包括一氮化鈦(TiN)層於該第一溝槽的側壁上及一Ru層於該氮化鈦上；及該第一石墨烯層為設置於該Ru層及該第一金屬層之間。
6. 一種積體電路結構，包括：一半導體基板，其具有一積體電路裝置形成於其中；一第一介電材料層，設置於該基板上，且該第一介電材料層具有一溝槽形成於其中；一第一複合內連線元件，設置於該溝槽中且與該積體電路裝置電性連接，其中該第一複合內連線元件包括：一第一阻障層，設置於該溝槽的側壁上；至少一奈米碳管，設置於該溝槽中且大抵沿著該溝槽的一深度方向定向；及 一銅材料，其填入該溝槽中且藉由該第一阻障層而與該第一介電材料層隔絕，使得該至少一奈米碳管埋設於該銅材料中；一第二介電材料層，設置於該第一介電材料層上，且該第二介電材料層具有一第二溝槽形成於其中；及一第二複合內連線元件，設置於該第二溝槽中且與該第一複合內連線元件接觸，其中該第二複合內連線元件包括：一第二阻障層，設置於該第二溝槽的側壁上；至少一金屬層，設置於該第二阻障層上；及至少一石墨烯層，設置於該至少一金屬層上。
7. 如申請專利範圍第6項所述之積體電路結構，其中該第二複合內連線元件包括：複數個金屬層；及複數個石墨烯層，其中每一石墨烯層分別設置於兩個鄰近金屬層之間。
8. 一種積體電路結構的製造方法，包括：形成一第一介電材料層於一基板上，其中該基板具有一積體電路裝置形成於其中；蝕刻該第一介電材料層以形成一第一溝槽，其中該溝槽與該積體電路裝置的一裝置元件對齊；形成一阻障層於該第一溝槽中；形成一第一金屬層於該第一溝槽中且鄰近該阻障層；及形成一第一石墨烯層於該第一溝槽中且鄰近該第一 金屬層。
9. 如申請專利範圍第8項所述之積體電路結構的製造方法，更包括：形成一第二金屬層於該第一溝槽中且鄰近該第一石墨烯層且遠離該第一金屬層；及形成一第二石墨烯層於該第一溝槽中且鄰近該第二金屬層且遠離該第一石墨烯層。
10. 如申請專利範圍第8項所述之積體電路結構的製造方法，更包括：形成一第二介電材料層於該第一介電材料層上；蝕刻該第二介電材料層以形成一第二溝槽，其中該第二溝槽對齊該第一溝槽，使得該第二溝槽至少部分位於該第一溝槽上；形成另一阻障層於該第二溝槽中且鄰近該第二溝槽的側壁；形成一奈米碳管於該第二溝槽中且該奈米碳管的方向大抵沿著垂直該基板的一方向定向；及在之後，形成銅於該第二溝槽中，使得銅填入該奈米碳管及該另一阻障層之間。