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TWI440182B - 積體電路結構 - Google Patents

積體電路結構 Download PDF

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TWI440182B
TWI440182B TW099117137A TW99117137A TWI440182B TW I440182 B TWI440182 B TW I440182B TW 099117137 A TW099117137 A TW 099117137A TW 99117137 A TW99117137 A TW 99117137A TW I440182 B TWI440182 B TW I440182B
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Chih Hsin Ko
Clement Hsingjen Wann
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Taiwan Semiconductor Mfg
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Description

積體電路結構
本發明係關於積體電路元件，且更特別關於鰭狀場效電晶體(FinFET)與其形成方法。
金氧半(MOS)電晶體的速度與其驅動電流相關，而驅動電流更與電荷遷移率相關。舉例來說，當NMOS電晶體之通道區中的電子遷移率較高時，NMOS電晶體將具有較高驅動電流。當PMOS電晶體之通道區中的電洞遷移率較高時，PMOS電晶體將具有較高驅動電流。
III族與V族的化合物半導體材料(以下簡稱III-V族化合物半導體材料)具有高電子遷移率，因此適用於NMOS元件。此外，鍺為一般常見的半導體材料，其電子遷移率與電洞遷移率均高於矽這種最常用於製造積體電路的半導體材料。綜上所述，鍺亦為製造積體電路的極佳材料。因此，最近開始發展III-V族為主與鍺為主的電晶體。
雖然以III-V族化合物半導體或鍺作為MOS電晶體具有高驅動電流，這種半導體製程仍具有其他挑戰。上述MOS電晶體具有高漏電流，特別是鍺和其他具有低能隙與高介電常數之III-V族化合物半導體材料。舉例來說，第1圖顯示了鍺、一般常用的III-V族化合物半導體材料、及其他半導體材料如第IV族材料的能隙與介電常數。如第1圖所示，鍺和某些常用的III-V族化合物半導體材料具有低能隙。如此一來，採用該些低能隙材料之MOS電晶體中，其閘極與源極/汲極區之間將具有能帶與能帶間(band-to-band)的高漏電流。若上述材料同時具有高介電常數時，將使漏電流的問題惡化。上述問題將使III-V族為主的MOS電晶體與鍺為主的MOS電晶體具有低開關電流比(Ion /Ioff )。
本發明一實施例提供一種積體電路結構，包括：一半導體基板；複數個絕緣區位於該半導體基板上；以及一磊晶區位於該半導體基板上，且至少部份該磊晶區位於該些絕緣區之間的空間中，其中該磊晶區包括一第一III-V族化合物半導體材料，且其中該磊晶區更包括：一下層部份，其中該下層部份與該半導體基板之間具有一第一晶格不匹配數值；以及一上層部份位於該下層部份上，其中該上層部份與該半導體基板具有一第二晶格不匹配數值，且該第一晶格不匹配數值不同於該第二晶格不匹配數值。
本發明另一實施例提供一種積體電路結構，包括：一半導體基板，具有第一晶格常數；複數個絕緣區位於該半導體基板上，且該些絕緣區的側壁彼此相對；一磊晶區位於該半導體基板上，該磊晶區包括III-V族化合物半導體材料，且該磊晶區之側壁鄰接該些絕緣區之側壁，其中該磊晶區包括：一鰭狀物高於該絕緣區的上表面，該鰭狀物具有第二晶格常數，且該第二晶格常數不同於該第一晶格常數；以及一組成漸變式磊晶區位於該鰭狀物與該半導體基板之間，該組成漸變式磊晶區接觸該鰭狀物與該半導體基板，其中該組成漸變式磊晶區具有一第三晶格常數，且該第三晶格常數介於該第一晶格常數與該第二晶格常數之間，且其中該鰭狀物之側壁實質上對準該組成漸變式磊晶區之側壁；以及一高能隙半導體層位於該鰭狀物之上表面及側壁上，其中該高能隙半導體層之能隙大於該鰭狀物之能隙。
下列說明為本發明實施例之製備及應用。必需理解的是，該些實施例提供許多可應用的發明性概念，這些概念可由多種特定的方式實施。這些特定的實施例僅用以說明本發明的製備與應用方式，並非用以限定本發明的範圍。
本發明提供一種新穎的鰭狀場效電晶體(FinFET)與其製備方法，並圖示製程中的結構。在本發明之實施例中，相同標號將用以標示不同圖示的類似單元。
第2-6圖係本發明一實施例中，形成FinFET之製程中的結構剖示圖。如第2圖所示，提供基板10。基板10可由常見半導體材料如矽、鍺、碳化矽、矽鍺合金、砷化鎵、或類似物所組成。絕緣區14如淺溝槽絕緣(STI)區可形成於基板10中。絕緣區14其形成方法可為習知方法，在此不贅述。兩鄰近的絕緣區14之間相隔的空間S不大。舉例來說，S的寬度小於約50nm，甚至小於約30nm，但亦可略大於上述尺寸。本技藝人士應了解上述尺寸僅用以舉例，當採用不同的製程技術時可能改變空間S的尺寸範圍。
接著如第3圖所示，移除位於兩絕緣區14之間的部份基板10，以形成開口18。基板10被移除的深度D1可小於或實質上等於絕緣區14的厚度D2。
在第4圖中，磊晶成長半導體材料22於開口18中。半導體材料22可包括高電子遷移率的材料如III-V族化合物半導體材料，包括但不限定於下述材料：GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlAs、GaP、上述之組合、或上述之多層結構。在一實施例中，半導體材料22包括組成漸變式(gradient)的組成，由下層部份的組成逐漸改變為下層部份的組成。此外，半導體材料22之底部的晶格常數應接近基板10的晶格常數，而半導體材料22與基板10之間的晶格不匹配數值，係由半導體材料22的底部逐漸增加直到半導體材料22的頂部。在一實施例中，如第4圖所示，半導體材料底部221 為GaAs，而基板10為矽。GaAs的晶格常數大於矽，且兩者之間的晶格不匹配數值為約4%。半導體材料頂部223 的組成可為InGaAs，其組成比例介於In0.5 Ga0.47 As至In0.7 Ga0.3 As之間。當半導體材料頂部223 的組成為In0.5 Ga0.47 As時，其晶格常數比矽的晶格常數高約8%。半導體材料中間部222 的組成，介於半導體材料頂部223 的組成與半導體材料底部221 的組成之間。如此一來，半導體材料中間部222 的晶格常數，將介於半導體材料頂部223 的晶格常數與半導體材料底部221 的晶格常數之間。舉例來說，半導體材料中間部222 的In比例由下往上慢慢增加，且有部份半導體材料中間部222 之組成為In0.2 Ga0.8 As。
在另一實施例中，半導體材料底部221 由鍺組成。在鍺層上形成有InGaAs層，其In的比例由下往上漸漸增加，直到與半導體材料頂部223 之組成相同為止。上述之半導體材料頂部223 之組成可為In0.5 Ga0.47 As、In0.7 Ga0.3 As、或上述兩種比例之間的組成。
半導體材料22可含有連續性變化的組成，其形成方法可為持續調整含銦氣體如三甲基銦(TMIn)、及/或含鍺氣體如三甲基鎵(TMGa)的流速。半導體材料22的組成亦可為層狀結構，每一層與每一層之間具有不連續的組成改變。不論採用何種模式，連續性變化或層狀結構的半導體材料22均可視為組成漸變式。
在最後形成的結構中，半導體材料頂部223為具有高遷移率之III-V族化合物半導體材料，係包含三種III族元素或V族元素的三元材料。另一方面，高遷移率之III-V族化合物半導體材料更包括額外的III族或V族元素，即四元材料如InGaAlAs、InGaAlN、InPAsGa、或類似物。
如第5圖所示，選擇性蝕刻絕緣區14的上半部，且不蝕刻且保留絕緣區14的下半部。如此一來，半導體材料22高於絕緣區14保留之底部的部份將形成鰭狀物24。
接著如第6圖所示，磊晶成長高能隙半導體層26。在一實施例中，高能隙材半導體層26之能隙EgB大於鰭狀物24之能隙EgA。在一實施例中，能隙EgB比能隙EgA高出約0.1eV，但上述能隙差異可略大於或小於0.1eV。鰭狀物之導帶EcA亦小於高能隙半導體層26之導帶EcB。在一實施例中，導帶EcA比導帶EcB低了約0.1eV，但上述導帶差異可略大於或小於0.1eV。適用於高能隙半導體層26之材料的標準為比較並選用電子遷移率較高的的半導體材料，包括但不限定於矽、鍺、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、及類似物。在一實施例中，高能隙半導體層26包括GaAs。
第5圖之結構可作為鰭狀場效電晶體(FinFET)。如第6圖所示，更形成閘極介電層30與閘極34。閘極介電層30可由一般常見的介電材料形成，如氧化矽、氮化矽、氮氧化矽、上述之多層結構、或上述之組合。閘極介電層亦可由高介電常數之介電材料形成，其介電常數大於約4.0，甚至大於約7.0。高介電常數之介電材料可包含含鋁介電材料如Al2 O3 、HfO2 、HfSiOx 、HfAlOx 、HfZrSiOx 、HfSiON、及/或其他材料如LaAlO3 或ZrO2 。閘極34可由掺雜的多晶矽、金屬、金屬氮化物、金屬矽化物、或類似物形成。閘極介電層30與閘極34之底部可接觸絕緣區14的上表面。
在形成閘極介電層30與閘極34後，可形成源極/汲極區。第7圖係本發明一實施例中，FinFET(可為n型FinFET)100的透視圖。FinFET 100包含源極區44、汲極區46、與兩者之間的鰭狀物24。FinFET可為n型FET，其源極區44與汲極區46可為採用n型掺質的佈植製程所形成n型掺雜區。另一方面，FinFET可為p型FET，其源極區44與汲極區46可為採用p型掺質的佈植製程所形成p型掺雜區。
在FinFET 100中，鰭狀物24之能隙EgA小於高能隙半導體層26之能隙EgB。如第6圖所示，鰭狀物24與位於鰭狀物24相反兩側之部份高能隙半導體層26將形成量子井。在第6圖中，鰭狀物24之厚度T將影響部份的量子效應，且厚度T與第2圖所示之空間S之尺寸相同。當非零電壓施加於閘極34時，量子侷限效應將使電子傾向流過鰭狀物24。如此一來，鰭狀物的低能隙EgA會造成高載子遷移率，這會提高FinFET 100的開啟電流Ion 。另一方面，當閘極電壓為0以關閉FinFET 100時，電子將傾向流過高能隙半導體層26。如此一來，高能隙半導體層26之高能隙EgB會造成低載子效率，這會降低FinFET 100的關閉電流(漏電流)。綜上所述，FinFET 100具有高開關電流比。
第8-9圖係本發明另一實施例中，製造FinFET之製程中的結構剖視圖。如第8圖所示，提供半導體材質之基板10。接著形成遮罩層50於半導體材質之基板10上。遮罩層50可包含氧化矽，其形成方法可為熱氧化矽材質之基板10的頂層。此外，遮罩層50可由沉積法如化學氣相沉積法所形成。遮罩層50的材料包括但不限於氮化矽、氮氧化矽、或類似物。遮罩層50之厚度可介於約200nm至約450nm之間。
在第9圖中，以蝕刻等方法圖案化遮罩層50以形成開口18。開口18將露出半導體材質之基板10。在此實施例中，保留的遮罩層50可作為絕緣區14，其作用相當於第2-6圖所示之絕緣區14。此實施例之後續步驟與第3-6圖所示之步驟相同，在此不贅述。
本發明之實施例提供低成本的製程，以低成本的漸變式製程調整III-V族化合物半導體材料的組成，可成長高遷移率與低缺陷的III-V族化合物半導體材料。由於III-V族化合物半導體材料具有低能隙的通道及高能隙的漏電流路徑，形成其上的電晶體可具有較高的開關電流比。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
D1．．．基板被移除的深度
D2．．．絕緣區的厚度
S．．．兩鄰近之絕緣區之間相隔的空間
T．．．鰭狀物厚度
10．．．基板
14．．．絕緣區
18．．．開口
22．．．半導體材料
221 ．．．半導體材料底部
222 ．．．半導體材料中間部
223 ．．．半導體材料頂部
24．．．鰭狀物
26．．．高能隙半導體層
30．．．閘極介電層
34．．．閘極
44．．．源極區
46．．．汲極區
50．．．遮罩層
100．．．FinFET
第1圖係多種半導體材料之能隙與介電常數之座標圖；
第2-6圖係本發明一實施例中，形成FinFET之製程中的結構剖示圖；
第7圖係第2-6圖之製程所形成的FinFET其透視圖；以及
第8-9圖係本發明另一實施例中，製造FinFET之製程中的結構剖視圖。
T．．．鰭狀物厚度
10．．．基板
14．．．絕緣區
22．．．半導體材料
24．．．鰭狀物
26．．．高能隙半導體層
30．．．閘極介電層
34．．．閘極

Claims (6)

  1. 一種積體電路結構，包括：一半導體基板；複數個絕緣區位於該半導體基板上；以及一磊晶區位於該半導體基板上，且至少部份該磊晶區位於該些絕緣區之間的空間中，其中該磊晶區包括一第一III-V族化合物半導體材料，且其中該磊晶區更包括：一下層部份，其中該下層部份與該半導體基板之間具有一第一晶格不匹配數值；以及一上層部份位於該下層部份上，其中該上層部份與該半導體基板具有一第二晶格不匹配數值，且該第一晶格不匹配數值不同於該第二晶格不匹配數值，其中該磊晶區的上層部份形成一鰭狀物，該鰭狀物高於該絕緣區的上表面，且低於該絕緣區上表面之部份該磊晶區的側壁垂直對準該鰭狀物的側壁，一高能隙磊晶層位於該鰭狀物側壁，其中該高能隙磊晶層之能隙大於該鰭狀物之能隙，以及其中該鰭狀物包括InGaAs，而該高能隙磊晶層包括GaAs。
  2. 如申請專利範圍第1項所述之積體電路結構，其中該磊晶區更包括一具有連續性變化的晶格常數之部份。
  3. 如申請專利範圍第1項所述之積體電路結構，其中該磊晶區更包括至少三層結構，其中該半導體基板與該三層結構之間的晶格不匹配數值，係由三層結構中的 較下層結構開始增加直到較上層結構。
  4. 如申請專利範圍第1項所述之積體電路結構，其中該半導體基板包括矽，該磊晶區包括InGaAs層，且該InGaAs層之In比例由下層部份開始增加直到上層部份。
  5. 如申請專利範圍第4項所述之積體電路結構，更包括一GaAs層或一鍺層位於該InGaAs層之下層部份下，且該GaAs層或該鍺層接觸該半導體基板。
  6. 如申請專利範圍第1項所述之積體電路結構，其中該些絕緣區係淺溝槽絕緣(STI)區。
TW099117137A 2009-05-29 2010-05-28 積體電路結構 TWI440182B (zh)

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