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TWI440151B - 使用薄晶粒和金屬基材之半導體晶粒封裝 - Google Patents

使用薄晶粒和金屬基材之半導體晶粒封裝 Download PDF

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TWI440151B
TWI440151B TW096110344A TW96110344A TWI440151B TW I440151 B TWI440151 B TW I440151B TW 096110344 A TW096110344 A TW 096110344A TW 96110344 A TW96110344 A TW 96110344A TW I440151 B TWI440151 B TW I440151B
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conductive structure
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TW200802774A (en
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漢查 耶瑪茲
史蒂芬 莎普
王�琦
勵敏華
詹姆斯Ｊ. 墨菲
約翰Ｒ. 迪洛爾
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快捷半導體公司
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Description

使用薄晶粒和金屬基材之半導體晶粒封裝 發明領域
本發明係有關於使用薄晶粒和金屬基材之半導體晶粒封裝。
 發明背景
由於功率半導體裝置已被開發且導通電阻已減降，故在一半導體晶粒中其基材層占總電阻的份量已逐增。一種進一步減少功率半導體裝置中之導通電阻的方法係使用較薄的半導體晶粒。且，薄半導體晶粒的散熱會比較厚的半導體晶粒更佳。
Qi Wang.等人於2005年7月25日申請之No.11/189163美國專利申請案，名稱為“形成於基材上的半導體結構物及其製造方法”，乃揭述一種製造薄半導體晶粒的方法。其所述方法包括移轉一摻雜的薄基材層至一具有一層氧化物中介層的處理晶圓上。該薄基材層(1~3μm)可被以標準方法包括磊晶沈積來製成。該處理晶圓最後會被一厚金屬基材取代來消除該正常半導體基材對所形成裝置之導通狀態電阻的助長。如此製成的結構嗣可被分割成晶片，其可被設入傳統的半導體晶粒封裝體中。
本發明的實施例係提供特別適合使用上述半導體晶粒的半導體晶粒封裝體。但是，本發明的實施例並非唯獨僅限使用上述的半導體晶粒。如後所詳述，依據本發明實施例的半導體晶粒封裝體能提供比傳統的半導體晶粒封裝體更低的導通電阻及較佳的散熱性質。
本發明的實施體能個別地及統合地解決上述問題和其它問題。
 發明概要
本發明的實施例係有關半導體晶粒封裝體，及用以製造該封裝體的方法。
本發明之一實施例係有關於半導體晶粒封裝體。該半導體晶粒封裝體包含一金屬基材，及一半導體晶粒含有一第一表面包含一第一電端子，一第二表面包含一第二電端子，及至少一孔隙。該金屬基材係附接於第二表面。多數的導電結構物設在該半導體晶粒上，並包括至少一導電結構物設在該至少一孔隙中。其它的導電結構物可被設在該半導體晶粒的第一表面上。
本發明的另一實施例係有關一種用以形成半導體晶粒封裝體的方法。該方法包括獲得一半導體晶粒，其含有一第一表面包含一第一電端子，及一第二表面包含一第二電端子。該金屬基材係附接於該半導體晶粒的第二表面，且至少一孔隙會被形成於該半導體晶粒中，而曝現該金屬基材之一表面的一部份。至少一導電結構物會被設在該至少一孔隙中，且該至少一導電結構物係與該金屬基材電連接。
本發明的其它實施例係有關結合依本發明實施例之半導體晶粒封裝體的電組合總成，以及形成該等總成的方法。
本發明之這些及其它的實施例會被更詳細描述於後。
圖式簡單說明
第1(a)~1(c)圖示出本發明一實施例之半導體晶粒封裝體在被形成時的截面圖。第1(c)圖特別示出一具體的半導體晶粒封裝體實施例，其含有焊料凸體。
第1(d)圖示出第1(c)圖中的封裝體附接於一印刷電路板。
第2圖示出本發明另一實施例之具有一補強機械性層的半導體晶粒封裝體之側截面圖。
第3圖示出本發明另一實施例之具有鍍覆金屬層的半導體晶粒封裝體之側截面圖。
第4圖示出本發明另一實施例之包含二個半導體晶粒的半導體晶粒封裝體之側截面圖。該半導體晶粒封裝體可被使用於一同步反向轉換電路。
第5圖示出本發明一實施例之半導體晶粒封裝體的側截面圖。在本例中，該封裝體包含第一和第二金屬層分別連接於設在一半導體晶粒中之一裝置的輸入和輸出端子。該第一與第二金屬會重疊。
第6圖示出第5圖所示之半導體晶粒封裝體的頂視圖。
第7圖示出另一半導體晶粒封裝體實施例的側截面圖。該半導體晶粒封裝體實施例具有一金屬基材，係可作為二附接於該金屬基材之半導體晶粒的共同輸出端。該二半導體晶粒可為或不是相同的類型。它們可具有不同的功能特性，而它們的組合可提供最需要的效能。
本發明之這些及其它的實施例會參照詳細說明更詳細地描述於後。又，為了清楚顯示，在圖中的某些特徵可能不按比例畫出。
 較佳實施例之詳細說明
本發明的實施例係有關半導體晶粒封裝體，及用以製造半導體晶粒封裝體的方法。在一實施例中，依據本發明之一實施例的半導體晶粒封裝體包含一金屬基材，及一半導體晶粒含有一第一表面包含一第一電端子，一第二表面包含一第二電端子，及至少一孔隙。該第一和第二端子可分別為輸入(例如源極或閘極)或輸出(例如汲極)端子。該金屬基材係附接於該半導體基材的第二表面。導電性結構物包括第一和第二導電結構物等會被設在該半導體晶粒上。至少有一第一導電結構物係被設在該半導體晶粒之該至少一孔隙中。至少有一第二導電結構物係被設在該半導體晶粒的第一表面上。該等第一和第二導電結構物可包括相同或不同類型的導電性材料。
本發明的某些實施例可參照第1(a)~1(c)圖來說明。在該等實施例中，一完成的超薄晶圓裝置(UTM)會被依美國專利申請案No.11/189163所述的方法來製成，該案內容併此附送參考。在該製程中之一適當時間，附加的處理會由一半導體晶粒的頂部開始進行來除掉該半導體晶粒覆蓋於一較厚金屬基材上的一部份，該金屬基材係附接於該半導體晶粒底下。(該半導體晶粒典型係與其它的半導體晶粒呈一陣列存在於一半導體晶圓中)。結果，一或更多的孔隙會被形成於該半導體晶粒中。經處理之後，該金屬基材的表面可透過該等孔隙被曝露。
在該半導體晶粒中形成一或多個孔隙之後，焊球或其它的導電結構物(例如銅柱等)會被佈設在該半導體晶粒的表面上及該一或多個孔隙內。此將可對背面的金屬基材提供頂面連接物，如第1(c)圖所示。
所形成的封裝體係為一完成的功率半導體晶粒封裝體，而可具有一類似於MOSFET BGA式半導體晶粒封裝體的構形(例請參見No.6133634美國專利)。但是，不同於一傳統的MOSFET BAG式半導體封裝體，在本發明實施例中之金屬基材當在處理包含該半導體晶粒的晶圓時係附接於該半導體晶粒。此乃可減少處理個別半導體晶粒和封裝它們所附帶的成本。又且，該半導體基材電阻會消除而使其性能改善，並使所形成的封裝體甚至能比傳統的MOSFET BGA式半導體封裝體更小。其它的細節會參照第1(a)~1(c)圖提供如下。
第1(a)圖示出一中間結構物700包含一半導體晶粒107。該中間結構物700可由No.11/189163美國專利申請案中所述的製法來形成，該案內容併此附送參考。單一中間結構物700被示出以供清楚說明。請瞭解在第1(a)圖中所示的中間結構物700係可為在一被處理之半導體晶圓上之一半導體晶粒陣列中的許多中間結構物之一者。
該半導體晶粒107具有一第一表面107(a)與一第二表面107(b)。該半導體晶粒107的第二表面107(b)係附接於一金屬基材118。該金屬基材118可被先層合於該半導體晶粒107。或者，該金屬基材118亦可藉由某些其它製程(例如蒸氣沈積，電鍍和低溫熱接合)來被沈積在該半導體晶粒上。
一金屬層116會設在該半導體晶粒107的第一表面107(a)上。該金屬層116可包括任何適當的材料。例如，該金屬層116可包含一可焊接的金屬材料，例如一凸體下方冶金組合物。一凸體下方冶金組合物係為一種使用於焊接凸體製程中的金屬疊層。該疊層可包含至少二黏著層，一擴散阻隔層，一濕化層，及一氧化保護層。該金屬層116亦可具有任何適當厚度。該金屬層116可使用任何適當製法包括蒸氣沈積、電鍍等來形成。
該半導體晶粒107可具有任何適當厚度。例如，該半導體晶粒107可具有一小於約50μm的厚度，而在本發明的某些實施例中較好小於約30μm(例如10至30μm厚)。如前所述，較薄的半導體晶粒可提供較低的導通電阻特性以及較佳的散熱性質。
該半導體晶粒107的第一表面107(a)可與一第一電端子合一，而該半導體晶粒107的第二表面107(b)可與一第二電端子合一。該第一電端子可為一輸入端子，而第二電端子可為一輸出端子。例如，在該第一表面107(a)的第一電端子可為一功率MOSFET中的源極端子S或閘極端子G，而在第二表面107(b)的第二端子可為一在該功率MOSFET中的汲極端子D。在該第一和第二表面107(a)、107(b)中，除了該第一和第二端子外，亦可有其它的端子。
在第1(a)圖中，一閘極結構702係被示於該半導體晶粒107中。該閘極結構702可為一填充溝槽的形式，而該溝槽可被填滿一導電性材料，譬如摻雜的多晶矽或金屬，並可具有一對應的閘極端子G會與該半導體晶粒107的第一表面107(a)合而為一。
該第一和第二端子亦可形成一功能性半導體裝置中的端子。適當的半導體裝置包括垂直裝置如功率MOSFET、IGBT、雙極功率電晶體等。其它裝置包括功率RFLDMOS裝置、MMIC、及能由此封裝體概念藉提供直接連接於接地面之互接物而獲得利益的其它IC裝置(其有賴於低接地迴路阻抗和電阻)。RFLDMOS裝置尤其是為此目的而使用源極與基材互接物。該等互接物能以對接地面的直接連接物來取代，而得改良在RF功率傳輸用途中之此類裝置的性能。
該金屬基材118可具有任何適當的性質，並可具有任何適當的構形。例如，該金屬基材118可包含一金屬譬如銅、鋁、貴金屬、及其合金等。該金屬基材118較好是相對於該半導體晶粒107更厚些。例如，該金屬基材118的厚度可大於約5μm，且在某些實施例中較好大於約100μm厚(例如100~200μm厚)。如該各例中所示，該金屬基材較好是比該半導體晶粒107更厚。
如第1(b)圖中所示，在獲得第1(a)圖中所示的中間結構物700之後，該半導體晶粒107會被蝕刻而在各預擇位置形成孔隙904。該等孔隙904可具有任何適當的尺寸，或形狀，且可使用任何已知的材料去除法包括蝕刻(濕式或乾式)、銑削等來製成。在該半導體晶粒107中形成孔隙904之後，該金屬基材118之一表面的至少一部份會經由該等孔隙904而曝露。任何適當數目的孔隙904皆可被製設在該半導體晶粒107中。
如第1(c)圖所示，導電結構物900會被沈積在該金屬基材118和半導體晶粒107上。該等導電結構物900包括至少一第一導電結構物900(a)，及至少一第二導電結構物900(b)。
該等導電結構物900可包含任何適當的材料，並可呈任何適當的形式(例如柱體、球體、及具有平坦及/或圓曲表面的結構物)。適當的材料包括焊料(鉛基類及無鉛類)，和導電材料例如銅等。若該等導電結構物900包含焊料，則該領域中所習知的焊料重流製法可被使用。
該等導電結構物900亦可使用任何適當的製法來形成。例如，網幕印刷法、蒸氣沈積法、電鍍法、撿取置設法等可被用來製成該等導電結構物900。
如第1(d)圖所示，當第1(c)圖中的半導體晶粒封裝體被形成後，其可被倒轉並安裝於一電路板990上來形成一電總成。該電路板990包含一介電層991和導電接墊992(a)、992(b)等。適用的電路板在該領域中係已習知，其可包含任適當數目的導電接墊、線路、和膜層，及任何適當數目的介電層。
該半導體晶粒107的第一表面107(a)會面對該電路板990，而第二表面107(b)會背離該電路板。在該電總成中，該等第一導電結構物900(a)可作為該半導體晶粒107中之一半導體裝置(例如一功率MOSFET)的輸入連接物，而第二導電結構物900(b)可作為該半導體裝置的輸出連接物。輸入電流可從該電路板990上的導電接墊992(a)流至第一導電結構物900(a)，再至該晶粒107。輸出電流則可由該半導體晶粒107的第二表面107(b)流至金屬基材118，再至第二導電結構物900(b)，並至電路板990上的導電接墊992(b)。該金屬基材118和較薄的半導體晶粒107可提供所形成的半導體晶粒封裝體較低的導通電阻和較佳的散熱性質。
在其它實施例中，於第1(c)圖中所示的封裝體不必被倒轉來固裝於一電路板上。例如，該封裝體可被安裝成令金屬基材118被附接於並面對該電路板990。在該封裝體的另一面上之導電結構物900則可被使用導線、引線框、或其它的導體等來電連接於該電路板上的導電接墊。
第2圖示出本發明的另一實施例。在第1(c)圖及第2圖中，相同的標號係指相同的元件。在第2圖中所示的結構係類似第1(c)圖中的構形。但是，在第2圖中，該金屬基材118會比第1(c)圖中所示的基材118更薄(例如小於10μm厚，或厚度約在5至10μm之間)。此外，一添加的機械性層119被設在該金屬基材118上。該機械性層119會機械地支撐該半導體晶粒107和金屬基材118。該機械性層119的熱脹係數(CTE)可被選成令其大致匹配該半導體晶粒107者。
該機械性層119可具有任何適當的預定熱、電、和機械性質。例如，該機械性層可包含一絕緣材料其具有高熱傳導性(例如陶瓷)。若有需要，一散熱物亦能被直接附接於該機械性層119。
第2圖所示的半導體晶粒封裝體具有許多的優點。例如，該半導體晶粒封裝體係較硬且薄，因此該封裝體的整體厚度得能減少。又，由於該金屬基材118具有縮減的厚度，故相較於第1(c)圖中所示的實施例，其成本亦可減少。
第3圖示出本發明的另一實施例。在第1(c)圖與第3圖中，相同的標號係指相同的元件。第3圖所示的實施例能被以結線、線夾、或線帶連接器來連接於外部引線，或其亦可被倒轉安裝於一電路板或類似物。
在第3圖所示的實施例中，一頂金屬(例如鋁)層116係設在該半導體晶粒107上。鍍著金屬910會取代如第1(c)圖之實施例中焊料來填滿該等孔隙904。可焊接的頂面被覆層912(a)、912(b)等會被覆設在該等頂金屬層116和鍍著金屬910上並與之接觸。若有需要，該等可焊接的頂面被覆層912(a)、912(b)及/或頂金屬層116和鍍著層910亦可被使用習知技術(例如CMP或化學機械拋光)來平坦化。該鍍著金屬910亦可使用其它的沈積方法例如CVD、PVD等來製成。該鍍著金屬910亦可包含任何適當的金屬，包括銅、鋁、鎢、及其合金等。此外，雖只有二鍍著金屬通道被示於第3圖中，但若有需要則本發明的實施例亦可設有更多的通道。
在第3圖所示的實施例中，對金屬基材118的電連接物可藉電鍍或沈積金屬於該等孔隙904內而來形成。當該封裝體被安裝於一電路板上時，該鍍著金屬910可被用來與焊球或金屬柱結合以將該封裝體接合於電路板。
第4圖示出依本發明實施例的另一半導體晶粒封裝體。該半導體晶粒封裝體能在同步反向轉換器用途中提供一單封裝體方案。同步反向轉換系統曾被揭述於No.6806580美國專利案中，其內容併此附送參考。該半導體晶粒封裝體若有需要亦可被附接於一散熱物(未示出)。第4圖中所示的封裝體可被特徵化為具有一“H橋”結構。
在第4圖的半導體晶粒封裝體實施例中，係有第一和第二半導體晶粒177(a)、177(b)設在金屬基材118(a)、118(b)上。該第一和第二半導體晶粒177(a)、177(b)皆具有各目的第一表面177(a)－1，177(b)－1和第二表面177(a)－2，177(b)－2。如同先前的實施例，金屬層116(a)、116(b)可被設在第一和第二半導體晶粒177(a)、177(b)的第一表面177(a)－1、177(b)－1上。該等金屬層116(a)、116(b)可包含可焊接金屬。一單獨的機械性層119能支撐該二金屬基材118(a)、118(b)。
第4圖中所示的半導體晶粒封裝體包含多數的導電結構物940設在第一和第二半導體晶粒177(a)、177(b)上。該等導電結構物940包含多數的第一導電結構物940(a)，至少一第二導電結構物940(b)，多數的第三導電結構物940(c)，及至少一第四導電結構物940(d)。該等第一、第二、第三、第四導電結構物940(a)~(d)可包括任何適當的材料，並可用任何適當的製法來形成。其舉例材料和製法係如前所述。
第4圖所示的半導體晶粒封裝體亦包含多數的介電層960(a)、960(b)、960(c)等。該第一介電層960(a)能隔離各第一導電結構物940(a)間隔於相鄰導體的區域。該第二介電層906(b)能電隔離該第二導電結構940(b)與在該第二半導體晶粒177(b)和第二金屬基材118(b)中流動的汲極電流。一第三介電層960(c)能使第三和第四導電結構物940(c)、940(d)互相隔離，並與其它導體隔離。
該第一、第二、及第三介電層960(a)、960(b)、960(c)可包含任何適當的介電材料，可具有任何適當的厚度，並可使用任何適當的製法來形成(例如化學蒸氣沈積、旋塗及固化等，以及該領域中習知的適當微影製法)。舉例而言，該等介電層960(a)、960(b)、960(c)可包含一絕緣的可圖案化聚合材料，例如聚醯亞胺。
當第4圖中的半導體晶粒封裝體被製成後，其可被倒轉並安裝於一電路板或類似物上來形成一電總成。在該電總成中，該等第一導電結構物940(a)可作為對第一半導體晶粒177(a)之第一表面177(a)－1上的源極端子之源極輸入點(閘極輸入點未示出)。來自第一半導體晶粒177(a)之第二表面177(a)－2的汲極電流會流至該第一金屬基材118(a)，並至第二導電結構物940(b)，再至該電路板上之一接墊(未示出)其會將該第二導電結構物940(b)電連接至第三導電結構物940(c)。該電流嗣會經由該等第三導電結構物940(c)流至第二半導體晶粒177(b)之第一表面177(b)－1上的源極端子。來自第二半導體晶粒177(b)的汲極電流嗣會流至第二金屬基材118(b)，再至第四導電結構物940(d)，並至該電路板上之一輸出導電接墊。
若該等第一和第二半導體晶粒177(a)、177(b)包含高和低側MOSFETs(典型會在一同步反向轉換電路中)，則該第二導電結構物940(b)可作為一MOSFET中之汲極與另一MOSFET中的源極之間的連接物。(對第一和第二半導體晶粒177(a)、177(b)的閘極連接物未被示於第4圖中)。
第5和6圖示出依本發明另一實施例的另一半導體晶粒封裝體。如第5和6圖中所示，一半導體晶粒封裝體的大小(橫向尺寸)可藉減少連接於背面金屬/機械層的頂面金屬之尺寸並增加連接物的數目而得進一步縮減。“通道”會被如先前各實施例地造成於該背面金屬/機械層中。而對背面的連接物嗣可被製設在一絕緣介電膜上的頂金屬層上方，該介電膜係設在一半導體晶粒上。此乃可縮減該半導體晶粒封裝體的尺寸。通道的尺寸和數量亦可被改變來配合電流的需求。藉著設具多數的連接物。則對該半導體晶粒封裝體的連接可靠性將會增加。
請參閱第5圖，如同先前的實施例，一半導體晶粒708會附接於一金屬基材706。一孔隙715係被如前所述地形成於該半導體晶粒708中。一第二金屬層718(a)會覆設在該半導體晶粒708上之一第一金屬層718(b)上方，並有一第二可焊接金屬層704(a)被設在該第二金屬層718(a)上。一介電層710亦被設在該半導體晶粒708和第一金屬層718(b)上。該介電層710可由聚醯亞胺或類似物所形成。一導電通道714會被製設在該孔隙715中，並將第二頂金屬層718(a)連接於該金屬基材706。一第一可焊接金屬層704(b)亦可被製設在第一金屬層718(b)上。
如同先前實施例，有多數的導電結構物702會設在該半導體晶粒708上。該等導電結構物702包含第一組的導電結構物702(a)電連接於該金屬基材706，及第二組的導電結構物702(b)電連接於該半導體晶粒708的頂部。該第一組導電結構物702(a)可為該半導體晶粒708中之一MOSFET提供汲極輸出，而該第二組導電結構物702(d)可為該半導體晶粒708中的該MOSFET提供源極輸入。
如圖所示，該第一組導電結構物702(a)會與該半導體晶粒708的一部份重疊，故會縮減所形成之封裝體的橫向尺寸，並為該半導體封裝體提供更多數目的輸入及/或輸出端子。
第6圖示出第5圖中之半導體晶粒封裝體的頂視圖。該等通道714亦被示出。如所示，該第二可焊接金屬層704(a)係交疊在第一可焊接金屬層704(b)上。在第6圖中，如於第5圖所示，該第一金屬層718(a)將會經由通道714連接於該金屬機械層706。在第6圖中，該第一金屬層718(a)和金屬機械層706未被示出。
於較佳實施例中，任何可焊接層的敷設皆可被延緩至任何基礎導電(鋁)層被設入之後。
第7圖示出本發明的另一實施例。在第7圖中，其構形係類似於第1(c)圖所示的構造，但在第7圖中，有一背面金屬基材504可被作為一共同汲極雙晶粒裝置的共用導道。如所示，有二半導體晶粒502(a)、502(b)被安裝在一金屬基材504上。該基材504可形成該等半導體晶粒502(a)、502(b)中的半導體裝置之一共同輸出(例如一共同汲極)端子。該等半導體晶粒502(a)、502(b)可被如前所述地處理，且導電結構物可如前述地被形成於該等半導體晶粒502(a)、502(b)上。但是，取代在一晶圓切割製程中將該等晶粒個別地切鋸以使它們互相分開，該切鋸程序將會被修正來製成以該共同金屬層連結的成對晶粒。在其它實施例中，該切割製程亦可使用研磨製程來取代。
本發明的實施例具有許多優點。第一，依據本發明實施例的半導體晶粒封裝體會較小而能被使用於晶片級的封裝體(CSP)中。第二，因該等封裝體可被使用薄半導體晶粒來製成，故該等封裝體會具有低導通電阻和阻抗特性，以及良好的散熱性質。第三，因其封裝形成製程發生於該等晶粒仍存在於一半導體晶圓中之時，故各晶粒不必被個別地操控制來供封裝，所以成本會減低。
以上描述係供說明而非限制。本發明的許多變化將可為專業人士參閱本揭露後所能輕易得知。因此，本發明的範圍不應比照上述說明，而應參照申請專利範圍以及其完整範圍或等效實質來決定。
任何實施例之一或更多特徵亦可結合任何其它實施例的一或多個特徵而不超出本發明的範圍。例如，一機械層和金屬基材的組合係被示於第2圖中。此組合亦可被使用於本申請案之任何其它圖式所示的實施例中。
所述之“一”或“該”係意指“有一或更多的”，除非有明確的相反表示。此外，譬如“上方”、“下方”等詞語係用被用來說明所述細構如何被示於圖中，而不一定是指其在本發明實施例的半導體晶粒封裝體被製造或使用時的絕對位置。
所有於上所提到的專利案、專利申請案、公開資料等之內容皆會併此附送。無一係被被視為習知技術。
107，177，502，708．．．半導體晶粒
107(a)，177(a)－1，177(b)－1．．．第一表面
107(b)，177(a)－2，177(b)－2．．．第二表面
116，718a、b．．．金屬層
118，504，706．．．金屬基材
119．．．機械性層
505，702，900，940．．．導電結構物
700．．．中間結構物
702．．．閘極結構
704．．．可焊接金屬層
710，991，960．．．介電層
714．．．通道
715，904．．．孔隙
910．．．鍍著金屬
912．．．頂面被覆層
990．．．電路板
992．．．導電接墊
S．．．源極端子
G．．．閘極端子
D．．．汲極端子
第1(a)~1(c)圖示出本發明一實施例之半導體晶粒封裝體在被形成時的截面圖。第1(c)圖特別示出一具體的半導體晶粒封裝體實施例，其含有焊料凸體。
第1(d)圖示出第1(c)圖中的封裝體附接於一印刷電路板。
第2圖示出本發明另一實施例之具有一補強機械性層的半導體晶粒封裝體之側截面圖。
第3圖示出本發明另一實施例之具有鍍覆金屬層的半導體晶粒封裝體之側截面圖。
第4圖示出本發明另一實施例之包含二個半導體晶粒的半導體晶粒封裝體之側截面圖。該半導體晶粒封裝體可被使用於一同步反向轉換電路。
第5圖示出本發明一實施例之半導體晶粒封裝體的側截面圖。在本例中，該封裝體包含第一和第二金屬層分別連接於設在一半導體晶粒中之一裝置的輸入和輸出端子。該第一與第二金屬會重疊。
第6圖示出第5圖所示之半導體晶粒封裝體的頂視圖。
第7圖示出另一半導體晶粒封裝體實施例的側截面圖。該半導體晶粒封裝體實施例具有一金屬基材，係可作為二附接於該金屬基材之半導體晶粒的共同輸出端。該二半導體晶粒可為或不是相同的類型。它們可具有不同的功能特性，而它們的組合可提供最需要的效能。
107．．．半導體晶粒
107(a)．．．第一表面
107(b)．．．第二表面
116．．．金屬層
118．．．金屬基材
700．．．中間結構物
702．．．閘極結構
S．．．源極端子
G．．．閘極端子
D．．．汲極端子

Claims (31)

  1. 一種半導體晶粒封裝體，包含：一平面金屬基材，其位於該半導體晶粒封裝體內；一半導體晶粒，其包含有一第一表面、一第二表面、及至少一孔隙，該第一表面包含一第一電端子，該第二表面包含一第二電端子，該至少一孔隙延伸通過該半導體晶粒，其中該金屬基材係附接於該第二表面且藉由該至少一孔隙被曝露，其中該半導體晶粒具有一厚度約或小於30μm；及多數個焊料結構物，其設在該半導體晶粒上，其中該等多數個焊料結構物包括至少一第一焊料結構物而其設在該半導體晶粒的第一表面上、及至少一第二焊料結構物而其設在該至少一孔隙中；其中該至少一第二焊料結構物係電導通在該半導體晶粒之第二表面處的第二端子，且該至少一第二焊料結構物直接接觸該平面金屬基材之一部份。
  2. 如申請專利範圍第1項之半導體晶粒封裝體，其中該封裝體具有一H橋組態(H-bridge configuration)。
  3. 如申請專利範圍第1項之半導體晶粒封裝體，其中該半導體晶粒包括二或多個孔隙。
  4. 如申請專利範圍第1項之半導體晶粒封裝體，更包含二或多個導電結構物與該半導體晶粒重疊。
  5. 如申請專利範圍第1項之半導體晶粒封裝體，其中其中該平面金屬基材之厚度係大於該半導體晶粒之厚度。
  6. 如申請專利範圍第1項之半導體晶粒封裝體，其中該半導體晶粒係為一第一半導體晶粒，且其中該半導體晶粒封裝體包含一第二半導體晶粒。
  7. 如申請專利範圍第6項之半導體晶粒封裝體，其中該第二半導體晶粒係附接於該平面金屬基材。
  8. 如申請專利範圍第6項之半導體晶粒封裝體，其中該第一半導體晶粒包含一第一垂直功率MOSFET，且該第二半導體晶粒包含一第二垂直功率MOSFET。
  9. 如申請專利範圍第1項之半導體晶粒封裝體，其中該平面金屬基材具有一厚度大於約50μm。
  10. 一種形成半導體晶粒封裝體的方法，包含：獲得一第一半導體晶粒，該第一半導體晶粒包含有一第一表面及一第二表面，該第一表面包括一第一電端子，該第二表面包含一第二電端子，其中一金屬基材會附接於該第一半導體晶粒的第二表面；獲得一第二半導體晶粒；形成至少一孔隙在該第一半導體晶粒中，藉此曝露該金屬基材之一表面的一部份；沈積至少一導電結構物於該至少一孔隙中，其中該至少一導電結構物係電導通該金屬基材；及沈積一互接導電結構物於該第一半導體晶粒及該第二半導體晶粒之間，以形成一半導體晶粒封裝體。
  11. 如申請專利範圍第10項之方法，更包含附接一機械性層於該金屬基材，其中在附接後該金屬基材係介於該機械 性層與該第一半導體晶粒之間。
  12. 如申請專利範圍第10項之方法，其中該第一半導體晶粒包含一功率電晶體，其中該第一端子是一輸入端子，而第二端子是一輸出端子。
  13. 如申請專利範圍第10項之方法，其中該第一半導體晶粒具有一厚度小於約50μm，且其中該金屬基材具有一厚度大於約50μm。
  14. 如申請專利範圍第10項之方法，其中該至少一導電結構物包含一焊料凸體。
  15. 如申請專利範圍第10項之方法，更包含沈積至少一導電結構物於該第一半導體晶粒的第一表面上，該至少一導電結構物係電導通該第一端子。
  16. 如申請專利範圍第10項之方法，其中形成該至少一孔隙的步驟包含蝕刻該第一半導體晶粒。
  17. 如申請專利範圍第10項之方法，其中沈積該至少一導電結構物的步驟包含電鍍。
  18. 如申請專利範圍第10項之方法，其中在沈積該至少一導電結構物的步驟之後，一半導體晶粒封裝體會被形成，且其中該方法包含：將該半導體晶粒封裝體安裝於一電路板。
  19. 如申請專利範圍第10項之方法，更包含形成一介電層於該互接導電結構物及該第二半導體晶粒之間。
  20. 如申請專利範圍第10項之方法，其中該金屬基材係一第一金屬基材，且其中該半導體晶粒封裝體包含一第二金 屬基材，其中該第一半導體晶粒係附接於該第一金屬基材，且該第二半導體晶粒係附接於該第二金屬基材。
  21. 一種形成半導體晶粒封裝體的方法，包含：獲得一第一半導體晶粒，該第一半導體晶粒包含有一第一表面及一第二表面，該第一表面包括一源極端子，該第二表面包含一汲極端子，其中一金屬基材會附接於該第一半導體晶粒的第二表面，且該第一半導體晶粒具有一厚度小於約50μm；獲得一第二半導體晶粒；形成至少一孔隙在該第一半導體晶粒中，藉此曝露該金屬基材之一表面的一部份；及沈積至少一導電結構物於該至少一孔隙中，其中該至少一導電結構物係電導通該金屬基材，其中沈積該至少一導電結構物的步驟包含沈積一互接導電結構物於該第一半導體晶粒及該第二半導體晶粒之間，以形成一半導體晶粒封裝體。
  22. 如申請專利範圍第21項之方法，更包含附接一機械性層於該金屬基材，其中在附接後該金屬基材係介於該機械性層與該半導體基材之間。
  23. 一種形成半導體晶粒封裝體的方法，包含：獲得一半導體晶粒，該半導體晶粒包含有一第一表面及一第二表面，該第一表面包括一第一電端子，該第二表面包含一第二電端子，其中一金屬基材會附接於該半導體晶粒的第二表面； 形成至少一孔隙在該半導體晶粒中，藉此曝露該金屬基材之一表面的一部份；沈積多數個導電結構物於該半導體晶粒上，其中經沈積之該等多數個導電結構物包括在該第一表面上的一第一導電結構物、及在該至少一孔隙中的一第二導電結構物，其中該第一導電結構物包含一第一焊料結構物而其直接接觸該第一表面，且其中該第二導電結構物係電導通該金屬基材，且其中該第二導電結構物包含一第二焊料結構物而其直接接觸該金屬基材之表面的經曝露部份。
  24. 如申請專利範圍第23項之方法，其中該金屬基材具有一厚度大於約100μm。
  25. 如申請專利範圍第23項之方法，其中該金屬基材係較該半導體晶粒為厚。
  26. 如申請專利範圍第23項之方法，其中一金屬層係在該半導體晶粒之第一表面上。
  27. 如申請專利範圍第26項之方法，其中該金屬層包含一金屬疊層，該金屬疊層包括至少二黏著層、一擴散阻隔層、一濕化層、及一氧化保護層。
  28. 一種形成半導體晶粒封裝體的方法，包含：獲得一半導體晶粒，該半導體晶粒包含有一第一表面及一第二表面，該第一表面包括一源極端子，該第二表面包含一汲極端子，其中一金屬基材會附接於該半導體晶粒的第二表面，且其中該半導體晶粒具有具有一厚 度小於約50μm；形成至少一孔隙在該半導體晶粒中，藉此曝露該金屬基材之一表面的一部份；沈積多數個導電結構物於該半導體晶粒上，其中經沈積之該等多數個導電結構物包括在該第一表面上的一第一導電結構物、及在該至少一孔隙中的一第二導電結構物，其中該第一導電結構物包含一第一焊料結構物而其直接接觸該第一表面，且其中該第二導電結構物係電導通該金屬基材，且其中該第二導電結構物包含一第二焊料結構物而其直接接觸該金屬基材之表面的經曝露部份。
  29. 如申請專利範圍第28項之方法，其中該第一焊料結構物及該第二焊料結構物包含數個焊料凸體。
  30. 如申請專利範圍第29項之方法，其中該第一導電結構物係作為一輸入連接，且其中該第二導電結構物係作為一輸出連接。
  31. 如申請專利範圍第28項之方法，其中該金屬基材係層疊至該半導體晶粒之第二表面。
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