TWI334695B - Voltage level shifter - Google Patents

Description

1334695 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種電壓位準轉榇哭. 明係關於一種能降低輸出端之及平而言之，本發 電壓位準轉換器。 11及抖動（Jitter)現象的 【先前技術】 以現代積體電路系統而言，並核心 - 伏特電壓能轉換成3.3伏特，此-轉換電路?:稱 作「電壓位準轉換器」。 电格叙％ 第1圖所示為一種傳統電壓位準轉換器10,其包含 电晶體PG1及PG2、NMOS電晶體NG1及NG2盥一反相考τ Mv ^該等PMOS冑晶體PG1 * PG2稱作上拉電 Ξ ί f 及NG2則稱為下拉電晶體。現令供應電1 ccf為3. 3伏特’而輸入端I之輸入電壓為一介於〇至1 2 ，特間之矩形波。當輸入電壓Vin.由低位準之〇伏特變換至 ，位準之1. 2伏特時，NM〇S電晶體MG1被導通，且PM〇s 晶體PG2之閘極變為低位準而使PMOS PG2導通，故輪出/ 〇之輸出為一高位準之3. 3伏特電壓。故，電壓位準轉拖二 得將1· 2伏特之輸入電壓vin轉換為3. 3伏特之輪出電1 5 1334695

Vout。然而’由於0伏特不能瞬間轉換至丨.2伏特，因此轉 換期間所經過之較低輸入電壓Vin可能無法讓各pM〇s電晶 體P(il及PG2與NM0S電晶體NG1及NG2達到實際開關動作， 因只有其閘極被充電至臨界電壓（約〇.8伏特）以上方能 開關結果。另外，PM0S電晶體PG2及NM0S電晶體NG2 ^八 別趨向於導通及關閉與分別趨向於關及導通的過二 於輸出電壓Vout的上拉及下拉有互相競爭的現象，因 士電壓^)lit在轉變成低位準時速度較慢，波形亦因此= /、。如第2圖之輸入電壓vin及輸出電壓v〇ut波 ，入電壓Vin在由低位準轉換至高位準時，輸 ％ 延遲時ff ^後方拉升至高位準；且輸人電壓Vin在 轉奐至低位準時’輸出電壓v〇ut係於一延遲時 至低位準。目此，輸^波相較於輸人波存有絲情形。 J輪入的Vin產生雜訊而無法很準確維持為二。 年’此-因互相競爭而產生的失真不隨之改後值 =矣時間漂移’這一般稱作「抖動」現象,出 之降低以得較忠於輸人波之輸出波。再者，^ =將 電壓位準轉換器之各電晶體的開關情:辦 出波會隨時間變動，且此-變動亦二;5 ，外，由於NM0S電晶體NG1，NG2戶斤承受之 f 2 5伏特，因此其間極需製作得較厚，故立 ^堡約 ’較低的輸入電壓Vin不能使Ws f % j較 ¥通’故_電晶體NG1，NG2之切換速度‘ =UG2 下杈 6 1334695 電晶體NGl，# 得改善。 開極厚度以較低為佳，以令其切換速度獲 鑑於上逑，〜 降低雜訊及科動，/塑開極厚度之下拉電晶體、並得 【發明内容】之的電·準轉換器確有提出的必要。 位準轉換ϋ、#具較低縣厚度之下拉電晶體的電屢 本發明之提中— 壓位準轉換器。 〃車又低輪出端雜訊及抖動現象的電 路及含=拉電路、-壓降電 r電壓’故該下拉電路中麵電晶體 本赉明之電壓位準轉換器包含.— 路、一路徑切割電路及一下拉電路，電路、一壓降電 -NMOS電晶體在該輸入電壓轉換位準時將^^刀^電路之 體之上拉電路及下拉電路的電流路徑H=〇s電晶 電路之競爭現象不再出現，該輸出 j拉及下拉 以降低。 疋滩讯及抖動現象得 下 由較佳實施例而詳述如 【實施方式】 請參閱第3圖，圖中所示為本 疋·兒屋位準轉換器的 7 1334695 路2圖所示’該電壓位準轉換器30具有一上拉電 Ϊ 33 ' —下拉電路34，該上拉電路3! Ϊ ^ P1及P2，該壓降電路33具有四_電 N5 1贴===下拉電路34則具有二_電晶® 在本貫她例中，一直流電壓VpPIN及一直产雷茂 則為;於〇伏特間之矩形波，輸出_ v〇ut 轉換器更包含-反相此外，該電壓位準 一輪出電壓Voutb。 电土 Vlnt>之輸出為 -輸^ 導’ _s電編則正 〜丨号又主關閉狀恶，但當該二腑 了< 電壓分別在未超過-臨界電壓（N5, 之閘極 換至導通狀態。另-方面，出出電fvp2f欲由關閉狀態轉 換至高位準侧f晶體P1準轉 態。當娜電瞧真正導通後，輸 8 仇準，故PMOS電晶體P2變為導 電晶體N6真正關閉後，輸出另·^面，當_S 電晶體Π變输_。因f升^鱗，故P腦 壓vinb在為高電壓位準之i ，特；而輸入電 為高位準之3. 3伏特。t此丨:2電^轉二0= 此外，在壓降電路33中，_〇s 、勺便達成。 極（臨界電壓約為〇 8俠彡” 日日豆1，N2具有厚閘 薄閑曰體⑽，N4則具有 電晶體Μ不導通時對_^電)路 路33在_ 1. 5伏特之壓降，在_ 口以約 壓降。因此，下拉電路34中“電5，曰=通^則不提供以 薄者，並可為輪入+厭v. + 電阳體郎，邮之閘極可為 it ^ NMOS f Μ Γδ, N6Tit^ 電晶體m、N2、N3、N4得各以—=，_ =s電晶體m、N2、N3及N4之：中各 M降（即一二極體之電壓降）。 隹於k供一電 一命請參卿4圖所示，其為本發明之頓 了只施例。在本實施例中，該電壓位 右^1 與所提供之直流電壓皆與第3圖所示實齡目所有=件 以二路徑阻隔電路42。該路徑阻隔電路42設於j带·加 及，降電路33之間，並包含PMOS f晶體p3及p4。1路31 電壓Vin自低鲜讎至高鲜時，瞧 ° §輪入 關閉狀態轉變為導通狀態，且_電晶體ρι^欲由== 1334695 悲轉變為導通狀態，而PM〇s f曰^ p . 為關閉狀態。當輸入龍Vln = P3正欲由導通狀祕變 ， P3時，臓電晶體P1至圓;升曰局至=以關閉娜電晶體 • ㈣0S電晶體P1不再能將^^5的電^徑被切斷， 電晶體N5但則繼續將輪出電璧上拉’但_ 體Η不再與競爭。因此，主2二即蘭電晶 • P3關閉後迅速降至低位準寻在·S電晶體 換器的不穩而有輸_^^立移準轉 壓位;=^^=二其為本發明之電 5! 5s°)t? 4 52(» 50；)^；^

級緩衝電路51包含·=圖所示，輸入 及.其中PM0S電晶體P5和嶋^' NfS電晶體N7 電晶體，PM0S電晶體P6和圓S電^—⑽S J晶出級緩衝電路52則包含一第—^;_CM0S 52及弟一輸出緩衝電路52,，，其中 、*衝電路 路52’包含pm〇s電晶體P7及p8與NM ^ ^出緩衝電 其中·S電晶體P7和_s電晶體N9構^體=刚， 電，Ρδ和_s電晶體剛構成第^ ^曰 體，该弟一輪出緩衝電路52”則包含PM 〇s電曰曰 ..= 電二N11及N12，其中臓電晶

0曰體構成RC·電晶體，酬5電晶體灿ΓΝΜ0電S 1334695 電晶體N12構成第六⑽s電晶體。該電壓位準轉換 出級緩衝電路52之提出制以 使第3圖及第4 0中輸出電壓v〇ut，¥〇她便於受 复 中輸入級緩種|電路51及第一輪出緩衝電路π與第二： 緩衝電路52冑各得以二同向串接之反相閘代用之，=八 議Vln2及經緩衝之輸出訊號c ” Vout此卜，’輪出電壓^比係由NT2節點經由 二電壓-則鶴1節點經: ;£ί=;轉 傳統電麼位準轉換器亦加以如第 口/第1圖之 級緩衝電路，以與第5圖之雷斥/隹M a⑥入級及輸出 ;厂之電瓣轉換;的===比另％第5 動種f i表/ ’ —輸出電»,而其抖 ‘表示’輸出電:乂u’^:，準而：器，輸出電壓以 示。由圖可知，告輪入帝茂丄、斗動転度則以J. 0表 J5圖之電位時’ 準，此乃因前述PM0S帝日_ Pd 于車父快速降至低位 -t ,ί - 波〜獲得證實，其波:以^ 11 再下降，因其不再隨NM0S電晶 二由=:體P2不再 路之輸出雷:、里測，而再加入輸出級緩衝電 ^敗。及V0ut.N與-理想輸出波形之差異。 〜 發明已以數特定實施例描述於上，孰習 神及賴的條件下加 ί本^達到相同魏之三端開關元件代用之。此 之* 11作練亦可翻於輸4電縣小於輸入電壓 晶體之存在，且所‘ 社果发^適w δ周 使電路能夠正常運作並達成所需 =果，=。因此’本發明之精神及範圍不僅限於 者，當以後附之申請專利範圍定義之。 凡月 【圖式簡單說明】 在詳閱過下述較佳實施例及目式配合說明後，本發 上述，其它目的及特徵將變得凸顯易懂，其中： $ 1圖為傳統電壓位準轉換器之示意圖； ，2圖為第1圖之電壓位準轉換器的波形示意圖； 第3圖為本發明之—電壓位準轉換器實施例的示意圖； 12 1334695 第4圖為本發明之另— 圖； 鼙伋準轉換器實施例的示意 第5a圖為本發明之又另〜— 主轉換級的示意圖； 電聲位準轉換器實施例之一 第5b圖為本發明之該又另 ^ —輸入缓衝級的示意圖； 電塵位準轉換器實施例之

第5c圖為本發明之該又另〜恭 一輸出緩衝級的示意圖；及 氣壓位準轉換器實施例之 第6圖為第5圖之電壓位準韓 器的抖動程度比較圖。 、為及傳統電壓位準轉換 【主要元件符號說明】 1〇傳統電壓位準轉換器3〇 31上拉電路 ％ 34下拉電路 42 50電壓位準轉換器 q /

電壓位準轉換哭 壓降電路 、σα 路徑阻隔電路 輸入級緩％電路 52輸出級緩衝電路52， ^級緩種⑶辟 Μ”第二輸出緩衝電路出f衝電路 INV反相器 GND地 NG1，NG2 NMOS 電晶體 PG1，PG2 PMOS 電晶體 pl，P2，P3，P4，P5，P6，P7，P8，P9 p N1，N2，N3，N4，N5，N6，N7，N8 N9’Nin mi 電晶體 晶體 ，N9，N10，N11，N12 _ 電 13

Claims (1)

1. %年工月Θ曰修正本 十、申請專利範圍： 1. 一種電壓位準轉換裝置，包含： 一上拉電路，其具有一第一 PM0S 雕 ^ 電晶體，其中上述二PM〇s電晶體 曰曰二、σ 一弟二職 電壓源； &晴之祕端係連結至一第一 —路徑阻隔電路，具有—第三ΡΜ ^電晶體，其中該第三PM0S電晶體月四 第二輸入電壓，該第四PM〇s電晶 至— 電該第三酬s電晶‘源二 s 電晶“ i: 王必乐一rMUb电日日體之汲極端，該 曰 端係為-第-輸出端並連結至該第二::之及極 端，該第四PMOS電晶體 至該第-PMOS電晶體之問極端，又該第义結 二訊號係為反向訊號； 軚入讯娩，上述 降電路，具有一第__ N廳電晶體、—_ 二，NMQS電晶體和—第四娜電晶體 弟一、弟一麵電晶體係分別形成於該第二^ μ 電晶體的上方，該第—_〇s帝曰#、'、弟四麵os 三PM0S電晶體之沒曰曰 ^係連結至該第 結至該第四™s電晶;二_=體之，T 和第四NM0S電晶體係為開啟狀態；以及 弟—、第三 一下拉電路，財—第五眶電㈣和-第六_ ，，體，其中該第五、第六匪os電晶體之源極端均接地， 5玄第五NMOS電晶體之汲極端係連結至該第三麵〇s電晶體之 源極i而，δ玄苐/、_0S電晶體之没極端係連結至該第四麵qs ，晶體之源極端，該第五丽os電晶體之閘極端係連結至該 f二輪入訊號，該第六NMOS電晶體之連結至該第入訊 號。 。 Λ如，—請專職圍第1項所述之電壓位準轉換裝置，其中 亥第第一膽〇s電晶體之閘極係連結至該第一電壓源。 3.如申凊專利範圍帛丨項所述之電壓位準轉換， ΐ第；Ν，Γ電晶體和該第四_電晶體之閘極係連: 王—弟二電壓振。 1項所述之電壓位準轉換裝置，其中 該第- NMOS ΐ曰曰體和該第四刪0S 1晶體之閘極相較於 係Lr電晶體㈣第二簡0s電晶體之閘極而言， 5· 圍第3項所㈣壓位準轉換裝置，其中 弟一電£减之電壓係低於該第—電壓源。 包第1曰項所述電壓位準轉換裝置，其更 電晶體和_電晶體互相串聯 1334695 並以該第一電壓源做為電源，當收到第一輸入訊號時， 該第一 CMOS電晶體之一輸出端將產生該第二輸入電壓， 而該第二CMOS電晶體之一輸出端將產生該第一輸入電 壓。 7. 如申請專利範圍第1項所述之電壓位準轉換裝置，其更 包括一第三CMOS電晶體和一第四CMOS電晶體互相串聯 並以該第一電壓源做為電源，藉以從該第二輸出端接收 一第二輸出電壓，並饋入該第三CMOS電晶體之一輸入 端，之後並從該第四CMOS電晶體之一輸出端輸出一第二 輸出電壓。 8. 如申請專利範圍第1項所述之電壓位準轉換裝置，其更 包括一第五CMOS電晶體和一第六CMOS電晶體互相串聯 並以第一電壓源做為電源，藉以從該第一輸出端接收一 第一輸出電壓，並饋入該第五CMOS電晶體之一輸入端， 之後並從該第六CMOS電晶體之一輸出端輸出一第一輸出 訊號。 16