CN118232905A - 电平转换电路 - Google Patents

Abstract

本发明公开了一种电平转换电路，包括：设置于第二电压域的上拉电路，上拉电路具有第一下拉点和第二下拉点；第一下拉电路，用于在第二电压域的压差大于设定阈值时，根据输入信号下拉第一下拉点和第二下拉点之一的电平电位；整形输出电路，用于根据第二下拉点的高低电平提供高低逻辑电平的输出信号；第二下拉电路，用于在第二电压域的压差小于设定阈值时，根据输入信号生成窄脉冲信号，并根据窄脉冲信号下拉第一下拉点和第二下拉点之一的电平电位，以使得输出信号能够快速翻转；以及电位维持电路，用于在窄脉冲信号结束后维持第二下拉点的逻辑状态，解决了高压域压差过低所导致的无法正常下拉的问题，具有电平转换范围广、转换速度快的优点。

Description

电平转换电路

技术领域

本发明涉及集成电路技术领域，更具体地，涉及一种电平转换电路。

背景技术

多电压域的电子设备通常使用电平转换(level shift)电路来实现低电压域信号到高电压域信号的转换。具体的，在大规模数模混合的多电压域的电子设备中，数字电路与模拟电路通常对应不同的电源电压，其供电电压的大小可能不同，例如数字电路的核心电压通常低于1V，但是更多模拟电路通常为1.8V、2.5V或者3.3V等较高的电源电压，而数字电路与模拟电路之间经常会有数据交互，因此电平转换电路成为了衔接芯片内核低电压域和外部模拟电路的高电压域之间的桥梁，它被广泛应用于各种接口电路及输入输出单元中来实现电平的逻辑转换。

图1示出传统的电平转换电路的示意性电路图，图1中的电平转换电路100主要用于将低压域(VDDL～VSSL)的逻辑信号Vin转换为高压域(VDDH～VSSH)的逻辑信号Vout。根据图1中的电路结构，可以得到若想要电路正常工作，要求高压域(VDDH～VSSH)的电压差需要大于2*Vth，其中Vth为晶体管的导通阈值。而低压MOS管的导通阈值Vth一般在0.7V左右，且随温度和工艺偏差很大，高压MOS管的导通阈值Vth一般在1.2V左右。因此，传统的电平转换电路100的工作范围受到晶体管的导通阈值的限制，当高压域的电压差很小时，该电路无法正常工作，限制了电平转换电路的适用范围。

发明内容

鉴于上述问题，本发明的目的在于提供一种电平转换电路，改善了传统的电平转换电路在高压域的电压差很小时无法正常工作的问题。

根据本发明的一方面，提供一种电平转换电路，用于将第一电压域的输入信号转换为第二电压域的输出信号，包括：设置于所述第二电压域的上拉电路，所述上拉电路具有第一下拉点和第二下拉点，所述第一下拉点的电位和所述第二下拉点的电位逻辑互补；第一下拉电路，与位于所述第一电压域的输入信号相连，用于在所述第二电压域的压差大于设定阈值时，根据所述输入信号下拉所述第一下拉点和所述第二下拉点之一的电平电位；整形输出电路，与所述第二下拉点连接，用于根据所述第二下拉点的高低电平提供高低逻辑电平的输出信号；第二下拉电路，用于在所述第二电压域的压差小于所述设定阈值时，根据所述输入信号生成窄脉冲信号，并根据所述窄脉冲信号下拉所述第一下拉点和所述第二下拉点之一的电平电位，以使得所述输出信号能够快速翻转；以及电位维持电路，用于在所述窄脉冲信号结束后维持所述第二下拉点的逻辑状态。

可选地，所述上拉电路和所述第一下拉电路为差分结构。

可选地，所述上拉电路包括：第一PMOS晶体管，其具有与所述第二电压域的第二电源电压连接的第一端，与所述第一下拉点连接的第二端以及与所述第二下拉点连接的控制端；第二PMOS晶体管，其具有与所述第二电源电压连接的第一端，与所述第二下拉点连接的第二端以及与所述第一下拉点连接的控制端。

可选地，所述第一下拉电路包括：第一NMOS晶体管，其具有与所述输入信号的反相信号连接的控制端以及与所述第一电压域的第一参考地连接的第二端；第二NMOS晶体管，其具有与所述输入信号连接的控制端以及与所述第一参考地连接的第二端；第三PMOS晶体管，其具有与所述第一下拉点连接的第一端，与所述第一NMOS晶体管的第一端连接的第二端以及与所述第二电压域的第二参考地连接的控制端；以及第四PMOS晶体管，其具有与所述第二下拉点连接的第一端，与所述第二NMOS晶体管的第一端连接的第二端以及与所述第二参考地连接的控制端。

可选地，所述第二下拉电路包括：第一电阻，其具有与所述第一下拉点连接的第一端；第三NMOS晶体管，其具有与所述第一电阻的第二端连接的第一端以及与所述第一电压域的第一参考地连接的第二端；第一脉冲发生器，其具有与所述输入信号的反相信号连接的输入端以及与所述第三NMOS晶体管的控制端连接的输出端；第二电阻，其具有与所述第二下拉点连接的第一端；第四NMOS晶体管，其具有与所述第二电阻的第二端连接的第一端以及与所述第一参考地连接的第二端；以及第二脉冲发生器，其具有与所述输入信号连接的输入端以及与所述第四NMOS晶体管的控制端连接的输出端。

可选地，所述电位维持电路包括：与所述第一下拉点连接的第一支路，所述第一支路用于根据所述输入信号控制所述第一下拉点的电位电平；以及与所述第二下拉点连接的第二支路，所述第二支路用于根据所述输入信号控制所述第二下拉点的电位电平。

可选地，所述第一支路包括：串联连接于所述第二电压域的第二电源电压与所述第一电压域的第一参考地之间的第三电阻、第四电阻以及第五NMOS晶体管，所述第五NMOS晶体管具有与所述输入信号连接的控制端；串联连接于所述第二电源电压与所述第二电压域的第二参考地之间的第五PMOS晶体管和第五电阻，所述第五PMOS晶体管具有与所述第三电阻和所述第四电阻的中间节点连接的控制端，所述第五PMOS晶体管和所述第五电阻的中间节点与所述第一下拉点连接；以及连接于所述第五PMOS晶体管的第一端和控制端之间的齐纳二极管。

可选地，所述第二支路包括：串联连接于所述第二电压域的第二电源电压与所述第一电压域的第一参考地之间的第六电阻、第七电阻以及第六NMOS晶体管，所述第六NMOS晶体管具有与所述输入信号连接的控制端，所述第六电阻和所述第七电阻的中间节点与所述第二下拉点连接。

可选地，所述第一下拉电路还包括：第一二极管，其具有与所述第三PMOS晶体管的控制端连接的阳极以及与所述第三PMOS晶体管的第一端连接的阴极；以及第二二极管，其具有与所述第四PMOS晶体管的控制端连接的阳极以及与所述第四PMOS晶体管的第一端连接的阴极。

可选地，所述整形输出电路包括：施密特触发器，其具有与所述第二下拉点连接的输入端；以及反相器，其具有与所述施密特触发器的输出端连接的输入端，以及用于提供所述输出信号的输出端。

综上所述，本发明实施例中的电平转换电路通过在电路中设置第二下拉电路和电位维持电路，从而使得电平转换电路不仅可以在高压域的压差大于或等于2*Vth时能够正常工作，而且可以在高压域的压差小于2*Vth时能够正常工作，相比于传统的level shift电路，其工作范围不再受到电路中晶体管的导通阈值的限制，扩大了电路的适用范围。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出传统的电平转换电路的示意性电路图。

图2示出传统的电平转换电路的工作波形图。

图3示出根据本发明实施例的电平转换电路的示意性电路图。

图4示出根据本发明实施例的电平转换电路的工作波形图。

具体实施方式

现在将详细说明本公开的示例性实施方式，其示例在附图中示出。尽可能在整个附图中使用相同的附图标记来表示相同或相似的部分。

在说明书中，应该注意，在其他附图中已经用于表示相似部件的相似附图标记尽可能用于这些元件。在以下描述中，当本领域技术人员已知的功能和配置与本公开的基本配置无关时，将省略它们的详细描述。说明书中描述的术语应理解如下。

通过以下参考附图描述的实施方式，将阐述本公开的优点和特征及其实现方法。然而，本公开可以以不同的形式实施，并且不应该被解释为限于这里阐述的实施方式。而是，提供这些实施方式是为了使本公开全面和完整，以向本领域技术人员充分传达将本公开的范围。此外，本公开仅由权利要求书的范围限定。

用于描述本公开实施方式的附图中公开的形状、尺寸、比率、角度和数量仅仅是示例，因此本公开不限于所例示的细节。相似的附图标记始终表示相似的元件。在以下描述中，当确定相关已知功能或构造的详细描述将不可避免地掩盖本公开的重点时，将省略详细描述。

在使用本说明书中描述的术语“包括”、“具有”和“包含”的情况下，可以添加另一部分，除非使用“仅～”。除非另有相反的说明，否则单数形式的术语可以包括复数形式。

应该理解，虽然本文可以使用术语“第一”、“第二”等来描述各种部件，但是这些部件不应该受这些术语的限制。这些术语仅用于将一个部件与另一部件区分开。例如，在不脱离本公开范围的情况下，第一部件能够被称为第二部件，类似地，第二部件能够被称为第一部件。

术语“至少一个”应该被理解为包括相应列出项目中一个或更多个的任意所有组合。例如，“第一项目、第二项目和第三项目中至少一个”的含义表示从第一项目、第二项目和第三项目中的两个或更多个提出的所有项目的组合，以及第一项目、第二项目或第三项目。

如同本领域技术人员能够充分理解的，本公开的各实施方式的特征可以部分或全部彼此联合或组合，并且可以彼此以各种方式互相操作和技术地驱动。本公开的实施方式可以彼此独立地执行，或者可以以相互依从关系一起执行。

在本发明的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本发明的实施例中，将MOS晶体管的受控中间极称为控制端，将MOS晶体管的其余两端分别称为第一端和第二端。为便于统一表述，在上下文中，将PMOS晶体管的源极、漏极和栅极分别称为第一端、第二端和控制端，将NMOS晶体管的漏极、源极和栅极分别称为第一端、第二端和控制端。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分区)分开。

在下文中，将参照附图详细描述本公开的示例性实施方式。

图1示出传统的电平转换电路的示意性电路图。如图1所示，电压电平转换电路100包括上拉电路110、下拉电路120、电阻R1和R2、施密特触发器SMIT以及反相器INV1和INV2。其中，上拉电路110由一对PMOS晶体管(P-Metal-Oxide-Semiconductor，P型金属氧化物半导体场效应晶体管)MP1和MP2组成，下拉电路120由一对NMOS晶体管(N-Metal-Oxide-Semiconductor，N型金属氧化物半导体场效应晶体管)MN1和MN2以及一对PMOS晶体管MP3和MP4组成。PMOS晶体管MP1、PMOS晶体管MP3和NMOS晶体管MN1串联连接在高电源电压VDDH和电压VSSL之间，PMOS晶体管MP2、PMOS晶体管MP4和NMOS晶体管MN2串联连接在电源电压VDDH和电压VSSL之间，PMOS晶体管MP1的控制端与PMOS晶体管MP2和MP4之间的节点B连接，PMOS晶体管MP2的控制端与PMOS晶体管MP1和MP3之间的节点A连接，PMOS晶体管MP3和MP4的控制端与电压VSSH连接。电阻R1连接在节点A与电压VSSH之间，电阻R2连接在电源电压VDDH与节点B之间。反相器INV1连接在低电源电压VCCL和电压VSSL之间，输入信号Vin连接到NMOS晶体管MN2的控制端和反相器INV1的输入端，反相器INV1的输出端提供输入信号Vin的反相信号Vinb与NMOS晶体管MN1的控制端连接。施密特触发器SMIT1的输入与节点B连接，其输出与反相器INV2的输入连接，反相器INV2的输出用于提供输出信号Vout。

图2示出传统的电平转换电路的工作波形图。如图2所示，当输入信号Vin由低电平变为高电平时，NMOS晶体管MN2导通，NMOS晶体管MN1关断，通过PMOS晶体管MP4将节点B下拉至VSSH+Vth(B点的电位无法更低，否则PMOS晶体管MP4将无法导通)，其中Vth为MOS晶体管的导通阈值的绝对值，B点的逻辑电平经过施密特触发器SMIT1和反相器INV1后，输出信号Vout翻转为高电平。同时PMOS晶体管MP1导通，将节点A上拉至电压VDDH，使得PMOS晶体管MP2关断。此时PMOS晶体管MP1的栅源电压|Vgs|＝VDDH―VSSH―Vth，因为PMOS晶体管MP1的导通条件为|Vgs|＞Vth，因此要求高压域(VDDH～VSSH)的电压差需要大于2*Vth。

当输入信号Vin从高电平变为低电平时，NMOS晶体管MN1导通，且NMOS晶体管MN2关断，通过PMOS晶体管MP3将节点A的电位下拉至VSSH+Vth。此时PMOS晶体管MP2的栅源电压|Vgs|＝VDDH―VSSH―Vth，同样的，由于PMOS晶体管MP2的导通条件也为|Vgs|＞Vth，因此要求高压域(VDDH～VSSH)的电压差需要大于2*Vth。当VDDH-VSSH＞2*Vth时，B点被PMOS晶体管MP2上拉至电压VDDH，经过施密特触发器SMIT1和反相器INV1后，输出信号Vout翻转为低电平。

通过上述的分析可知，传统的电平转换电路100要求高压域(VDDH～VSSH)的电压差需要大于2*Vth，其中Vth为晶体管的导通阈值。而低压MOS管的导通阈值Vth一般在0.7V左右，且随温度和工艺偏差很大，高压MOS管的导通阈值Vth一般在1.2V左右。因此，传统的电平转换电路100的工作范围受到晶体管的导通阈值的限制，当高压域的电压差很小时，该电路无法正常工作，限制了电平转换电路的适用范围。

图3示出根据本发明实施例的电平转换电路的示意性电路图。如图3所示，本实施例的电平转换电路200包括上拉电路210、第一下拉电路220、第二下拉电路230、电位维持电路以及整形输出电路250。其中，上拉电路210设置在高压域(VDDH～VSSH)中，其中电压VDDH为高压域的电源电压，电压VSSH为高压域的参考地。所述上拉电路210进一步包括下拉点A和B，所述下拉点A和B的电位逻辑互补。第一下拉电路220与位于低压域(VDDL～VSSL)的输入信号Vin相连，其中电压VDDL为低压域的电源电压，电压VSSL为低压域的参考地，第一下拉电路220用于在高压域(VDDH～VSSH)的压差大于设定阈值时，根据输入信号Vin下拉所述下拉点A和B中的一个的电位。示例的，所述设定阈值例如等于2*Vth，其中Vth为MOS晶体管的导通阈值，低压MOS管的导通阈值Vth一般在0.7V左右，且随温度和工艺偏差很大，高压MOS管的导通阈值Vth一般在1.2V左右。整形输出电路250与下拉点B连接，用于根据下拉点B的高低电平提供高低逻辑电平的输出信号Vout，其中输出信号Vout的电位处于所述高压域(VDDH～VSSH)中。所述第二下拉电路230用于在高压域(VDDH～VSSH)的压差小于所述设定阈值时，根据输入信号Vin生成窄脉冲信号，并根据所述窄脉冲信号下拉所述下拉点A和B中的一个，以使得所述输出信号Vout能够快速翻转。电位维持电路包括与下拉点A连接的第一支路241和与下拉点B连接的第二支路，所述电位维持电路用于在第二下拉电路230中的窄脉冲信号结束后根据输入信号Vin维持下拉点B的逻辑状态，以保证输出信号Vout的稳定。

具体地，上拉电路210可以包括PMOS晶体管MP1和MP2。其中，PMOS晶体管MP1和MP2的第一端与电源电压VDDH连接，PMOS晶体管MP1的第二端以及PMOS晶体管MP2的控制端与下拉点A连接，PMOS晶体管MP2的第二端以及PMOS晶体管MP1的控制端与下拉点B连接。

第一下拉电路220包括NMOS晶体管MN1和MN2、PMOS晶体管MP3和MP4以及二极管D1和D2。其中，PMOS晶体管MP3的第一端与下拉点A连接，PMOS晶体管MP3的控制端与参考地VSSH连接，PMOS晶体管MP3的第二端与NMOS晶体管MN1的第一端连接，NMOS晶体管MN1的控制端与输入信号Vin的反相信号Vinb连接，NMOS晶体管MN1的第二端与参考地VSSL连接。示例的，本实施例的电平转换电路200还包括反相器INV2，反相器INV2用于获得输入信号Vin的反相信号Vinb，反相器INV2的供电端与低压域的电源电压VDDL和参考地VSSL相连。PMOS晶体管MP4的第一端与下拉点B连接，PMOS晶体管MP4的控制端与参考地VSSH连接，PMOS晶体管MP4的第二端与NMOS晶体管MN2的第一端连接，NMOS晶体管MN2的控制端与输入信号Vin连接，NMOS晶体管MN2的第二端与参考地VSSL连接。二极管D1的阳极与PMOS晶体管MP3的控制端连接，二极管D1的阴极与PMOS晶体管MP3的第一端连接。二极管D2的阳极与PMOS晶体管MP4的控制端连接，二极管D2的阴极与PMOS晶体管MP4的第一端连接。

第二下拉电路230包括NMOS晶体管MN3和MN4、电阻R1和R2以及脉冲发生器231和232。其中，电阻R1的第一端与下拉点A连接，电阻R1的第二端与NMOS晶体管MN3的第一端连接，NMOS晶体管MN3的第二端与参考地VSSL连接，脉冲发生器231的输入与输入信号Vin的反相信号Vinb连接，脉冲发生器231的输出与NMOS晶体管MN3的控制端连接。示例的，本实施例的电平转换电路200还包括反相器INV1，反相器INV1的输入用于接收输入信号Vin，反相器INV1的输出用于提供输出信号Vinb，反相器INV1的供电端与低压域的电源电压VDDL和参考地VSSL连接。电阻R2的第一端与下拉点B连接，电阻R2的第二端与NMOS晶体管MN4的第一端连接，NMOS晶体管MN4的第二端与参考地VSSL连接，脉冲发生器232的输入与输入信号Vin连接，脉冲发生器232的输出与NMOS晶体管MN4的控制端连接。

电位维持电路的第一支路241包括电阻R3至R5、NMOS晶体管MN5、PMOS晶体管MP5以及齐纳二极管D0。其中，电阻R3、电阻R4以及NMOS晶体管MN5串联连接于电源电压VDDH和参考地VSSL之间，NMOS晶体管MN5的控制端与输入信号Vin连接，电阻R3和R4的中间节点与PMOS晶体管MP5的控制端连接，PMOS晶体管MP5的第一端与电源电压VDDH连接，PMOS晶体管MP5的第二端与电阻R5的第一端以及下拉点A连接，电阻R5的第二端与高压域的参考地VSSH连接。齐纳二极管D0的阳极与PMOS晶体管MP5的控制端连接，齐纳二极管D0的阴极与PMOS晶体管MP5的第一端连接，用于钳位PMOS晶体管MP5的栅源电压Vgs。

电位维持电路的第二支路242包括电阻R6和R7以及NMOS晶体管MN6。其中，电阻R6、电阻R7以及NMOS晶体管MN6串联连接于电源电压VDDH和参考地VSSL之间，NMOS晶体管MN6的控制端与输入信号Vin相连，电阻R6和R7的中间节点与下拉点B连接。

整形输出电路250一般通过数字反相器、数字缓冲器和/或施密特触发器来实现，用于下拉点B的高低电平进行整形滤波，最终得到高压的所述输出信号Vout。示例的，本实施例的整形输出电路250包括施密特触发器SMIT1和反相器INV3。其中，施密特触发器SMIT1的输入与下拉点B连接，施密特触发器SMIT1的输出与反相器INV3的输入连接，反相器INV3的输出用于提供所述输出信号Vout。

在本实施例中，PMOS晶体管MP1、MP2和MP5例如通过低压PMOS晶体管来实现，PMOS晶体管MP3和MP4例如通过高压PMOS晶体管来实现，NMOS晶体管MN1至MN6例如通过高压NMOS晶体管来实现。需要说明的是，本文中的低压MOS晶体管和高压MOS晶体管一般是相对来说的，例如可以根据MOS晶体管的导通阈值来将晶体管划分为高压晶体管或者低压晶体管，示例的，低压MOS晶体管的导通阈值一般在0.7V左右，而高压MOS晶体管的导通阈值一般在1.2V左右。

图4示出根据本发明实施例的电平转换电路的工作波形图。在图4中的Pulsea和Pulseb分别为脉冲发生器231和232输出的窄脉冲信号，下拉点A的波形变化用实线示出，下拉点B的波形变化用虚线示出。下面参照图4对本发明实施例提供的电平转换电路200的工作原理进行说明。

当高压域(VDDH～VSSH)的压差大于2*Vth时，电平转换电路200的工作过程与图1示出的传统的电平转换电路100的工作过程相同，在此不再赘述，下面重点说明一下当高压域(VDDH～VSSH)的压差很小时电平转换电路200的工作原理。

高压域(VDDH～VSSH)的压差很低时，第一下拉电路220中的PMOS晶体管MP3和MP4将不再起到下拉作用。当输入信号Vin从低电平跳变为高电平时，脉冲发生器232的输出端Pulseb产生一个20ns的高电平脉冲将NMOS晶体管MN4导通，继而通过电阻R2将下拉点B拉低到电位VSSH-Vth，并非传统的电位VSSH+Vth，从而使得输出信号Vout能够快速翻转为高电平。其中二极管D2主要用来保护电路中的低压器件，将下拉点B的电位钳位到VSSH-Vd，其中Vd而二极管的正向导通压降。由于输入信号Vin为高电平，因此NMOS晶体管MN5和MN6也处于导通状态，通过NMOS晶体管MN5将PMOS晶体管MP5的栅极拉低，所以PMOS晶体管MP5此时也处于导通状态，继而通过PMOS晶体管MP5将下拉点A拉高到电压VDDH，从而使得上拉电路210中的PMOS晶体管MP2关断。因此当脉冲信号Pulseb的高电平脉冲结束后，下拉点B的状态将由电阻R6和R7的分压来决定，通过合理设置电阻R6和R7的阻值，从而可以使得B点维持当前的逻辑状态。

当输入信号Vin从高电平跳变为低电平时，脉冲发生器231输出的窄脉冲信号Pulsea产生一个20ns的高电平脉冲，继而将NMOS晶体管MN3导通，通过电阻R1将A点的电位下拉到电位VSSH-Vth，并非传统的VSSH+Vth，然后导通PMOS晶体管MP2，通过PMOS晶体管MP2将B点拉高至电压VDDH，使得输出信号Vout能够快速翻转为低电平。同样的，二极管D1也是为了保护低压器件，将A点的最低电压钳位至VSSH-Vd。由于此时输入信号Vin为低电平，因此NMOS晶体管MN5和MN6处于关断状态，然后PMOS晶体管MP5的栅极被电阻R3拉高，因此PMOS晶体管MP5也处于关断状态。所以当信号Pulsea的高电平脉冲结束后，A点的电位被电阻R5拉低到电压VSSH，使得PMOS晶体管MP2能够保持导通，继而使得下拉点B能够维持当前的逻辑状态。

综上所述，本发明实施例中的电平转换电路通过在电路中设置第二下拉电路和电位维持电路，从而使得电平转换电路不仅可以在高压域的压差大于或等于2*Vth时能够正常工作，而且可以在高压域的压差小于2*Vth时能够正常工作，相比于传统的level shift电路，其工作范围不再受到电路中晶体管的导通阈值的限制，扩大了电路的适用范围。

在以上的描述中，对公知的结构要素和步骤并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来实现相应的结构要素和步骤。另外，为了形成相同的结构要素，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述各实施例，但是这不意味着各个实施例中的措施不能有利地结合使用。

依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (10)

1.一种电平转换电路，用于将第一电压域的输入信号转换为第二电压域的输出信号，包括：

设置于所述第二电压域的上拉电路，所述上拉电路具有第一下拉点和第二下拉点，所述第一下拉点的电位和所述第二下拉点的电位逻辑互补；

第一下拉电路，与位于所述第一电压域的输入信号相连，用于在所述第二电压域的压差大于设定阈值时，根据所述输入信号下拉所述第一下拉点和所述第二下拉点之一的电平电位；

整形输出电路，与所述第二下拉点连接，用于根据所述第二下拉点的高低电平提供高低逻辑电平的输出信号；

第二下拉电路，用于在所述第二电压域的压差小于所述设定阈值时，根据所述输入信号生成窄脉冲信号，并根据所述窄脉冲信号下拉所述第一下拉点和所述第二下拉点之一的电平电位，以使得所述输出信号能够快速翻转；以及

电位维持电路，用于在所述窄脉冲信号结束后维持所述第二下拉点的逻辑状态。

2.根据权利要求1所述的电平转换电路，其中，所述上拉电路和所述第一下拉电路为差分结构。

3.根据权利要求2所述的电平转换电路，其中，所述上拉电路包括：

第一PMOS晶体管，其具有与所述第二电压域的第二电源电压连接的第一端，与所述第一下拉点连接的第二端以及与所述第二下拉点连接的控制端；

第二PMOS晶体管，其具有与所述第二电源电压连接的第一端，与所述第二下拉点连接的第二端以及与所述第一下拉点连接的控制端。

4.根据权利要求3所述的电平转换电路，其中，所述第一下拉电路包括：

第一NMOS晶体管，其具有与所述输入信号的反相信号连接的控制端以及与所述第一电压域的第一参考地连接的第二端；

第二NMOS晶体管，其具有与所述输入信号连接的控制端以及与所述第一参考地连接的第二端；

第三PMOS晶体管，其具有与所述第一下拉点连接的第一端，与所述第一NMOS晶体管的第一端连接的第二端以及与所述第二电压域的第二参考地连接的控制端；以及

第四PMOS晶体管，其具有与所述第二下拉点连接的第一端，与所述第二NMOS晶体管的第一端连接的第二端以及与所述第二参考地连接的控制端。

5.根据权利要求1所述的电平转换电路，其中，所述第二下拉电路包括：

第一电阻，其具有与所述第一下拉点连接的第一端；

第三NMOS晶体管，其具有与所述第一电阻的第二端连接的第一端以及与所述第一电压域的第一参考地连接的第二端；

第一脉冲发生器，其具有与所述输入信号的反相信号连接的输入端以及与所述第三NMOS晶体管的控制端连接的输出端；

第二电阻，其具有与所述第二下拉点连接的第一端；

第四NMOS晶体管，其具有与所述第二电阻的第二端连接的第一端以及与所述第一参考地连接的第二端；以及

第二脉冲发生器，其具有与所述输入信号连接的输入端以及与所述第四NMOS晶体管的控制端连接的输出端。

6.根据权利要求1所述的电平转换电路，其中，所述电位维持电路包括：

与所述第一下拉点连接的第一支路，所述第一支路用于根据所述输入信号控制所述第一下拉点的电位电平；以及

与所述第二下拉点连接的第二支路，所述第二支路用于根据所述输入信号控制所述第二下拉点的电位电平。

7.根据权利要求6所述的电平转换电路，其中，所述第一支路包括：

串联连接于所述第二电压域的第二电源电压与所述第一电压域的第一参考地之间的第三电阻、第四电阻以及第五NMOS晶体管，所述第五NMOS晶体管具有与所述输入信号连接的控制端；

串联连接于所述第二电源电压与所述第二电压域的第二参考地之间的第五PMOS晶体管和第五电阻，所述第五PMOS晶体管具有与所述第三电阻和所述第四电阻的中间节点连接的控制端，所述第五PMOS晶体管和所述第五电阻的中间节点与所述第一下拉点连接；以及

连接于所述第五PMOS晶体管的第一端和控制端之间的齐纳二极管。

8.根据权利要求6所述的电平转换电路，其中，所述第二支路包括：

串联连接于所述第二电压域的第二电源电压与所述第一电压域的第一参考地之间的第六电阻、第七电阻以及第六NMOS晶体管，所述第六NMOS晶体管具有与所述输入信号连接的控制端，所述第六电阻和所述第七电阻的中间节点与所述第二下拉点连接。

9.根据权利要求4所述的电平转换电路，其中，所述第一下拉电路还包括：

第一二极管，其具有与所述第三PMOS晶体管的控制端连接的阳极以及与所述第三PMOS晶体管的第一端连接的阴极；以及

第二二极管，其具有与所述第四PMOS晶体管的控制端连接的阳极以及与所述第四PMOS晶体管的第一端连接的阴极。

10.根据权利要求1所述的电平转换电路，其中，所述整形输出电路包括：

施密特触发器，其具有与所述第二下拉点连接的输入端；以及

反相器，其具有与所述施密特触发器的输出端连接的输入端，以及用于提供所述输出信号的输出端。