TWI331781B - Semiconductor fabrication method, method of forming a strained semiconductor structure - Google Patents

Description

1331781 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置，且特別有關於一 種導入應力至半導體裝置的結構及方法，以改善電荷載 子遷移率。 【先前技術】 隨著金屬氧化物半導體場效電晶體（MOSFET)持續 的發展，已改善其速度、密度以及積體電路的每單位功 能的成本。藉由選擇性的施加應力於此電晶體通道區， 是改善電晶體性能的方法之一。應力會使半導體晶體晶 格（semiconductor crystal lattice)產生變形或應變，因而影 響此半導體的能帶排列（band alignment)與電荷傳輸特 性。利用控制最終裝置内的應力分佈與強度值，可提升 載子遷移率（carrier mobility)並改善裝置性能。目前已有 許多種導入應力於此電晶體通道區的方法。 一種導入應力於此電晶體通道區的傳統方法，包括 在鬆弛的石夕錯（SiGe)層上形成蠢晶的應變石夕晶層（strained silicon layer)。因為此石夕鍺（SiGe)的晶格大於石夕，所以此 矽鍺（SiGe)層會往此磊晶層橫向的方向拉伸，亦即上述的 石夕將會處於雙軸拉伸的應力之下。施加如此的應力於金 屬氧化物半導體通道區，對於改善“N”型通道電晶體的 性能特別有效。 當“P”型半導體裝置與上述通道垂直時，拉伸應 0503-A32760TWF/CHLin 5 1331781 . 力（tensile stress)會故 ¥ , w叹善此裝置的性能，但是當p”型半導 體裝置與上述通道平行時，就會有幾乎相反的效果。不 同於“N”型通道畲曰μ 电明體的是，當雙軸拉伸應力施加於 P H金；I氧化物半導體(pM〇s)通道時，此兩應力的 作用幾乎會相互^^肖掉。因此，改善“P”型金屬氧化物 半導體的製造方法，白丄r ^ 匕括使用施加壓縮應力（compression stress)於此通道的基底結構。一種“p”録屬氧化物半 導體的裝le方法包梧在源極或及極區内 ，選擇性的使用 _ 矽鍺層》 上述先前杜i 夜術的問題為，此應變設計 (strain-engineered、驻 SB Λ _ 置需要使用新的材料與方法，因而產 生‘在製程整合上4大的問題。例如形成氮化⑦張力膜於 Ν型金屬氣化物半導體電晶體上，可用以改善載子遷 移率。另一方面，對於“ρ”型金屬氧化物半導體裝置’ 可形成嵌入式碎錯應力層（embedded SiGe stressor)於石夕 基底上來改善載子遷移率。然而，這些方法的問題是， φ 在上述製造過程的不同階段中，需要使用不同的材料， 使得原本已經複雜的製程更加複雜。因此，需要使用一 種不需明顯增加製造成本或使此製造過程複雜化的應變 工程（strain engineering)，以改善裝置的性能。 【發明内容】 藉由本發明的實施例所提供之形成應變金屬氧化物 半導體裝置的結構與方法，可廣泛地降低、解決或防止 0503-A32760TWF/CHLin 6 1331781 這些問題或其他的問題，且廣泛地獲得技術上的優點。 本發明的較佳實施例’用以提供選擇性的成長例如碳化 矽（SiC)或矽鍺（SiGe)之應力層，而不需使用硬式罩幕。 本發明係提供一種半導體的製造方法，該方法包 括：形成閘極電極於-半導體基底上方；形成凹陷於= 閘極電極之-邊的該基底中；以及❹含有氯化氣的反 應混和物，以形成磊晶應力層於該凹陷中。

本發明還提供一種半導體的製造方法，該方法包 括：形成一凹陷於基底中；以及利用暴露該基底於同5 存在含有提供該磊晶層的前驅氣體及蝕刻氣體的環境 中’以形成磊晶層於該凹陷中。 、 本發明也提供一種形成應變半導體結構的方法，該 方法包括.形成多晶體閘極電極於基底上；形成凹陷於 該閘極電極之—邊的該基底中；以及藉由_暴露該凹 陷與該多晶體閘極電極於—包含應力層前驅物、截流氣 體、以及蝕刻劑的氣體中’以選擇性地形成磊晶層：該 凹陷中且不形成於該多晶體閘極電極上。 Λ 【實施方式】 本發明較佳實施例的製造與使用的說明詳述如下， 得注意的是，本發明提供許多可應用的發明概 :並於特定的内文中廣泛地具體說明。這些實施例僅以 =疋的圖不闡述本發明的製造與使用，但不用以限制本 J的範圍。以下係透過各種圖式及例示說明本發明較 °5〇3-A32760TWF/CHLii 7 1331781 - 佳實施例的製造過程’本發明各種不同的實施例中，相 . 同的符號代表相同的元件。 本發明係有關於一種半導體裝置的製造方法，且特 別有關於一種形成應變電晶體（strained transistor)的結構 及方法。在特定的内文中所闡述之本發明的較佳實施 例，係針對金屬氧化物半導體場效電晶體（MOSFET)裝置 的發明來說明。發明人相信當本發明的實施例使用在本 製程時會特別有利’也相信在此所述的實施例也有益於 _ 其他未特別在此提及的應用。因此，這些實施例僅以特 定的圖示闡述本發明的製造與使用，但不用以限制本發 明的範圍。 第1圖說明本發明之一實施例中的金屬氧化物半導 體(MOS)裝置116。金屬氧化物半導體裝置116包含基底 110,此基底至少具有一個適用於製造n型通道或p型通 道電晶體的主動區（active region)，此主動區並藉由淺溝 槽隔離區（STI)127以與其他的主動區隔離（圖未顯示）。 • 上述基底110較佳可包含已摻雜或未摻雜的本體矽基底 (bulk silicon)或絕緣層上覆矽（sieHc〇n 〇n is〇iat〇r)的基底 的主動區。一般而言，絕緣層上覆矽（SC)I)的基底包含例 如形成矽、鍺或矽鍺（silicon germanium, SG〇I)於絕緣層 上的半導體材料層。此絕緣層可以是例如埋層氧化層 (Buried Oxide, BOX)或氧化矽層。此絕緣層形成於一基底 上’此基底-般為石夕（s〇或破璃（glass)基底。也可使用其 他的基底’包括.M(muiti_layered)基底；梯度基底 0503-A32760TWF/CHLin 8 1331781 (gradient substrate)或晶向混合基底（orientatioI1 hybrid • substrate) ° 接續第1圖’此金屬氧化物半導體裝置包括一 源極區（source region)123 與一汲極區（drain region)124。 而上述的源極區與汲極區係使用習知方法進行離子植 入。每一個金屬氧化物半導體裝置更包括閘極電極（gate electrode)120 及閘極介電層（gate dielectric)121。位於閘 極電極120及閘極介電層121下方的是，連接源極區123 _ 與汲極區124的載子通道區（carrier channel region) 125。 在此製程階段，上述源極區123與汲極區124可包括淡 摻雜延伸區（lightly doped extension)的佈植（implants)。因 為傳統的源極或汲極的佈植是使用閘極電極120與閉極 電極侧壁間隔層（spacer)作為佈植罩幕（implant mask)，因 此進一步的源極或汲極的佈植，可在形成如下述之按照 本發明的實施例所形成的電極側壁間隔層之後完成。 在另一替代實施例中，可配合所使用之絕緣層上覆 • 矽（SOI)或矽鍺（SGOI)的晶向混合基底，來選擇通道或基 底的晶向（orientation)，以最佳化（optimizing)適當的電荷 載子遷移率（charge carrier mobility)。例如，“N” 型金 屬氧化物半導體（NMOS)通道可選擇沿著〈100>方向的晶 向，此通道方向的“N”型金屬氧化物半導體，對於{10〇丨 晶向的基底具有最大的電子遷移率。除了此晶向外， “ P ”型金屬氧化物半導體（PMOS)通道可選擇沿著 <110>方向的晶向，此通道方向的“P”型金屬氧化物半 0503-A32760TWF/CHLin 9 1331781 ·- 導體，對於{110}晶向的基底具有最大的電洞遷移率。 . 閘極介電層121可包括具有一厚度約為6 A至約100 人的氧化矽（silicon oxide)，且較佳約小於20A。在其他 實施例中，上述閘極介電層121可包括具有一介電常數 約大於4的高介電常數介電質。合適的高介電常數介電 質包括：氧化钽（Ta205)、氧化鈦（Ti02)、氧化鋁（ai2〇3)、 氧化錯（Zr〇2)、氧化鈴（Hf02)、氧化紀（Y2〇3)、氧化鑭 (La2〇3)或其銘酸鹽（aluminate)及石夕酸鹽（silicate)。其他合 , 適的高介電常數閘極介電質（high-k gate dielectrics)可包 含例如氧化鈴（Hf02)、石夕酸铪氧化物（HfSiOx)、銘酸給 氧化物（HfAlOx)等主成分為铪(hafnium-based)的材料。在 一較佳實施例中，閘極介電層121包含氧化層，此閘極 介電層121可藉由在含有氧化物、水、一氧化氮(NO)或 其組合的環境中，以例如乾式或濕式熱氧化（thermal oxidation)的氧化製程來形成，或是利用以四乙基矽氧烧 (Tetraethoxysilane, TEOS)及氧氣作為前驅物（precursor) • 的化學氣相沈積（CVD)技術來形成。 閘極電極120較佳包含例如鈕（Ta)、鈦（Ti)、鉬（Mo)、 鎢（W)、鉑（Pt)、鋁（A1)、姶（Hf)、釕（Ru)或其矽化物或 氮化物的導電材料；已摻雜的多晶矽、其他導電材料或 其組合。在一實施例中，利用沈積非晶矽（amorphous silicon)且進行再結晶（Recrystallized)以形成多晶石夕 (poly-silicon)。在此較佳實施例中，此閘極電極為多晶 矽，並可藉由低壓化學氣相沈積（LPCVD)來沈積已摻雜 0503-A32760TWF/CHLin 10 1331781 •或未摻雜的多晶石夕以形成閘極電極120，此多晶石夕的厚产 -大約介於400人至2500A之間，但較佳約為150〇A。又 上述閘極電極120與閘極介電層121可使用例如習 知技術的黃光技術進行圖案化（patterned)。一般而言黃 光製程包括沈積光阻材料，隨後將此光阻材料進行光罩 遮蔽（masked)、曝光（exposed)及顯影（devel〇ped)。圖案化 此光阻罩幕(photoresist mask)之後，可進行蝕刻製程，以 移除上述閘極電極材料與閘極介電材料中不想要的部 • 分，以形成如第1圖顯示的閘極電極120與閘極介電層 121。在此較佳實施例中，其中的閘極電極材料為多晶矽 且閘極介電層材料為氧化物，上述的蝕刻製程可以是乾 式或濕式等向性或非荨向性的钱刻製程，但較佳為非 ’等向性乾式蝕刻製程。 第2圖顯示第丨圖的金屬氧化物半導體裝置ιΐ6，在 形成一對側壁間隔層（sidewall spacers)21〇於閘極電極 120與閘極"電層121的兩側之後的結構。此側壁間隔層 擊210作為於源極或汲極區内進行一種或多種的離子佈植 ㈣咖丨她)時的自我對準（self aligning)罩幕。此側壁間 隔層210較佳包含四氮化三石夕（Si3N4)或例如氮化矽 (SixNy)、氮氧化矽（Si〇xNy)、以及矽肟㈨以⑽ S!〇xNy:Hz)之除了四氮化三矽（^队）以外的含氮層或其 ，合:在-較佳實施例中’此側壁間隔層21〇由含有四 亂化三石夕（Si3N4)的材料層所形成，此四氣化三石夕版⑹ 層係由使用石夕甲烧（silane)及氨（amm〇nia)作為前驅氣體 0503-A32760TWF/CHLi: 1331781 (precursor gases)的化學氣相沈積（CVD)技術所平成 上述侧壁間隔層210可藉由等向性或非等V向生 製程來進行圖案化，例如使用磷酸(ΗβΟ4)溶液的^餘刻 姓刻製程來進行圖案化。因為四氮化三石夕H ° 〇l3N4)層在鄰

接（adjacent)閘極電極120的區域具有較厚的厚户 、 當進行此等向性蝕刻移除在閘極電極120的上方與 110上的四氮化三矽（ShN4)材料時’並不會立即餘刻二= 極電極120’而在蝕刻後留下如第2圖顯示的側壁間隔^ 210。在一實施例中，上述所形成的侧壁間隔層21〇的^ 度大約介於lnm與100nm之間。除了使用上述等向性钱 刻製程外’侧壁間隔層210也可使用非等向性钱刻製程 以完成此最後的結構。 請參照等3圖，顯示基底11 〇在按照本發明之—實 施例完成蝕刻製程後，於基底110上的閘極電極12〇的 源極或汲極區内的任一邊形成凹陷區（recessed region)310。此凹陷區310可藉由使用氟（fluorine)、氯 # (chlorine)或溴（bromine)化學品的電漿餘刻以形成。上述 凹陷區可具有約介於10nm與200nm之間的深度，且較 佳約介於40nm與140nm之間。此外，可選擇實施一回 火（annel)製程，促使矽原子遷移，以修復任何蝕刻所造 成的損傷（damage)，且略為平滑化（smoothen)此石夕晶圓表 面以供隨後的蟲晶製程（epitaxy process)所需。 本發明的實施例有助於選擇性地形成應力層 (stressor layers)於晶體表面以取代多晶體表面。在一實施 0503-A32760TWF/CHLm 1331781 ·. 例中，碳化矽（SiC)選擇性地形成在基底110上方的凹陷 區310内，而不是形成於上述的閘極電極120或淺溝槽 隔離區127上。在本發明的另一實施例中，則係選擇性 地形成矽鍺（SiGe)應力層。 第4圖顯示第3圖的金屬氧化物半導體裝置116,在 完成敌入式應力層（embedded stressor)320的選擇性蠢晶 成長（selective epitaxial growth, SEG)後的結構。此嵌入式 應力層320較佳具有不同於上述基底110的晶格間距 • (lattice spacing)。在本發明的一實施例中，此篏入式應力 層320包含矽鍺（SiGe)，其具有大於基底110的晶格間 距。上述矽鍺（SiGe)的嵌入式應力層320於載子通道區 125上施加一壓縮應力，且上述的金屬氧化物半導體裝置 116較佳為“ P ”型金屬氧化物半導體場效電晶體 (PM0SFET)。在本發明的另一實施例中，嵌入式應力層 320包含碳化矽（SiC)，其具有小於基底110的晶格間距。 上述碳化矽（SiC)的嵌入式應力層320在載子通道區125 # 上施加一拉伸應力，且上述的金屬氧化物半導體裝置116 較佳為“ N ”犁金屬氧化物半導體場效電晶體 (NMOSFET)。上述嵌入式應力層可包含碳化矽（SiC)、矽 鍺（SiGe)、矽（Si)、鍺（Ge)、碳（C)或其組合。 在上述嵌入式應力層320的磊晶成長期間’矽的前 驅物（例如矽烷或二氣矽烷（dichlorsilane))與載子氣體（例 如氫氣或氮氣）以及較佳為氣化氫（HC1)的蝕刻劑（etchant) 一起流入製程反應室（Process chamber)中。蝕刻劑是用以 0503-A32760TWF/CHLin 13 1331781 、 控制在裝置上要避免沈積矽鍺（SiGe)或碳化矽（Sic)的區 域。在本發明的較佳實施例中’钱刻劑用以提供在晶體 表面上選擇性的形成應力層，以取代多晶矽表面。雖然 其他的姓刻劑也包含在本發明的範圍内，但適合的姓刻 劑可包含氣化氫（HC1)、氟化氫（HF)、溴化氫（ηβγ)以及氯 氣(Cl2)。 上述矽的前驅物的流量（flow rate)範圍大約介於 5sccm至500sccm之間，且較佳約為130sccm。上述載流 _ 氣體（carrier gas)的流量大約介於l〇slm至50slm之間， 且較佳約為30slm。上述#刻劑的流量大約介於1 〇 sccm 至500 seem之間，較佳約為20 seem至100 seem之間， 且更佳約為90 seem。上述製程反應室的壓力係維持在約 10 Torr至200 Torr之間，較佳約為10 Torr。此基底的溫 度則維持在約500°C至l〇〇〇°C的範圍，較佳約為60(TC至 800°C之間，且更佳為介於約650°C至750°C之間的溫度 範圍’例如660 °C。所使用的混合試劑藉由熱驅動 # (thermally driven)來進行反應及磊晶，以形成矽晶體。此 混合试劑也可包含石夕（Si)、鍺（Ge)、氫(H)、氣(Cl2)、蝴⑻ 或其組合。上述的氣化氫(HC1)則是用來蝕刻沈積在此多 晶體圖案表面上的應力材料（例如矽鍺（siGe)、碳化矽 (SiC)) 〇 上述的混合試劑可包括摻雜物（dopants)，以提供此蟲 晶層具有想要的導電特性。在—實施例中，此蟲晶層 (epMayer)摻雜例如二蝴烷Wib0rane，B2H6)、十硼烷 0503-A32760TWF/CHLin 1331781 ·- (B1()Hh)、十八硼烷（b】8h22)或類似材料的“P”型掺雜 物，以加入濃度範圍約介於1〇15 atoms/cm3至102] atoms/cm3之間的棚，且較佳濃度範圍約介於1019 atoms/cm3 至 1021 atoms/cm3 之間。 磊晶層可形成約介於lnm至30nm之間的厚度。在 一包含矽鍺（SiGe)薄膜的實施例中，鍺濃度可以是梯度分 佈於此矽鍺（SiGe)薄膜内，雖然使用較高濃度的鍺（Ge) 於此矽鍺（SiGe)薄膜的上層也包含在本發明的範圍内，但 | 較佳為在此矽鍺（SiGe)薄膜内，使用下層濃度高於上層濃 度的鍺（Ge)。此鍺（Ge)濃度較佳的範圍約介於此矽鍺 (SiGe)化合物的1原子百分比（此後以“at%”來表示）至 35 at%之間，且較佳為介於此範圍上限的23 at%至25 at %之間。在其他實施例中，此矽鍺（SiGe)層具有固定 的鍺（Ge)濃度。此外，此磊晶層可以是多層結構，其中可 使用固定或不同的次材料層（sub-layers)來形成此多層結 構。此最終薄膜的總厚度較佳約介於300 A至1500 A的 • 範圍。 在一實施例中，於約介於630°C與680°C之間的沈積 溫度，生成一包含濃度約介於22 at%至26 at%之間的 鍺（Ge)的嵌入式矽鍺（SiGe)應力層。此基底上的磊晶成長 速率約介於0.24〇A/sec與〇.355A/sec之間，而在多晶體 表面上之相對應的磊晶成長速率大約介於0.00lA/sec至 0.118A/sec之間。在蝕刻沈積於按照本發明的實施例所形 成的多晶體表面上的應力層時’其飯刻速率（etch rates) 0503-A32760TWF/CHLin 15 1331781 約介於 0.09lA/SeC 至 0.616A/Sec 之間。 在一包含碳化矽（SiC)的實施例中，雖然於此碳化矽 (SiC)薄膜中較傾向使用固定濃度的碳薄膜，但在此碳化 矽（SiC)薄膜中的碳濃度也可以呈梯度分佈。在某些實施 例中丄包含具有多層結構的薄膜。對於呈梯度分佈的碳 化矽薄膜實施例而言，此碳化矽（Sic)薄膜的下層較佳較 其上層具有較高濃度的碳。上述碳化矽（Sic)薄膜的碳濃 度範圍約介於200 ppm至5 at %之間，較佳約為lat〇/〇 至3 at %之間，更佳約為15 at % 。在其他實施例中， 上述的蝕刻製程，可以是在上述沈積步驟之後的一個單 獨步驟。 接續上述的實施例，上述的金屬氧化物半導體裝置 116使用例如習知技術的傳統半導體製程步驟來完成。可 藉由沈積例如鈦（Ti)或鈷（Co)的金屬以形成矽化物 (salicide) ’且隨後進行處理，以在此閘極電極上方與此 源極或汲極區以及其他區域形成自我對準矽化物或金屬 矽化物（sihcide)，以提供較低的阻值並改善裝置的性能 (performance)。在此金屬矽化物的形成步驟之後使用沈 積步驟，沈積氧化物（oxide)、氮化物（nitride)或其他傳統 的絕緣層於此基底上，以形成層間絕緣層（intedevei insualtion layers)。圖案化接觸區且蝕刻至此絕緣層内， 以鉻出上述源極、沒極以及閘極電極而形成介層孔 (vias)，再將導電材料填入此介層孔内，以提供從層間絕 緣層上方的金屬層至層間絕緣層下方之上述的閘極電 0503-A32760TWF/CHLin 1331781 ·· 極、源極以及没極區之間的電性連接（eiectricai connectivity)。鋁或銅的金屬層可藉由例如鋁的金屬化製 程或雙鑲嵌（dual damascene)銅的金屬化製程等習知技 術，來形成一層或多層的佈線層（Wiring layers)於層間絕 緣層上方’此佈線層可接觸上述介層孔且產生電性連接 至上述的閘極電極、源極以及汲極區。 本發明的實施例提供一種應變半導體的製造方法， 此製造方法為一種不需使用硬式罩幕（hard mask free)來 I 形成源極或汲極的製程。其他的優點包括避免在移除 “N”型金屬氧化物半導體的第二硬式罩幕時，於靠近此 閘極電極的側壁間隔層的上述基底中形成額外的凹陷。 此製造方法的優點也可包括隨著改善開關電流比 (Ion/Ioff)，以及“N”型金屬氧化物半導體的飽和電流 (Isat)，而降低外接電阻（Rext)與接面摻雜深度（Xj)。然而 上述的製造方法仍具有其他優點，包括降低多晶矽空乏 效應（poly-depletion)以及改善完全矽化多晶矽（FUSI)金 • 屬閘極之製程的整合。此優點可能是因為在製程中，形 成此源極與 >及極的製程步驟期間，回餘刻（etched back) 此多晶矽閘極所產生的。此製程方法很容易完全地金屬 碎化上述較低向度的多晶石夕閘極結構。同樣地，在較低 高度的金屬閘極’使用相同的佈植能量，可以獲得較多 佈植的摻雜物。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此項技藝者，在不脫離本發明 0503-A32760TWF/CHLin 17 1331781 之精神和範圍内，當可做更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。

0503-A32760TWF/CHLin 18 1331781 【圖式簡單說明】 第1圖至第4圖為一系列之按照本發明實施例所製 造的金屬氧化物半導體場效電晶體的剖面圖。 【主要元件符號說明】 110〜基底； 116〜金屬氧化物半導體裝置； 120〜閘極電極； 121〜閘極介電層；

123〜源極區； 124〜汲極區； 125〜載子通道區； 127〜淺溝槽隔離區； 210〜側壁間隔層； 310〜凹陷區； 320〜嵌入式應力層。

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Claims (1)

1. 修正日期：99.7.20

   第96115054號申請專利範圍修正本 .十、申請專利範圍： 1. 一種半導體製造方法，包括： 形成閘極電極於一半導體基底上方； 形成凹陷區於該閘極電極之任一侧的該基底中；以 使用-蝕刻劑，以形成磊晶應力層於該凹陷區中， 其中該磊晶應力層包括具有濃度梯度的一應力材料； 其中該钱刻劑用以提供在一晶體表面上選擇性的形 成該蠢晶應力層’且避免於該閘極電極未遮蔽的一表面 上形成該蟲晶應力層。 2·如申請專·圍第丨項所述之半導體製造方法， 其中該蟲晶應力層具有不同於該基底的晶格間距。 3. 如申請專利範圍第i項所述之半導體製造方法， 其中該基底包含-材料，該材料係擇自實質上包含石夕、 鍺、石夕鍺、絕緣層上覆♦、絕緣層上㈣錯、或其組合 所組成的族群。 4. 如U利㈣第丨項所述之半導體製造方法， 2該磊晶應力層包含一材料，該材料係擇自實質上包 夕錯碳化石夕、石夕、錯、碳、或其組合所組成的族群。 5. 如專利|&圍第丨項所述之半導體製造方法， :中該磊晶應力層的晶格間距與該基底的晶格間目 差 0.2%。 甘士6· *申明專利_第1項所述之半導體製造方法， /、該凹陷區的深度大約介於1011111與300nm之間。 〇5〇3-A32760TWFl/ianche】 20 1331781 修正曰期：99.7.20 第96115054號申請專利範圍修正本 厂一種半導體製造方法，包括： 形成一凹陷區於一基底中；以及 藉由暴露該基底於同時含有磊晶層的前驅氣體及蝕 刻氣體的環境中，以形成磊晶層於該凹陷區中，其中該 磊晶層包括一應力材料，其於該磊晶層中的一第一點具 有一第一濃度梯度，且於該磊晶層中的一第二點具有不 同於該第一濃度梯度的一第二濃度梯度。 ^ 8.如申請專利範圍第7項所述之半導體製造方法， 該方法更包括在形成磊晶層的步驟期間： 維持周遭環境的壓力於約介於1比^與50t〇rr之間； 以及 維持一基底的溫度於大約介於它與之間。 9.如申請專利範圍第7項所述之半導體製造方法， 其中該基底包含一材料’該材料係擇自實質上包含矽、 鍺夕鍺、絕緣層上覆石夕、絕緣層上覆石夕錯、或其组合 所組成的族群。 、 氺，甘0 士如申明專利靶圍第7項所述之半導體製造方 二欲缺該蟲晶層包含一材料’該材料係擇自實質上包 各夕鍺、碳切1、錯、碳、或其組合所組成的族群。 如申請專利範圍第7項所述之半導體製造方 法’更包括利用氣態的蝕刻劑，蝕刻該基底。 法專利範圍第11項所述之半導體製造方 氯化氫所組成的_。自於貝質上包含减氣及 〇503-A32760TWFl/ianchei 21 ΐ33ΐ7δΤ 第 法 及 修正日期：99.7.20 96115054號申請專利範圍修正本 13.如申請專利範圍第7項所述之半導體製造方 其中該凹陷區的深度大約介於1Qnm與删_之間。 14· 一種應變半導體結構的形成方法，包括： 形成多晶體閘極電極於基底上； 形成凹陷區於該閘極電極之任一側的該基底中；以 藉由同時暴露該凹陷區與該多晶體閘極電極於一包 含應力層前驅物、載流氣體、以及關劑的氣體中，以 選擇性地形成蟲晶層於該凹陷區中且不形成於該多晶體 閘極電極上，其中該蟲晶層包括具有濃度梯度的一應力 材料； —其中選擇性地形成該$晶層於該凹陷區中的期間，不 遮蔽該多晶體閘極電極。 15.如中請專利範圍第14項所述之應變半導體結構 的形成方法’更包括維持周遭環境_力於約介於ltorr 之間；以及維持—基底的溫度於大約介於則 C與750°C之間。 /6.如申請專利範圍第15項所述之應變半導體結構 的形成方法’其中該應力層前驅物係擇自於實質上包含 錯燒、二錯院、二氯㈣1甲烧、氯化氫、漠化氫、 炭化矽、乙烷、氯或其組合所組成的族群。 17.如申响專利範圍第丨5項所述之 :形成，法’其中該糊係擇自於實質上包含氯^ 及氣化氫所組成的族群。 〇503-A32760TWFl/ianchi 1331781 第96115054號申請專利範圍修正本 修正日期：99.7.20 18. 如申請專利範圍第15項所述之應變半導體結構.· 的形成方法，其中更包括導入不純物於該磊晶層中。 19. 如申請專利範圍第18項所述之應變半導體結構 的形成方法，其中該應力材料施加一拉伸應力於該基底 上。 0503-A32760TWFl/ianchen 23